KR19990080855A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR19990080855A
KR19990080855A KR1019980014394A KR19980014394A KR19990080855A KR 19990080855 A KR19990080855 A KR 19990080855A KR 1019980014394 A KR1019980014394 A KR 1019980014394A KR 19980014394 A KR19980014394 A KR 19980014394A KR 19990080855 A KR19990080855 A KR 19990080855A
Authority
KR
South Korea
Prior art keywords
charge storage
storage electrode
film
semiconductor device
pattern
Prior art date
Application number
KR1019980014394A
Other languages
English (en)
Other versions
KR100305017B1 (ko
Inventor
박주온
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980014394A priority Critical patent/KR100305017B1/ko
Publication of KR19990080855A publication Critical patent/KR19990080855A/ko
Application granted granted Critical
Publication of KR100305017B1 publication Critical patent/KR100305017B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, FeRAM(ferroelectric RAM) 소자 제조공정시 전하저장전극 콘택 플러그를 형성한 다음, 상기 전하저장전극 콘택 플러그를 노출시키는 동시에 상기 전하저장전극 콘택 플러그보다 넓은 영역을 노출시키는 질화막 패턴을 형성하고, 그 상부에 확산방지막, 하부전극 및 강유전체막을 순차적으로 형성하고 절연막으로 평탄화한 후, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함) 공정을 사용하여 상기 질화막 패턴이 드러날 때까지 연마한 다음, 상기 질화막 패턴을 제거하여 전하저장전극 패턴을 형성함으로써 상기 전하저장전극 패턴 상부에 펜스(fence)가 형성되거나 크리티칼 디멘젼(critical dimension, 이하 CD 라 함)가 커지는 현상을 방지하고, 캐패시터의 면적을 넓게 형성할 수 있기 때문에 정전용량을 증대시켜 공정을 안정화로 생산단가를 절감하고, 수율을 향상시키는 동시에 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체소자의 캐패시터 제조방법
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 FeRAM 전하저장전극 패턴 형성공정시 감광막 패턴을 사용하여 전극물질을 직접 식각하지 않고, 전하저장전극 패턴이 형성될 부분을 노출시키는 질화막 패턴을 형성한 다음, 전극물질을 형성하고 층간절연막을 형성한 후 CMP 공정을 실시하여 전하저장전극 패턴을 형성함으로써 상기 전하저장전극 패턴 상부에 펜스가 형성되는 것과 CD 가 커지는 것을 방지하고, 캐패시터의 정전용량을 증대시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 증가됨에 따라 캐패시터의 고정전용량이 요구되고 있다. 이를 해결하기 위해 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 전하저장전극의 표면적을 증대시키는 방법 등이 대두되고 있다. 이를 해결하기 위한 방안 중의 하나로서 높은 유전상수를 갖는 물질을 적용하려는 시도가 이루어지고 있다.
상기와 같이 유전상수가 높은 물질인 강유전체막은 상온에서 유전상 수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remainent polarization) 상태를 갖는 강유전체로 박막화하여 전원이 꺼진 상태에서도 데이타를 기억하는 비휘발성(nonvolatile)메모리인 FeRAM 캐패시터 개발에 적용되고 있다.
상기와 같은 FeRAM 캐패시터 형성공정에서 하부전극, 상부전극 및 강유전체막으로 금속이 사용되고 있지만, 종래의 공정에서는 상기 물질상에 직접 마스크 작업후 에칭공정을 진행하면 패턴 상부에 펜스가 형성되고, CD가 커지는 현상이 발생된다.
따라서, 상기와 같은 문제점을 보완하기 위하여 종래에는 포토레지스트의 프로파일 및 포토레지스트의 두께를 낮추는 방향으로 공정을 진행하고 있으나 에칭후 전하저장전극 패턴의 프로파일을 개선하는 것은 한계가 있다. 즉 종래의 공정에서는 전하저장전극 패턴 상부에 형성되는 펜스를 방지하고자 포토레지스트 패턴의 상부 프로파일을 라운드 해드(round head)로 형성하고 포토레지스트 패턴의 하부 프로파일은 버티칼(vertical)하게 형성하려고 노력하고 있으며 포토레지스트 두께를 낮추어 이러한 문제를 해결하려고 하고 있으나, 포토레지스트 패턴 프로파일을 개선하는 것이 힘들 뿐만아니라 포토레지스트 두께를 낮추는 것은 각 물질에 대한 포토레지스트의 선택비가 낮아 포토레지스트가 많이 손실되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 콘택 플러그를 형성한 다음, 그 상부에 상기 전하저장전극 콘택 플러그 및 전하저장전극 콘택 플러그보다 넓은 영역을 노출시키는 질화막 패턴을 형성한 후, 상기 전하저장전극 콘택 플러그와 접속되는 전극물질을 형성하고 층간절연막을 형성하여 평탄화한 다음, CMP 공정으로 상기 질화막 패턴이 노출될 때까지 연마하고, 상기 질화막 패턴을 제거하여 전하저장전극 패턴을 형성함으로써 전극의 면적을 증가시켜 정전용량을 증대시키고, 에칭공정에 의해 상기 전하저장전극 패턴의 상부에 펜스가 발생하는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 소자분리 절연막
15 : 게이트 절연막 17 : 워드라인
18 : 소오스/드레인 전극 19 : 제1층간절연막
20 : 비트라인 21 : 제2층간절연막
23a : 전하저장전극용 도전층 23b : 전하저장전극 콘택 플러그
25 : 질화막 패턴 27 : 확산방지막
28 : 하부전극용 도전층 29 : 강유전체막
33 : 제3층간절연막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 구비하는 층간절연막을 형성하는 공정과,
상기 전하저장전극 콘택홀을 매립하는 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 구조 상부에 질화막을 형성하는 공정과,
상기 질화막은 전하저장전극용 마스크를 이용한 식각공정으로 패터닝하여 상기 전하저장전극 콘택 플러그를 노출시키는 동시에 전하저장전극 콘택 플러그보다 넓은 영역을 노출시키는 질화막 패턴을 형성하는 공정과,
상기 구조 상부에 확산방지막과 하부전극용 도전층과 강유전체막을 순차적으로 형성하는 공정과,
상기 구조를 평탄화하는 평탄화막을 형성하는 공정과,
상기 평탄화막, 강유전체막, 하부전극용 도전층 및 확산방지막을 CMP 방법으로 상기 질화막 패턴이 노출될 때까지 순차적으로 연마하여 제거하는 공정과,
상기 질화막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 소자분리 절연막(13)과 게이트 절연막(15)을 형성하고, 워드라인(17)과 소오스/드레인 전극(18)구성되는 모스 전계효과 트랜지스터를 형성하고 전체표면을 평탄화시킨 후, 상기 구조의 전표면에 제1층간절연막(19)을 형성한다.
다음, 상기 반도체기판(11) 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀을 형성하고, 상기 소오스/드레인 전극(18)과 접촉되는 비트라인(20)을 형성한 후, 제2층간절연막(21)을 형성하여 평탄화시킨다.
그 다음, 상기 제2층간절연막(21) 상부에 상기 반도체기판(11)의 전하저장전극 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(도시않됨)을 형성하고, 상기 제1감광막 패턴을 식각마스크로 사용하여 상기 제2층간절연막(21) 및 제1층간절연막(19)을 식각하여 전하저장전극 콘택홀을 형성한 후, 상기 제1감광막 패턴을 제거한다.
그리고, 상기 구조 상부에 전하저장전극용 도전층(23a)을 형성한다. (도 2참조)
다음, 상기 제2층간절연막(21)이 노출되 때까지 상기 전하저장전극용 도전층(23a)을 전면적으로 식각하여 전하저장전극 콘택 플러그(23b)를 형성한다. (도 3참조)
그 다음, 상기 구조 상부에 질화막(도시않됨)을 증착하고, 상기 질화막 상부에 상기 전하저장전극 콘택 플러그(23b)를 노출시키는 동시에 전하저장전극으로 예정되는 부분을 노출시키는 제2감광막 패턴(도시않됨)을 형성한다. 여기서, 상기 질화막은 5∼800℃온도에서 스퍼터링(sputtering), 화학기상증착(chemical vapor deposition, 이하 CVD 라함)방법, 물리기상증착(physical vapor deposition, 이하 PVD 라 함)방법, 엘.에스.엠.씨.디.(이하 LSMCD 라함)방법 및 레이저 에블레이션(laser ablation)방법을 사용하여 500∼20000Å 두께로 형성한다. 그리고, 상기 제2감광막 패턴은 음각의 마스크 공정을 실시하는 포지티브(positive) 또는 네가티브(negative) 감광막이고, KrF, ArF, E-빔 및 X-선 등 모든 광원에 반응하는 화학증폭형 감광막과 i-라인에 반응하는 i-라인 감광막을 포함한다.
그리고, 상기 제2감광막 패턴을 식각마스크로 사용하여 상기 질화막을 식각하여 상기 전하저장전극 콘택 플러그(23b)를 노출시키는 질화막 패턴(25)을 형성한다. 이때, 상기 질화막 패턴(25)을 형성하기 위한 식각공정은 50∼500mT의 압력, 700∼1500W의 소오스 파워(source power) 및 5∼100℃ 온도의 조건에서 5∼500sccm의 유량을 갖는 CF4/CHF3/Ar 혼합가스를 사용하여 실시한다. (도 4참조)
다음, 상기 구조 상부에 확산방지막(27)을 Ti, TiN, TiO2를 사용하여10∼5000Å 두께로 형성한다.
그 다음, 상기 확산방지막(27) 상부에 하부전극용 도전층(28)을 Pt, Ir, IrO2, Ru, RuO2등을 사용하여 10∼10000Å 두께로 형성한다. 여기서, 상기 확산방지막(27) 및 하부전극용 도전층(28)은 5∼800℃의 온도에서 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 증착한다.
그리고, 상기 하부전극용 도전층(28) 상부에 피.제트.티.(Pb(ZrTi)O3, 이하 PZT 라 함), 에스.비.티.(SrBi2Ta2O9, 이하 SBT 라 함)를 사용하여 강유전체막(29)을 10∼10000Å 두께로 형성한다. 이때, 상기 강유전체막(29)은 5∼800℃의 온도에서 Sol-Gel, 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 증착한다.(도 5참조)
다음, 상기 강유전체막(29) 상부에 제3층간절연막(33)을 형성한다. 여기서, 상기 제3층간절연막(33)은 단차피복성이 우수하여 평탄화하기 용이한 피.에스.지.(phospho silicate glass, 이하 PSG 라 함), 비.피.에스.지.(borophospho silicate glass, 이하 BPSG 라 함), 중온산화막(middle temperature oxide, 이하 MTO 라 함), 아이.피.오.(inter poly oxide, 이하 IPO 라 함), 에이.피.엘.(APL) 산화막, 피.이. 산화막(plasma enhanced oxide, 이하, PE 산화막이라 함)을 사용하여 10∼10000Å 두께로 형성한다. 또한, 상기 제3층간절연막(33)은 5∼800℃의 온도에서 Sol-Gel, 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 증착한다. (도 6참조)
그 다음, 상기 제3층간절연막(33), 강유전체막(29), 하부전극용 도전층(28) 및 확산방지막(27)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 상기 질화막 패턴(25)이 노출될 때까지 연마하여 제거한다. (도 7참조)
그리고, 상기 질화막 패턴(25)을 제거함으로써 전하저장전극 패턴을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, FeRAM 소자 제조공정시 전하저장전극 콘택 플러그를 형성한 다음, 상기 전하저장전극 콘택 플러그를 노출시키는 동시에 상기 전하저장전극 콘택 플러그보다 넓은 영역을 노출시키는 질화막 패턴을 형성하고, 그 상부에 확산방지막, 하부전극 및 강유전체막을 형성하고 절연막으로 평탄화한 후, CMP 공정을 사용하여 상기 질화막 패턴이 드러날 때까지 연마한 다음, 상기 질화막 패턴을 제거하여 전하저장전극 패턴을 형성함으로써 상기 전하저장전극 패턴 상부에 펜스가 형성되거나 CD 가 커지는 현상을 방지하고, 캐패시터의 면적을 넓게 형성할 수 있기 때문에 정전용량을 증대시켜 공정을 안정화로 생산단가를 절감하고, 수율을 향상시키는 동시에 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (13)

  1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 구비하는 층간절연막을 형성하는 공정과,
    상기 전하저장전극 콘택홀을 매립하는 전하저장전극 콘택 플러그를 형성하는 공정과,
    상기 구조 상부에 질화막을 형성하는 공정과,
    상기 질화막은 전하저장전극용 마스크를 이용한 식각공정으로 패터닝하여 상기 전하저장전극 콘택 플러그를 노출시키는 동시에 전하저장전극 콘택 플러그보다 넓은 영역을 노출시키는 질화막 패턴을 형성하는 공정과,
    상기 구조 상부에 확산방지막과 하부전극용 도전층과 강유전체막을 순차적으로 형성하는 공정과,
    상기 구조를 평탄화하는 평탄화막을 형성하는 공정과,
    상기 평탄화막, 강유전체막, 하부전극용 도전층 및 확산방지막을 CMP 방법으로 상기 질화막 패턴이 노출될 때까지 순차적으로 연마하여 제거하는 공정과,
    상기 질화막 패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 질화막은 5∼800℃ 온도에서 스퍼터링, CVD, PVD, LSMCD방법 및 레이저 에블레이션방법을 사용하여 500∼20000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 전하저장전극용 마스크는 음각의 마스크 공정을 실시하는 포지티브 또는 네가티브 감광막을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 전하저장전극용 마스크는 KrF, ArF, E-빔 및 X-선 등 모든 광원에 반응하는 화학증폭형 감광막과 i-라인에 반응하는 i-라인 감광막을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 질화막 패턴을 형성하는 공정은 50∼500mT의 압력, 700∼1500W의 소오스 파워(source power) 및 5∼100℃ 온도의 조건에서 5∼500sccm의 유량을 갖는 CF4/CHF3/Ar 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 확산방지막은 Ti, TiN, TiO2를 사용하여 10∼5000Å 두께로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 확산방지막은 5∼800℃의 온도에서 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 하부전극용 도전층은 Pt, Ir, IrO2, Ru, RuO2을 사용하여 10∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 하부전극용 도전층은 5∼800℃의 온도에서 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 강유전체막은 PZT , SBT 를 사용하여 10∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 강유전체막은 5∼800℃의 온도에서 Sol-Gel, 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 평탄화막은 PSG, BPSG, MTO, IPO, ALP 산화막, PE 산화막을 사용하여 10∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 평탄화막은 5∼800℃의 온도에서 Sol-Gel, 스퍼터링, CVD, PVD, LSMCD, 레이져 애브레이션 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
KR1019980014394A 1998-04-22 1998-04-22 반도체소자의 캐패시터 제조방법 KR100305017B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980014394A KR100305017B1 (ko) 1998-04-22 1998-04-22 반도체소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980014394A KR100305017B1 (ko) 1998-04-22 1998-04-22 반도체소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR19990080855A true KR19990080855A (ko) 1999-11-15
KR100305017B1 KR100305017B1 (ko) 2001-11-30

Family

ID=37530006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014394A KR100305017B1 (ko) 1998-04-22 1998-04-22 반도체소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100305017B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440073B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100687422B1 (ko) * 2000-11-28 2007-02-26 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101964263B1 (ko) 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687422B1 (ko) * 2000-11-28 2007-02-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100440073B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Also Published As

Publication number Publication date
KR100305017B1 (ko) 2001-11-30

Similar Documents

Publication Publication Date Title
JP3388089B2 (ja) 不揮発性半導体メモリ素子の製造方法
US6929997B2 (en) Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof
US6777305B2 (en) Method for fabricating semiconductor device
JP4746357B2 (ja) 半導体装置の製造方法
JP2003347517A (ja) 半導体装置及びその製造方法
US20020076936A1 (en) Method of fabricating semiconductor integrated circuit device and the semiconductor integrated circuit device
KR100305017B1 (ko) 반도체소자의 캐패시터 제조방법
KR100699206B1 (ko) 강유전성 메모리 셀 제조방법
US20030143805A1 (en) Semiconductor device having a capacitor and method of manufacturing the same
US7037821B2 (en) Method for forming contact of semiconductor device
KR100624696B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100230402B1 (ko) 반도체소자의 커패시터 및 그 제조방법
KR100728146B1 (ko) 반도체 장치의 제조 방법
KR100418579B1 (ko) 캐패시터의 형성 방법
KR0168339B1 (ko) 다마신 공정을 이용한 커패시터 제조방법
KR100476380B1 (ko) 반도체 장치의 실린더형 캐패시터 제조방법
KR100881751B1 (ko) 반도체 장치의 캐패시터 제조방법
KR19980084122A (ko) 반도체소자의 캐패시터 형성방법
KR20010063495A (ko) 알루미나 하드마스크를 이용한 반도체 소자의 캐패시터하부전극 형성 방법
KR20040091322A (ko) 반도체소자의 형성방법
KR20020014228A (ko) 하드마스크를 이용한 캐패시터 전극 형성 방법
KR20040001948A (ko) 반도체 장치의 캐패시터 제조방법
KR20040008708A (ko) 반도체 장치의 제조방법
KR20050002032A (ko) 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법
KR20050010694A (ko) 강유전체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee