FR2752489A1 - Dispositif de memoire a semiconducteurs ayant un condensateur de type en arbre - Google Patents

Abstract

Un condensateur de type en arbre comprend une électrode de stockage qui comporte une couche conductrice en forme de tronc (26a) et au moins une couche conductrice en forme de branche (30a, 34a). La couche conductrice en forme de tronc est connectée à l'une des régions de source/drain (16a) d'un transistor de transfert et elle s'étend de façon pratiquement verticale. La couche conductrice en forme de branche a une extrémité connectée à la couche conductrice en forme de tronc et elle peut avoir diverses formes permettant de lui donner une aire de surface accrue. Une couche conductrice de recouvrement (38) recouvre les surfaces à nu des couches conductrices en forme de tronc et en forme de branche, avec interposition d'une couche diélectrique (36a), et elle constitue une électrode opposée du condensateur.

Description

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS

AYANT UN CONDENSATEUR DE TYPE EN ARBRE

Cette invention concerne de façon générale les dispositifs de mémoire à semiconducteurs, et elle concerne plus particulièrement une structure d'une cellule de mémoire vive dynamique (ou DRAM) qui est

constituée essentiellement par un transistor de transfert et un conden-

sateur de stockage de charge.

La figure 1 est un schéma de circuit d'une cellule de mémoire pour un dispositif DRAM. Comme représenté sur le dessin, une cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de stockage de charge C. Une source du transistor de transfert T est connectée à une ligne de bit BL correspondante, et un drain de ce transistor est connecté à une électrode de stockage 6 du condensateur de stockage de charge C. Une grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est connectée à une source de

tension constante. Une pellicule diélectrique 7 est formée entre l'élec-

trode de stockage 6 et l'électrode opposée 8.

Dans le processus de fabrication de dispositif DRAM, on utilise essentiellement un condensateur bidimensionnel, que l'on appelle un condensateur de type plan, pour un dispositif DRAM classique ayant une capacité de mémoire inférieure à I M bits (M = méga = million). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui utilise un condensateur de type plan, des charges électriques sont stockées sur la

surface principale d'un substrat semiconducteur, ce qui fait que la sur-

face principale doit avoir une aire élevée. Ce type de cellule de mémoire

ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégra-

tion élevé. Pour un dispositif DRAM ayant un niveau d'intégration élevé,

comme un dispositif DRAM avec plus de 4 M bits de mémoire, on a intro-

duit un condensateur tridimensionnel, que l'on appelle un condensateur

de type empilé ou de type tranchée.

Avec des condensateurs de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande capacité de mémoire dans un

volume similaire. Cependant, pour réaliser un dispositif à semiconduc-

teurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 M bits, un condensateur avec une telle structure tridimensionnelle simple,

comme le type empilé ou le type tranchée classique, s'avère être insuffi-

sant.

Une solution pour améliorer la capacité d'un condensateur con-

siste à utiliser ce que l'on appelle le condensateur empilé de type à ai-

lettes, qui est proposé par Ema et al. dans "3-Dimensional Stacked Ca-

pacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, décembre 1988. Le condensateur empilé de type à ailettes comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme en ailette dans un ensemble de couches empilées. Des dispositifs DRAM comportant le condensateur empilé de type à ailettes sont également décrits dans les brevets des E.U.A. n 071 783 (Taguchi et al); 5 126 810 (Gotou); 5 196 365 (Gotou); et 206 787 (Fujioka). Une autre solution pour améliorer la capacité d'un condensateur

consiste à utiliser ce que l'on appelle le condensateur empilé de type cy-

lindrique, qui est proposé par Wakamiya et al. dans "Novel Stacked Ca-

pacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme cylindrique de façon à augmenter les aires

de surface des électrodes. Un dispositif DRAM comportant le condensa-

teur empilé de type cylindrique est également décrit dans le brevet des

E.U.A. n 5 077 688 (Kumanoya et al.).

Avec la tendance à l'augmentation de la densité d'intégration, il est nécessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire l'aire qu'elle occupe dans un plan). De

façon générale, une réduction de la taille de la cellule conduit à une ré-

duction de la capacité de stockage de charge (capacité électrique). De plus, lorsque la capacité électrique est réduite, la probabilité d'apparition

d'erreurs transitoires résultant de l'incidence de rayons o est augmentée.

Il existe donc toujours dans ce domaine un besoin portant sur la conception d'une nouvelle structure de condensateur de stockage qui puisse permettre d'obtenir la même capacité électrique, tout en occupant une

aire plus faible dans un plan, et sur sur un procédé approprié pour fabri-

quer la structure.

Un but de l'invention est donc de procurer un dispositif de mé-

moire à semiconducteurs comportant un condensateur de type en arbre

qui permet d'obtenir une aire accrue pour le stockage de charge.

Conformément aux buts précédents de l'invention, ainsi qu'à d'autres, I'invention procure un dispositif de mémoire à semiconducteurs

nouveau et perfectionné.

Un dispositif de mémoire à semiconducteurs conforme à l'in-

vention comporte un condensateur de type en arbre ayant une aire ac-

crue, pour stocker de façon fiable sur ce condensateur des charges élec-

triques représentatives de données. Le condensateur de type en arbre comprend une électrode de stockage qui est constituée par une couche conductrice en forme de tronc et une ou plusieurs couches conductrices

en forme de branche. La couche conductrice en forme de tronc est con-

nectée électriquement à l'une des régions de source/drain du transistor de transfert dans le dispositif de mémoire à semiconducteurs, et elle est pratiquement verticale. La couche conductrice en forme de branche est connectée par une extrémité à la couche conductrice en forme de tronc et elle peut être réalisée avec diverses formes qui permettent à la couche conductrice en forme de branche d'avoir une aire de surface accrue. Une

couche diélectrique est formée sur des surfaces à nu de la couche con-

ductrice en forme de tronc et de la couche conductrice en forme de bran-

che, et une couche conductrice de recouvrement est formée sur la cou-

che diélectrique et elle remplit la fonction d'une électrode opposée pour

le condensateur de type en arbre.

D'autres caractéristiques et avantages de l'invention seront

mieux compris à la lecture de la description qui va suivre de modes de

réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-

cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire d'un dispositif DRAM; Les figures 2A à 2G sont des coupes représentant les étapes de processus pour fabriquer un premier mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 3A à 3D sont des coupes représentant les étapes de processus pour fabriquer un second mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 4A à 4C sont des coupes représentant les étapes

de processus pour fabriquer un troisième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 5A à 5C sont des coupes représentant les étapes

de processus pour fabriquer un quatrième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 6A à 6D sont des coupes représentant les étapes de processus pour fabriquer un cinquième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 7A à 7E sont des coupes représentant les étapes de processus pour fabriquer un sixième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 8A à 8E sont des coupes représentant les étapes de processus pour fabriquer un septième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 9A et 9B sont des coupes représentant les étapes

de processus pour fabriquer un huitième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 10A à 10E sont des coupes représentant les étapes

de processus pour fabriquer un neuvième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 11A et 11B sont des coupes représentant les étapes de processus pour fabriquer un dixième mode de réalisation d'une cellule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; Les figures 12A à 12C sont des coupes représentant les étapes

de processus pour fabriquer un onzième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en arbre conforme à l'invention; et Les figures 13A et 13B sont des coupes représentant les étapes

de processus pour fabriquer un douzième mode de réalisation d'une cel-

lule de mémoire à semiconducteurs ayant un condensateur de type en

arbre conforme à l'invention.

Premier mode de réalisation préféré

On va maintenant donner une description d'un premier mode de

réalisation d'un dispositif de mémoire à semiconducteurs ayant un con-

densateur de stockage de charge de type en arbre conforme à l'inven-

tion, en se référant aux figures 2A à 2G. Ce mode de réalisation du dis-

positif de mémoire à semiconducteurs est fabriqué par un premier procé-

dé préféré pour fabriquer un dispositif de mémoire à semiconducteurs

conforme à l'invention.

En se référant à la figure 2A, on note que l'on applique une

oxydation thermique par la technique LOCOS (oxydation locale de sili-

cium) à une surface d'un substrat en silicium 10, et on forme ainsi une pellicule d'oxyde de champ 12 ayant une épaisseur qui est par exemple d'environ 300 nm. On forme ensuite une pellicule d'oxyde de grille 14, ayant une épaisseur qui est par exemple d'environ 15 nm, en appliquant

le traitement d'oxydation thermique au substrat en silicium 10. Après ce-

ci, on dépose une pellicule de silicium polycristallin ayant une épaisseur qui est par exemple d'environ 200 nm, sur la totalité de la surface du

substrat en silicium 10, par le procédé de dépôt chimique en phase va-

peur (ou CVD), ou le procédé de dépôt chimique en phase vapeur à

basse pression (ou LPCVD). Pour obtenir une pellicule de silicium poly-

cristallin ayant une conductivité élevée, on fait diffuser dans la pellicule de silicium polycristallin des impuretés appropriées telles que des ions de phosphore. Pour augmenter encore davantage la conductivité de la pelli- cule, on peut déposer par exemple une couche de métal réfractaire sur la pellicule de silicium polycristallin, et effectuer ensuite un traitement de recuit pour former du silicium polycristallin/siliciure. La couche de métal réfractaire peut être par exemple une couche de tungstène (W) déposée avec une épaisseur qui est par exemple d'environ 200 nm. Après ceci, on

utilise un traitement classique de photolithographie et d'attaque pour dé-

finir et former sur la tranche une couche de métallisation en silicium po-

lycristallin qui remplit la fonction des lignes de mot WL1 à WL4, comme représenté sur la figure 2A. En utilisant à titre de masques les lignes de mot WL1 à WL4, on effectue ensuite un processus d'implantation ionique

sur la tranche, pour faire diffuser une impureté (telle que des ions d'ar-

senic) dans le substrat en silicium 10, avec une énergie d'environ 70 keV et une concentration d'environ 1 x 1015 atomes/cm2, par exemple. Sous l'effet de cette implantation ionique, des régions de drain 16a et 16b et

des régions de source 18a et 18b sont formées dans le substrat en sili-

cium 10.

En se référant ensuite à la figure 2B, on note qu'à l'étape sui-

vante on utilise un procédé CVD pour déposer une couche isolante d'aplanissement 20, telle qu'une couche de verre borophosphosilicaté (ou BPSG), jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On utilise ensuite le même procédé pour déposer une couche de protection

contre l'attaque 22, telle qu'une couche de nitrure de silicium, sur la cou-

che isolante d'aplanissement 20, jusqu'à une épaisseur qui est par exem-

ple d'environ 100 nm. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de protection contre l'attaque 22 et de la couche isolante d'aplanissement 20, de façon à former des trous de contact d'électrode de stockage 24a, 24b, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 22 jusqu'à

la surface des régions de drain 16a, 16b. Ensuite, on dépose sur la tran-

che une couche de silicium polycristallin épaisse, ayant une épaisseur qui est par exemple de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse une impureté telle que des ions d'arsenic, pour augmenter sa conductivité. Après ceci, on accomplit un traitement classique de photolithographie et d'attaque sur la couche de silicium polycristallin épaisse, de façon à définir et à former des piliers en silicium polycristallin 26a, 26b qui s'étendent à partir de la surface des régions de drain 16a, 16b et s'élèvent verticalement à travers les trous de contact d'électrode de stockage 24a, 24b. Il résulte de ceci qu'une cavité 25 est définie entre les deux piliers en silicium polycristallin 26a, 26b. Les piliers en silicium polycristallin 26a, 26b sont destinés à être utilisés à titre de couche conductrice en forme de tronc dans les électrodes de stockage pour le condensateur de type en arbre conforme

à l'invention.

En se référant ensuite à la figure 2C, on note qu'à l'étape sui-

vante on utilise de façon répétée le procédé CVD pour former successi-

vement une première couche isolante 28, une couche de silicium poly-

cristallin 30 et une seconde couche isolante 32 sur la tranche. Les pre-

mière et seconde couches isolantes 28, 32 sont de préférence des cou-

ches d'oxyde de silicium. On dépose la première couche isolante 28 et la couche de silicium polycristallin 30 avec pour chacune une épaisseur qui est par exemple d'environ 100 nm. On doit déposer la seconde couche isolante 32 de façon qu'elle ait au minimum une épaisseur qui remplit complètement la cavité 25 entre les deux piliers en silicium polycristallin 26a et 26b, cette épaisseur étant au moins d'environ 700 nm dans ce mode de réalisation. En outre, on peut faire diffuser dans la couche de silicium polycristallin 30 des impuretés telles que des ions d'arsenic (As),

pour augmenter sa conductivité.

En se référant ensuite à la figure 2D, on note qu'à l'étape sui-

vante on accomplit un traitement de polissage chimio-mécanique (ou CMP) sur la surface de la tranche de la figure 2C, de façon à enlever par polissage une partie supérieure des piliers en silicium polycristallin 26a

et 26b.

En se référant ensuite à la figure 2E, on note qu'à l'étape sui-

vante on dépose une couche de silicium polycristallin 34 sur la tranche, avec une épaisseur qui est par exemple d'environ 700 nm. En outre, peut faire diffuser dans la couche de silicium polycristallin 34 des impuretés

telles que des ions d'arsenic (As), afin d'augmenter sa conductivité.

Après ceci, on accomplit sur la tranche un traitement classique de photo-

lithographie et d'attaque, de façon à définir et à enlever par attaque des

parties sélectionnées de la couche de silicium polycristallin 34, de la se-

conde couche isolante 32 et de la couche de silicium polycristallin 30. Ce processus a pour effet de découper la couche de silicium polycristallin 34 en parties séparées 34a et 34b, et de découper la couche de silicium polycristallin 30 en parties séparées 30a et 30b. Ces parties 34a, 34b et a, 30b sont destinées à être utilisées à titre de couches conductrices

en forme de branche dans les électrodes de stockage pour le condensa-

teur de type en arbre conforme à l'invention. Pour faire la distinction, les

parties en silicium polycristallin 34a, 34b sont appelées dans cette des-

cription "couches conductrices en forme de branche supérieures", et les

parties en silicium polycristallin 30a, 30b sont appelées "couches con-

ductrices en forme de branche suspendues".

En se référant ensuite à la figure 2F, on note qu'à l'étape sui-

vante, on applique à la tranche une opération d'attaque par voie humide en utilisant la couche de protection contre l'attaque 22 à titre de point

final de l'attaque, de façon à enlever les couches isolantes à nu 32, 28.

Ceci achève la formation des électrodes de stockage pour le condensa-

teur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 2F, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-

lin en forme de branche supérieures 34a, 34b et les couches de silicium

polycristallin en forme de branche suspendues, 30a, 30b, ayant prati-

quement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif

DRAM. La partie du milieu de chacune des couches de silicium polycris-

tallin en forme de branche supérieures 34a, 34b est connectée au som-

met des couches de silicium polycristallin en forme de tronc 26a, 26b, et

les couches en forme de branche supérieures sont pratiquement dispo-

sées de façon perpendiculaire aux couches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues a, 30b, ayant pratiquement une forme en L, s'étend vers le bas, sur une distance prédéterminée, à partir du dessous des couches de silicium polycristallin en forme de branche supérieures 34a, 34b, et elle est en-

suite coudée de façon à s'étendre horizontalement.

En se référant ensuite à la figure 2G, on note qu'à l'étape sui-

vante, on forme respectivement des pellicules diélectriques 36a, 36b sur les électrode de stockage en forme d'arbre (26a, 30a, 34a) et (26b, 30b, 34b). Ces pellicules diélectriques 36a, 36b peuvent être constituées par

des matériaux diélectriques tels que le dioxyde de silicium (SiO2), le ni-

trure de silicium, le NO (nitrure de silicium/dioxyde de silicium), et l'ONO

(dioxyde de silicium/nitrure de silicium/dioxyde de silicium), ou autres.

Ensuite, on forme sur les pellicules diélectriques 36a, 36b une électrode opposée 38, consistant en silicium polycristallin, qui est disposée face

aux électrodes de stockage (26a, 30a, 34a) et (26b, 30b, 34b). Le pro-

cessus pour former l'électrode opposée 38 comprend une première étape

qui consiste à déposer une couche de silicium polycristallin, par le pro-

cédé CVD, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape qui consiste à diffuser des impuretés de type N dans la couche de silicium polycristallin, de façon à augmenter sa conductivité, et une étape finale qui consiste à utiliser un traitement classique de photolithographie et d'attaque, pour définir et enlever par attaque des

parties sélectionnées de la couche de silicium polycristallin. La fabrica-

tion des condensateurs de type en arbre dans le dispositif DRAM est

maintenant terminée.

Pour achever la fabrication de la puce de DRAM, les étapes

suivantes comprennent la fabrication de lignes de bit, de plages de con-

nexion, d'interconnexions et de passivations, ainsi que le montage en boîtier. Ces étapes ne font intervenir que des techniques classiques et elles ne sont pas liées au principe de l'invention, ce qui fait que l'on n'en

présentera pas ici une description détaillée.

Second mode de réalisation préféré Dans le premier mode de réalisation précédent, le condensateur de type en arbre qui est décrit comporte une seule paire de branches suspendues (c'est-à-dire les couches de silicium polycristallin en forme de branche 30a, 30b) au-dessous des couches conductrices en forme de branche supérieures (c'est-à-dire les couches de silicium polycristallin 34a, 34b). Le nombre de paires de branches suspendues n'est cependant pas limité à un, et il peut être de deux ou plus. Le second mode de réali- sation de l'invention consiste en un condensateur de type en arbre ayant

deux paires de branches suspendues consistant en couches conductri-

ces, et on décrira ci-dessous ce mode de réalisation en se référant aux

figures 3A à 3D.

Le condensateur de type en arbre du second mode de réalisa-

tion est basé sur la structure de tranche de la figure 2B. Les éléments

des figures 3A à 3D qui sont identiques à ceux de la figure 2B sont dési-

gnés par les mêmes références numériques.

En se référant à la figure 3A, conjointement à la figure 2B, on note que l'on utilise ici le procédé CVD pour former successivement sur la tranche de la figure 2B des couches alternées de matériau isolant et de silicium polycristallin, comprenant une première couche isolante 40, une première couche de silicium polycristallin 42, une seconde couche

isolante 44, une seconde couche de silicium polycristallin 46 et une troi-

sième couche isolante 48. Les couches isolantes 40, 44, 48 sont consti-

tuées par des matériaux isolants tels que de l'oxyde de silicium. Chacune des couches isolantes 40, 44 et des couches de silicium polycristallin 42, 46 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche isolante 48 est déposée jusqu'à une épaisseur qui est par exemple d'environ 700 nm. En outre, on peut faire diffuser dans les couches de silicium polycristallin 42, 46 des impuretés telles que des

ions d'arsenic (As), de façon à augmenter leur conductivité.

En se référant ensuite à la figure 3B, on note qu'à l'étape sui-

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 3A, de façon à enlever par polissage une partie supérieure de la tranche, jusqu'à ce que le sommet des piliers

en silicium polycristallin 26a, 26b soit mis à nu.

En se référant ensuite à la figure 3C, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 50, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. En outre, on 1 1

peut faire diffuser dans la couche de silicium polycristallin 50 des impu-

retés telles que des ions d'arsenic (As), de façon à augmenter sa con-

ductivité. Après ceci, on accomplit sur la tranche un traitement classique

de photolithographie et d'attaque, de façon à définir et à enlever par at-

taque des parties sélectionnées de la couche de silicium polycristallin 50,

de la troisième couche isolante 48, de la seconde couche de silicium po-

lycristallin 46, de la seconde couche isolante 44 et de la première couche de silicium polycristallin 42. Il résulte de ce processus que la couche de silicium polycristallin 50 est découpée en parties séparées 50a et 50b, la couche de silicium polycristallin 46 est découpée en parties séparées 46a et 46b, et la couche de silicium polycristallin 42 est découpée en parties

séparées 42a et 42b. Ces parties 50a, 50b, 46a, 46b, 42a, 42b sont des-

tinées à être utilisées à titre de couches conductrices en forme de bran-

che dans les électrodes de stockage pour le condensateur de type en ar-

bre conforme à l'invention. Pour faire la distinction, les parties en silicium

polycristallin 50a, 50b sont appelées dans cette description "couches

conductrices en forme de branche supérieures", et les parties en silicium polycristallin 46a, 46b, 42a, 42b sont appelées "couches conductrices en

forme de branche suspendues".

Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 40,

44, 48. Ceci achève la formation des électrodes de stockage pour le con-

densateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 3C, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-

lin en forme de branche supérieures 50a, 50b et les couches en silicium polycristallin en forme de branche suspendues 42a, 46a et 42b, 46b, ayant pratiquement une forme en L. Les couches de silicium polycristallin

en forme de tronc 26a, 26b sont respectivement connectées électrique-

ment aux régions de drain 16a et 16b des transistors de transfert dans le

dispositif DRAM. Les couches de silicium polycristallin en forme de bran-

che supérieures 50a, 50b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 26a, 26b, et elles sont disposées pratiquement perpendiculairement aux couches de silicium polycristallin

en forme de tronc. Chacune des deux paires de couches de silicium poly-

cristallin en forme de branche suspendues 46a, 42a et 46b, 42b, ayant

pratiquement une forme en L, s'étend vers le bas sur une distance pré-

déterminée à partir du dessous des couches de silicium polycristallin en forme de branche supérieures 50a, 50b, et elle est ensuite coudée pour

s'étendre horizontalement.

En se référant ensuite à la figure 3D, on note qu'à l'étape sui-

vante on forme respectivement des pellicules diélectriques 52a, 52b sur les électrodes de stockage en forme d'arbre 50a, 46a, 42a et 50b, 46b,

42b. Ensuite, on forme sur les pellicules diélectriques 52a, 52b une élec-

trode en silicium polycristallin opposée, 54. Le processus pour former

l'électrode opposée 54 comprend une première étape qui consiste à dé-

poser une couche de silicium polycristallin, par le procédé CVD, une se-

conde étape qui consiste à diffuser des impuretés de type N dans la cou-

che de silicium polycristallin, de façon à augmenter sa conductivité, et une étape finale qui consiste à utiliser des traitements classiques de

photolithographie et d'attaque pour enlever par attaque des parties sé-

lectionnées de la couche de silicium polycristallin. Après ceci, la fabrica- tion des condensateurs de type en arbre dans le dispositif DRAM est ter-

minée. Troisième mode de réalisation préféré Dans les premier et second modes de réalisation précédents, la

paire de branches suspendues qui est la plus proche de la couche con-

ductrice en forme de tronc, est séparée de la couche de protection contre l'attaque se trouvant au-dessous (c'est-à-dire la couche de protection contre l'attaque 22). L'invention n'est cependant pas limitée à une telle structure. Le troisième mode de réalisation de l'invention comprend un

condensateur de type en arbre dans lequel la paire de branches suspen-

dues qui est la plus proche de la couche conductrice en forme de tronc est en contact avec la couche de protection contre l'attaque, comme on

le décrira ci-dessous en se référant aux figures 4A à 4C.

Les condensateurs de type en arbre du troisième mode de réa-

lisation sont également basés sur la structure de la figure 2B. Les élé-

ments des figures 4A a 4C qui sont identiques à ceux de la figure 2B sont

désignés par les mêmes références numériques.

En se référant à la figure 4A, conjointement à la figure 2B, on

note qu'en partant de la tranche de la figure 2B, on utilise successive-

ment le procédé CVD pour former des couches alternées de matériau isolant et de silicium polycristallin, comprenant une première couche de silicium polycristallin 56, une première couche isolante 58, une seconde

couche de silicium polycristallin 60 et une seconde couche isolante 62.

En se référant ensuite à la figure 4B, on note que l'on accomplit ensuite le traitement de polissage chimio-mécanique sur la surface de la

tranche de la figure 4A, de façon à enlever par polissage une partie su-

périeure de la tranche, jusqu'à ce que la surface de la partie supérieure

de la première couche de silicium polycristallin 56 qui se trouve au-

dessus des piliers en silicium polycristallin 36a, 26b soit mise à nu, ou jusqu'à ce que le sommet des piliers en silicium polycristallin 26a, 26b

soit mis à nu.

En se référant ensuite à la figure 4C, on note qu'à une étape suivante on dépose sur la tranche une couche de silicium polycristallin 64. Après ceci, on effectue sur la tranche un traitement classique de photolithographie et d'attaque, de façon à définir et à enlever par attaque des parties sélectionnées des couches de silicium polycristallin 56, 60 et 64. Il résulte de ce processus que la couche de silicium polycristallin 56

est découpée en parties séparées 56a et 56b, la couche de silicium poly-

cristallin 60 est découpée en parties séparées 60a et 60b, et la couche

de silicium polycristallin 64 est découpée en parties séparées 64a et 64b.

Ces parties 56a, 56b, 60a, 60b, 64a, 64b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 58,

* 62. Ceci achève la formation des électrodes de stockage pour le conden-

sateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 4C, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

cristallin en forme de tronc 26a, 26b, les couches de silicium polycristal-

lin en forme de branche supérieures 64a, 64b et deux paires de couches de silicium polycristallin en forme de branche suspendues 56a, 60a et 56b, 60b, ayant pratiquement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées

électriquement aux régions de drain 16a et 16b des transistors de trans-

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 64a, 64b sont connectées au sommet des couches en silicium polycristallin en forme de tronc 26a, 26b et elles sont pratiquement disposées perpendiculairement aux couches en forme de tronc. Chacune des deux paires de couches de silicium polycristallin en forme de branche suspendues 56a, 60a et 56b, 60b, ayant pratiquement une forme en L, s'étend vers le bas sur une distance prédéterminée à partir du dessous des couches de silicium polycristallin en forme de

branche 64a, 64b, et elle est ensuite coudée pour s'étendre horizontale-

ment. Un élément distinctif de ce mode de réalisation, par rapport aux précédents, consiste en ce que chacun des segments horizontaux des

paires de couches de silicium polycristallin en forme de branche suspen-

dues 56a, 56b, ayant pratiquement une forme en L, vient en contact avec

la couche de protection contre l'attaque 22.

Quatrième mode de réalisation préféré

Le quatrième mode de réalisation préféré a une structure prati-

quement similaire à celle du troisième mode de réalisation, mais il diffère par les étapes de processus qui sont utilisées pour former la même structure. On décrira ci-dessous ces étapes de processus différentes, en

se référant aux figures 5A à 5C.

Le condensateur de type en arbre du quatrième mode de réali-

sation est basé sur la structure de la figure 2B. Les éléments des figures A à 5C qui sont identiques à ceux de la figure 2B sont désignés par les

mêmes références numériques.

En se référant tout d'abord à la figure 5A conjointement à la figure 2B, on note qu'après la formation de la structure de tranche de la

figure 2B, on forme des éléments d'espacement isolants 66a, 66b, con-

sistant en matériaux isolants tels que du dioxyde de silicium (SiO2), sur

les parois latérales des piliers en silicium polycristallin 26a, 26b. Le pro-

cessus pour former les éléments d'espacement isolants 66a, 66b com-

prend une première étape qui consiste à utiliser le procédé CVD pour dé-

poser une couche de dioxyde de silicium (SiO2) jusqu'à une épaisseur qui est par exemple de 100 nm, et une seconde étape consistant à réduire par attaque l'épaisseur de la couche de dioxyde de silicium (SiO2). Après

ceci, on utilise de façon répétée le procédé CVD pour déposer successi-

vement une première couche de silicium polycristallin 68, une première couche isolante 70, une seconde couche de silicium polycristallin 72 et

une seconde couche isolante 74.

En se référant ensuite à la figure 5B, on note qu'à l'étape sui-

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 5A, de façon à enlever par polissage

une partie supérieure de la tranche, jusqu'à ce que la surface du seg-

ment supérieur de la première couche de silicium polycristallin 68 ou le

sommet des piliers en silicium polycristallin 26a, 26b, soit mis à nu.

En se référant ensuite à la figure 5C, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 76.

Après ceci, on effectue sur la tranche un traitement classique de photo-

lithographie et d'attaque de façon à définir et à enlever par attaque des

parties sélectionnées des couches de silicium polycristallin 68, 72 et 76.

Il résulte de ce traitement que la couche de silicium polycristallin 68 est

découpée en parties séparées 68a et 68b, la couche de silicium poly-

cristallin 72 est découpée en parties séparées 72a et 72, et la couche de

silicium polycristallin 76 est découpée en parties séparées 76a et 76b.

Ces parties 68a, 68b, 72a, 72b, 76a, 76b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 70,

74. Ceci achève la formation des électrodes de stockage pour le conden-

sateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 5C, les électrodes de stockage

qui sont formées sont constituées par les couches de silicium polycristal-

lin en forme de tronc 26a, 26b, les couches de silicium polycristallin en forme de branche supérieures 76a, 76b, une paire de couches de silicium

polycristallin en forme de branche suspendues 72a, 72b, ayant pratique-

ment une forme en L, et une autre paire de couches conductrices en forme de branche suspendues 68a, 68b, ayant pratiquement une forme en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche 76a, 76b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 26a,

26b, et elles sont pratiquement disposées perpendiculairement aux cou-

ches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues 72a, 72b, ayant pratiquement une forme en L, s'étend vers le bas sur une distance prédéterminée à partir du dessous des couches de silicium polycristallin en forme de branche

supérieures 76a, 76b, et elle est ensuite coudée pour s'étendre horizon-

talement. Chacune des couches de silicium polycristallin en forme de branche suspendues 68a, 68b, ayant pratiquement une forme en L, a son

segment supérieur en contact avec le sommet des piliers en silicium po-

lycristallin 26a, 26b, ses deux segments verticaux séparés par les élé-

ments d'espacement isolants 66a, 66b, par rapport aux parois latérales

des piliers en silicium polycristallin 26a, 26b, et ses deux segments hori-

zontaux inférieurs en contact avec la couche de protection contre l'atta-

que 22.

Cinquième mode de réalisation préféré

Le cinquième mode de réalisation préféré de l'invention com-

prend un condensateur de type en arbre ayant deux paires de branches suspendues, ayant pratiquement une forme en L, parmi lesquelles une

paire de branches suspendues qui est la plus proche de la couche con-

ductrice en forme de tronc a des segments verticaux en contact avec les

parois latérales de la couche conductrice en forme de tronc, et des seg-

ments horizontaux qui sont séparés de la couche de protection contre

l'attaque se trouvant au-dessous. On décrira ci-dessous ce mode de réa-

lisation en se référant aux figures 6A à 6D.

Le condensateur de type en arbre du cinquième mode de réali-

sation est basé sur la structure de la figure 2A. Les éléments des figures 6A à 6D qui sont identiques à ceux de la figure 2A sont désignés par les

mêmes références numériques.

En se référant tout d'abord à la figure 6A, conjointement à la figure 2A, on note qu'en partant de la tranche de la figure 2A, on utilise le procédé CVD pour déposer une couche isolante d'aplanissement 80,

telle qu'une couche de verre borophosphosilicaté (BPSG). On utilise en-

suite le même procédé pour former successivement une couche de pro-

tection contre l'attaque 82, qui est de préférence une couche de nitrure

de silicium, et une couche isolante telle qu'une couche de dioxyde de si-

licium (SiO2) 84, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche isolante (SiO2) 84, de la couche de protection contre l'attaque

82 et de la couche isolante d'aplanissement 80. Ce traitement a pour ef-

fet de former des trous de contact d'électrode de stockage 85a, 85b qui s'étendent à partir de la surface supérieure de la couche isolante (SiO2) 84, jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite sur la tranche une couche de silicium polycristallin épaisse, ayant par exemple une épaisseur de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic (As), de façon à augmenter sa conductivité. Après ceci, on accomplit sur la tranche de silicium polycristallin épaisse un traitement classique de photolithographie et d'attaque, de façon à définir et à former des piliers en silicium polycristallin 86a, 86b qui s'étendent verticalement à partir de la surface des régions de drain 16a, 16b, à travers les trous

de contact d'électrode de stockage 85a, 85b.

En se référant ensuite à la figure 6B, on note qu'à l'étape sui-

vante, on utilise successivement le procédé CVD pour former des cou-

ches alternées de matériau isolant et de silicium polycristallin, compre-

nant une première couche de silicium polycristallin 88, une première cou-

che isolante 90, une seconde couche de silicium polycristallin 92 et une

seconde couche isolante 94.

En se référant ensuite à la figure 6C, on note qu'à l'étape sui-

vante on accomplit le traitement de polissage chimio-mécanique sur la surface de la tranche de la figure 6B, de façon à enlever par polissage

une partie supérieure de la tranche, jusqu'à ce que la surface du seg-

ment supérieur de la première couche de silicium polycristallin 88 soit

mise à nu, ou de façon à poursuivre le polissage jusqu'à un niveau infé-

rieur, jusqu'à ce que le sommet des piliers en silicium polycristallin 86a,

86b soit mis à nu.

En se référant ensuite à la figure 6D, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 96.

Après ceci, on accomplit sur la tranche un traitement classique de photo-

lithographie et d'attaque pour enlever successivement par attaque des

parties sélectionnées des couches de silicium polycristallin 88, 92 et 96.

Il résulte de ce traitement que la couche de silicium polycristallin 88 est

découpée en parties séparées 88a et 88b, la couche de silicium poly-

cristallin 92 est découpée en parties séparées 92a et 92b, et la couche

de silicium polycristallin 96 est découpée en parties séparées 96a et 96b.

Ces parties 88a, 88b, 92a, 92b, 96a, 96b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes

de stockage pour le condensateur de type en arbre conforme à l'inven-

tion. Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 82 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 94, et 84. Ceci achève la formation des électrodes de stockage pour le

condensateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 6D, les électrodes de stockage qui sont ainsi formées comprennent les couches de silicium polycristallin en forme de tronc 86a, 86b, les couches de silicium polycristallin en

forme de branche supérieures 96a, 96b et deux paires de couches de si-

licium polycristallin en forme de branche suspendues 88a, 92a et 88b,

92b, ayant pratiquement une forme en L. Les couches de silicium poly-

cristallin en forme de tronc 86a, 86b sont respectivement connectées

électriquement aux régions de drain 16a et 16b des transistors de trans-

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 96a, 96b sont connectées au sommet des couches de silicium polycristallin en forme de tronc 86a, 86b, et elles sont disposées de façon pratiquement perpendiculaire aux couches en

forme de tronc. Chacune des deux paires de couches de silicium poly-

cristallin en forme de branche suspendues 88a, 92a et 88b, 92b, ayant

pratiquement une forme en L, s'étend vers le bas sur une distance pré-

déterminée à partir du dessous des couches de silicium polycristallin en

forme de branche 96a, 96b, et elle est ensuite coudée de façon à s'éten-

dre horizontalement. En outre, chacune des couches de silicium poly-

cristallin en forme de branche suspendues 88a, 88b, ayant une forme

pratiquement en L, a son segment vertical en contact avec les parois la-

térales des couches de silicium polycristallin en forme de tronc 86a, 86b, et elle a son segment horizontal séparé de la couche de protection contre

l'attaque 82.

Sixième mode de réalisation préféré

Dans les modes de réalisation précédents, chacune des bran-

ches suspendues a pratiquement une forme en L et elle est constituée

par deux segments rectilignes connectés perpendiculairement l'un à l'au-

tre. L'invention n'est cependant pas limitée à une telle structure, et les branches suspendues peuvent être constituées par trois segments ou

plus. Le sixième mode de réalisation de l'invention comprend un conden-

sateur de type en arbre ayant une couche conductrice en forme de bran-

che suspendue qui est constituée par quatre segments, et on décrira ci-

dessous ce mode de réalisation en se référant aux figures 7A à 7E.

Le condensateur de type en arbre du sixième mode de réalisa-

tion est basé sur la structure de la figure 2A. Les éléments des figures 7A à 7E qui sont identiques à ceux de la figure 2A sont désignés par les

mêmes références numériques.

En se référant à la figure 7A conjointement à la figure 2A, on note que l'on applique le procédé CVD à la tranche de la figure 2A pour déposer une couche isolante d'aplanissement 98, telle qu'une couche de verre borophosphosilicaté (ou BPSG). On utilise ensuite le même procédé pour former une couche de protection contre l'attaque 100, telle qu'une

couche de nitrure de silicium. Après ceci, on utilise un traitement classi-

que de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de protection contre l'attaque 100 et de la couche isolante d'aplanissement 98, de façon à former des trous de contact d'électrode de stockage 102a, 102b qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 100 jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite sur la tranche une couche de silicium polycristallin épaisse 104, jusqu'à une épaisseur qui est par exemple de 700 nm. On peut en outre faire diffuser dans la couche de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic, de façon à augmenter sa conductivité. Après ceci, on

utilise un traitement classique de photolithographie pour former une cou-

che de résine photosensible 106 qui est utilisée à titre de masque pour

attaquer la partie à nu de la couche de silicium polycristallin épaisse. Ce-

ci a pour effet de former des couches de silicium polycristallin en saillie

104a, 104b qui s'étendent verticalement à partir de la surface des ré-

gions de drain 16a, 16b, à travers les trous de contact d'électrode de

stockage 102a, 102b.

En se référant ensuite à la figure 7B, on note qu'au cours de

l'étape suivante on utilise une technique d'érosion de résine photosensi-

ble pour enlever une partie de surface de la couche de résine photosen-

sible 106, en laissant une couche de résine photosensible amincie, 106a.

Ceci permet également de mettre à nu une partie de bord des couches de

silicium polycristallin en saillie 104a, 104b.

En se référant ensuite à la figure 7C, on note qu'à l'étape sui-

vante on accomplit sur la tranche un traitement d'attaque anisotrope, jus-

qu'à ce que la couche de protection contre l'attaque 100 soit mise à nu.

Après ceci, on enlève la couche de résine photosensible 160a. Sous I'effet de ce traitement, les couches de silicium polycristallin en saillie 104a, 104b sont respectivement transformées en couches 104c, 104d, ayant une forme avec des parois latérales en escalier, 104e. Dans ce

mode de réalisation, chacune des parois latérales en escalier 104e com-

porte au moins une partie d'épaulement 104f.

En se référant ensuite à la figure 7D, on note que les étapes suivantes sont pratiquement les mêmes que celles qui sont utilisées pour

former la tranche des figures 2C et 2D. Premièrement, on utilise succes-

sivement le procédé CVD pour former une première couche isolante 108, une couche de silicium polycristallin 110 et une seconde couche isolante 112. Après ceci, on accomplit sur la tranche le traitement de polissage

chimio-mécanique, de façon à enlever par polissage une partie supé-

rieure de la tranche, jusqu'à ce que le sommet des couches de silicium

polycristallin en saillie 104c, 104d soit mis à nu.

En se référant ensuite à la figure 7E, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 114, jusqu'à une épaisseur qui est par exemple d'environ 100 nm. On peut faire diffuser dans la couche de silicium polycristallin 114 des impuretés

telles que des ions d'arsenic (As), de façon à augmenter sa conductivité.

Après ceci, on accomplit sur la tranche un traitement classique de photo-

lithographie et d'attaque, de façon à définir et à enlever par attaque des parties sélectionnées de la couche de silicium polycristallin 114, de la seconde couche isolante 112 et de la couche de silicium polycristallin 110. Sous l'effet de ce traitement, la couche de silicium polycristallin 114 est découpée en parties séparées 114a et 114b, et la couche de silicium polycristallin 110 est découpée en parties séparées 110a et 110b. Ces parties 114a, 114b et 110a, 110Ob sont destinées à être utilisées à titre de

couches conductrices en forme de branche dans les électrodes de stock-

age pour le condensateur de type en arbre conforme à l'invention.

Ensuite, on effectue sur la tranche une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 100 pour le point final de l'attaque, de façon à enlever les couches isolantes à nu 112, 108. Ceci achève la formation des électrodes de stockage pour le

condensateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 7E, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

cristallin en saillie en forme de tronc 104c, 104d, les couches de silicium polycristallin en forme de branche supérieures 114a, 114b, et deux paires de couches de silicium polycristallin en forme de branche suspendues, Oa, 110Ob, ayant quatre segments. Les couches de silicium polycristallin en saillie en forme de tronc 104c, 104d sont respectivement connectées

électriquement aux régions de drain 16a et 16b des transistors de trans-

fert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche supérieures 114a, 114b sont connectées au sommet des couches de silicium polycristallin en saillie en forme de tronc 104c,

104d, et elles sont pratiquement disposées perpendiculairement aux cou-

ches en forme de tronc. Chacune des couches de silicium polycristallin en forme de branche suspendues 110a, 110b, ayant quatre segments,

s'étend vers le bas à partir du dessous des couches de silicium polycris-

tallin en forme de branche 114a, 114b, avec quatre segments pratique-

ment rectilignes.

Conformément à l'invention, les couches de silicium polycristal-

lin en forme de branche suspendues à segments multiples ne sont pas limités aux branches à quatre segments qui sont décrites dans ce qui précède. Si on désire cinq segments, ou plus, on peut effectuer de façon répétée sur la tranche des figures 7B et 7C des opérations d'érosion de résine photosensible et d'attaque anisotrope, de façon à mettre en forme les parois latérales des couches de silicium polycristallin en saillie pour

qu'elles comportent davantage de parties d'épaulement.

Septième mode de réalisation préféré

Dans les six modes de réalisation précédents, on utilise le trai-

tement de polissage chimio-mécanique pour découper des couches de silicium polycristallin en parties séparées. L'invention n'est cependant

pas limitée à l'utilisation du traitement de polissage chimio-mécanique.

Selon une variante, on peut utiliser des traitements classiques de photo-

lithographie et d'attaque pour découper ces couches de silicium poly-

cristallin en parties séparées. L'utilisation de tels traitements est décrite

ci-dessous en relation avec les figures 8A à 8E.

Les condensateurs de type en arbre du septième mode de réa-

lisation sont basés sur la structure de la figure 2B. Les éléments des fi-

gures 8A à 8E qui sont identiques à ceux de la figure 2B sont désignés

par les mêmes références numériques.

En se référant tout d'abord à la figure 8A, conjointement à la figure 2B, on note qu'en partant de la tranche de la figure 2B, on utilise

le procédé CVD pour former successivement une première couche iso-

lante 116, une première couche de silicium polycristallin 118, une se-

conde couche isolante 120, une seconde couche de silicium polycristallin 122 et une troisième couche isolante 124, chacune d'elles étant déposée avec une épaisseur qui est par exemple d'environ 100 nm. Chacune des couches isolantes 116, 120, 124 est de préférence une couche de

dioxyde de silicium (SiO2). En outre, on peut faire diffuser dans les cou-

ches de silicium polycristallin 118, 122 des impuretés telles que des ions

d'arsenic (As), de façon à augmenter leur conductivité.

En se référant ensuite à la figure 8B, on note qu'à l'étape sui-

vante on utilise un traitement photolithographique classique pour former une couche de résine photosensible 126 sur la tranche. Après ceci, on

effectue une attaque anisotrope sur la tranche de façon à enlever suc-

cessivement par attaque des parties à nu de la troisième couche isolante

(SiO2) 124, de la seconde couche de silicium polycristallin 122, de la se-

conde couche isolante (SiO2) 120, de la première couche de silicium po-

lycristallin 118, et de la première couche isolante (SiO2) 116, jusqu'à ce

que le sommet des piliers en silicium polycristallin 26a, 26b soit mis à nu.

Ce traitement a pour effet de former des trous de contact d'électrode de stockage 128a, 128b, qui s'étendent à partir de la surface supérieure de la couche de résine photosensible 126 jusqu'au sommet des piliers en silicium polycristallin 26a, 26b, ce qui a pour effet de découper en parties séparées les couches isolantes (SiO2) 116, 120, 124 et les couches de silicium polycristallin 118, 122. Après ceci, on enlève le couche de résine

photosensible 126.

En se référant ensuite à la figure 8C, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 130, de façon à remplir les trous de contact d'électrode de stockage 128a,128b. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et former deux couches de silicium polycristallin a, 130b, ayant pratiquement une forme en T, qui sont connectées au sommet des piliers en silicium polycristallin 26a, 26b. Dans ce mode de réalisation, les couches de silicium polycristallin 130a, 130b, ayant une forme en T, et les piliers en silicium polycristallin 26a, 26b constituent en

combinaison la couche conductrice en forme de tronc dans le condensa-

teur de type en arbre conforme à la présente invention.

Selon une variante, on peut remplir avec le silicium polycristal-

lin les trous de contact d'électrode de stockage 28a, 28b, pour former

des couches conductrices en forme de pilier. Le processus de remplis-

sage comprend de préférence une première étape consistant à déposer une couche de silicium polycristallin par le procédé CVD, et une seconde

étape consistant à diminuer par attaque l'épaisseur de la couche de sili-

cium polycristallin, ou bien le processus de remplissage comprend une première étape consistant à déposer une couche de silicium polycristallin seulement jusqu'à une épaisseur prédéterminée sur la paroi intérieure des trous de contact d'électrode de stockage 128a, 128b (qui ne sont pas complètement remplis par la couche de silicium polycristallin), et une se-

conde étape consistant à accomplir un traitement classique de photoli-

thographie et d'attaque sur la tranche, pour former des couches conduc-

trices en forme de U au sommet des piliers en silicium polycristallin 26a, 26b.

En se référant ensuite à la figure 8D, on note qu'à l'étape sui-

vante on utilise un traitement classique de photolithographie et d'attaque

pour définir et enlever par attaque des parties sélectionnées de la troi-

sième couche isolante (SiO2) 124, de la seconde couche de silicium poly-

cristallin 122, de la seconde couche isolante (SiO2) 120 et de la première couche de silicium polycristallin 118. Sous l'effet de ce traitement, la couche de silicium polycristallin 118 est découpée en parties séparées 118a et 118b, et la couche de silicium polycristallin 122 est découpée en parties séparées 122a et 122b. Ces parties 118a, 118b et 122a, 122b sont destinées à être utilisées à titre de couches conductrices en forme de branche dans les électrodes de stockage pour le condensateur de

type en arbre conforme à l'invention.

En se référant ensuite à la figure 8E, on note qu'à l'étape sui-

vante on effectue sur la tranche une attaque par voie humide, avec la

couche de protection contre l'attaque 22 à titre de point final de l'atta-

que, de façon à enlever les couches isolantes à nu (SiO2) 124, 120, 116.

Ceci achève la formation des électrodes de stockage pour le condensa-

teur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 8E, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

* cristallin en forme de tronc en pilier, 26a, 26b, les couches de silicium polycristallin en forme de tronc, pratiquement en T, 130a, 130b, et deux

paires de couches de silicium polycristallin en forme de branche suspen-

dues à trois segments, 118a, 122a et 118b, 122b. Les couches de sili-

cium polycristallin en forme de tronc en pilier 26a, 26b sont respective-

ment connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif DRAM. Les couches de silicium

polycristallin en forme de tronc pratiquement en T, 130a, 130b, sont con-

nectées au sommet des couches de silicium polycristallin en forme de

tronc en pilier, 26a, 26b. Les deux paires des couches de silicium poly-

cristallin en forme de branche suspendues à trois segments, 118a, 122a et 118b, 122b, sont respectivement connectées au segment vertical des couches de silicium polycristallin en forme de tronc pratiquement en T,

a, 130b.

Huitième mode de réalisation préféré Le huitième mode de réalisation préféré de l'invention a une

structure similaire au septième mode de réalisation précédent, à l'excep-

tion du fait que la couche conductrice en forme de tronc pratiquement en

T est modifiée ici pour donner un tronc en forme de pilier ayant un inté-

rieur évidé. Ce mode de réalisation est décrit ci-dessous en relation avec

les figures 9A et 9B.

Le condensateur de type en arbre du huitième mode de réalisa-

tion est basé sur la structure de la figure 8B. Les éléments des figures 9A et 9B qui sont identiques à ceux de la figure 8B sont désignés par les

mêmes références numériques.

En se référant tout d'abord à la figure 9A, conjointement à la figure 8B, on note que l'on utilise le procédé CVD pour déposer sur la

tranche de la figure 8B une couche de silicium polycristallin dont on ré-

duit ensuite l'épaisseur par attaque, pour former des éléments d'espace-

ment de paroi latérale 132a, 132b sur la paroi intérieure des trous de contact d'électrode de stockage 128a, 128b. Chacun de ces éléments

d'espacement de paroi latérale 132a, 132b constitue une couche con-

ductrice en forme de tronc en pilier qui est connectée au sommet des pi-

liers en silicium polycristallin 26a, 26b.

En se référant ensuite à la figure 9B, on note qu'à l'étape sui-

vante on utilise un traitement classique de photolithographie et d'attaque

pour définir et enlever par attaque des parties sélectionnées de la troi-

sième couche isolante 124, de la seconde couche de silicium polycristal-

lin 122, de la seconde couche isolante 120 et de la première couche de silicium polycristallin 118. Il résulte de ce traitement que la couche de silicium polycristallin 118 est découpée en parties séparées 118a et 118b, et la couche de silicium polycristallin 122 est découpée en parties

séparées 122a et 122b. Ces parties 118a, 118b et 122a, 122b sont desti-

nées a être utilisées à titre de couches conductrices en forme de branche dans les électrodes de stockage pour le condensateur de type en arbre conforme à l'invention. On effectue ensuite sur la tranche une attaque par voie humide avec la couche de protection contre l'attaque 122 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (SiO2) 124, 120

et 116. Ceci achève la formation des électrodes de stockage pour le con-

densateur de type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 9B, les électrodes de stockage

qui sont ainsi formées sont constituées par les couches de silicium poly-

cristallin en forme de tronc en pilier 26a, 26b, les couches de silicium polycristallin en forme de tronc, également en pilier, 132a, 132b, ayant

chacune un intérieur évidé, et deux paires de couches de silicium poly-

cristallin en forme de branche à trois segments 118a, 122a et 118b, 122b. Ce mode de réalisation diffère du mode de réalisation précédent

représenté sur la figure 8E seulement par le fait que les couches de sili-

cium polycristallin en forme de tronc en T, 130a, 130b, sont remplacées par les couches de silicium polycristallin en forme de tronc en pilier,

132a, 132b, ayant chacune un intérieur évité.

Neuvième mode de réalisation préféré Le neuvième mode de réalisation consiste en un condensateur de type en arbre ayant une couche conductrice en forme de tronc en T,

que l'on décrira ci-dessous en se référant aux figures 10A à 10E.

Le condensateur de type en arbre du neuvième mode de réali-

sation est basé sur la structure de tranche de la figure 2A. Les éléments

des figures 10A à 10E qui sont identiques à ceux de la figure 2A sont dé-

signés par les mêmes références numériques.

En se référant tout d'abord à la figure 10A conjointement à la figure 2A, on note que l'on utilise le procédé CVD pour déposer sur la tranche de la figure 2A une couche isolante d'aplanissement 150, telle

qu'une couche de verre borophosphosilicaté (ou BPSG). On utilise en-

suite le même procédé pour former une couche de protection contre l'at-

taque 152, telle qu'une couche de nitrure de silicium. On dépose ensuite sur la tranche une couche isolante épaisse, telle qu'une couche de dioxyde de silicium (SiO2), jusqu'à une épaisseur qui est par exemple

d'environ 700 nm. Après ceci, on utilise un traitement classique de pho-

tolithographie et d'attaque pour définir et former des piliers isolants 154a, 154b qui se trouvent pratiquement au-dessus des régions de drain

16a, 16b.

En se référant ensuite à la figure 10B, on note qu'à l'étape sui-

vante on utilise le procédé CVD pour former successivement une pre-

mière couche isolante 156, une première couche de silicium polycristallin 158 et une seconde couche isolante 160, chacune d'elles étant déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Chacune des couches isolantes 156, 160 est de préférence une couche de dioxyde

de silicium (SiO2). En outre, on peut faire diffuser dans la couche de sili-

cium polycristallin 158 des impuretés telles que des ions d'arsenic (As),

de façon à augmenter sa conductivité.

En se référant ensuite à la figure 10C, on note qu'à l'étape sui-

vante on utilise un traitement classique de photolithographie pour former une couche de résine photosensible 162 sur la tranche. Après ceci, on effectue sur la tranche une attaque anisotrope de façon à enlever par attaque des parties à nu de la seconde couche isolante (SiO2) 160, de la première couche de silicium polycristallin 158, de la première couche isolante (SiO2) 156, des piliers isolants 154a, 154b, de la couche de protection contre l'attaque 152, de la couche isolante d'aplanissement

et de la pellicule d'oxyde de grille 14, jusqu'à ce que la surface su-

périeure des régions de drain 16a, 16b soit mise à nu. Ce traitement a pour effet de former des trous de contact d'électrode de stockage 164a, 164b qui s'étendent à partir de la surface supérieure des régions de drain 16a, 16b jusqu'à la surface supérieure de la seconde couche isolante 160.

En se référant ensuite à la figure 10D, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche de silicium polycristallin 166 qui remplit complètement les trous de contact d'électrode de stockage

164a, 164b. Après ceci, on utilise un traitement classique de photolitho-

graphie et d'attaque pour définir et transformer la couche de silicium po-

lycristallin 166 en deux couches conductrices en forme de tronc prati-

quement en T, 166a, 166b, qui sont connectées électriquement à des ré-

gions de drain 16a, 16b.

En se référant ensuite à la figure 10E, on note qu'à l'étape sui-

vante on effectue sur la tranche un traitement classique de photolitho-

graphie et d'attaque de façon à définir et à enlever par attaque des parties sélectionnées de la seconde couche isolante 160 et de la première

couche de silicium polycristallin 158. Ce traitement a pour effet de dé-

couper la couche de silicium polycristallin 158 en parties séparées 158a et 158b. Ces parties 158a, 158b sont destinées à être utilisées à titre de

couches conductrices en forme de branche dans les électrodes de stock-

age pour le condensateur de type en arbre conforme à l'invention.

Ensuite, on effectue sur la tranche une attaque par voie hu-

mide, avec la couche de protection contre l'attaque 152 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (SiO2) 160, 156 et la partie restante des piliers isolants 154a, 154b. Ceci achève la formation des électrodes de stockage pour le condensateur de

type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 10E, les électrodes de stock-

age qui sont ainsi formées sont constituées par les couches de silicium polycristallin en forme de tronc pratiquement en T, 166a, 166b, et par les couches de silicium polycristallin en forme de branche suspendues à trois

segments, 158a, 158b.

Dixième mode de réalisation préféré Le dixième mode de réalisation a une structure pratiquement

similaire à celle du neuvième mode de réalisation décrit ci-dessus, à l'ex-

ception du fait que les couches conductrices en forme de tronc pratique-

ment en T sont évidées de façon à augmenter l'aire de stockage de charge. Ce mode de réalisation est décrit ci-dessous en relation avec les figures 11A et 11B

Le condensateur de type en arbre du neuvième mode de réali-

sation est basé sur la structure qui est représentée sur la figure 10C. Les éléments des figures 11A et 11B qui sont identiques à ceux de la figure

C sont désignés par les mêmes références numériques.

En se référant tout d'abord à la figure 11A conjointement à la figure 10C, on note que l'on utilise le procédé CVD pour déposer une couche de silicium polycristallin 168 sur la tranche de la figure 10C, d'une manière telle que, sur les parois intérieures des trous de contact d'électrode de stockage 164a, 164b, la couche de silicium polycristallin 168 soit déposee seulement jusqu'à une épaisseur spécifique qui procure toujours un intérieur évidé dans les trous de contact d'électrode de stockage 164a, 164b. Après ceci, on utilise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de silicium polycristallin 168. Il résulte

de ce traitement que chacune des couches de silicium polycristallin res-

tantes 168a et 168b remplit la fonction d'une couche conductrice en

forme de tronc pratiquement en T, ayant un intérieur évidé, pour l'élec-

trode de stockage.

En se référant ensuite à la figure 11B, on note qu'à l'étape sui-

vante on effectue sur la tranche un traitement classique de photolitho-

graphie et d'attaque pour définir et enlever par attaque des parties sé-

lectionnées de la seconde couche isolante 160 et de la première couche de silicium polycristallin 158. Sous l'effet de ce traitement, la couche de silicium polycristallin 158 est découpée en parties séparées 158a et 158b. Ces parties 158a, 158b sont destinées à être utilisées à titre de

couches conductrices en forme de branche dans les électrodes de stock-

age pour le condensateur de type en arbre conforme à l'invention.

Ensuite, on effectue sur la tranche une attaque par voie hu-

mide, avec la couche de protection contre l'attaque 152 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu (SiO2) 160, 156, et la partie restante des piliers isolants 154a, 154b. Ceci achève la formation des électrodes de stockage pour le condensateur de

type en arbre de cellules de DRAM dans la tranche.

Comme représenté sur la figure 11B, les électrodes de stock-

age qui sont ainsi formées sont constituées par les couches de silicium polycristallin en forme de tronc pratiquement en T, 168a, 168b, ayant chacune un intérieur évidé, et par les couches de silicium polycristallin en forme de branche suspendues à trois segments, 158a, 158b. Le mode

de réalisation qui est représenté sur la figure 11B est pratiquement simi-

laire au mode de réalisation précédent représenté sur la figure 10E, à I'exception du fait que les couches de silicium polycristallin en forme de

tronc pratiquement en T, 166a, 166b, dans le mode de réalisation précé-

dent, sont remplacées par les couches de silicium polycristallin en forme

de tronc pratiquement en T, 168a, 168b, ayant chacune un intérieur évi-

dé. Dans ce dixième mode de réalisation et dans le neuvième mode de réalisation décrit ci-dessus, on peut former les couches isolantes en pilier avec d'autres formes, par d'autres moyens. On peut par exemple

utiliser l'érosion de résine photosensible pour former des couches iso-

lantes ayant des parois latérales en escalier. De plus, à la place de la structure qui est représentée sur la figure 10A, si on utilise une attaque

isotrope, telle que l'attaque par voie humide, au lieu d'une attaque ani-

sotrope, on peut changer la forme de la couche isolante épaisse pour lui

donner une forme pratiquement triangulaire, et si des éléments d'espa-

cement de paroi latérale sont formés sur la paroi intérieure des piliers isolants 154a, 154b, on peut obtenir des couches isolantes en forme de pilier ayant d'autres formes. On peut donc réaliser la couche conductrice

en forme de branche avec diverses formes, en fonction du choix de con-

ception.

De façon similaire, on peut réaliser les couches de silicium po-

lycristallin en forme de pilier avec d'autres formes, par divers moyens, de façon à augmenter leur aire de surface. Par exemple, dans le cas de la

figure 2B, si on utilise une attaque isotrope au lieu de l'attaque aniso-

trope, on peut changer la forme des couches de silicium polycristallin

épaisses, pour leur donner une forme pratiquement triangulaire.

Onzième mode de réalisation préféré Dans les premier à dixième modes de réalisation précédents, le condensateur de type en arbre comprend un seul niveau d'électrodes de stockage. Le nombre de niveaux de l'arbre n'est cependant pas limité à

un, et il peut être de deux ou plus. Le onzième mode de réalisation com-

prend un condensateur de type en arbre ayant deux niveaux d'électrodes de stockage, comprenant un niveau supérieur d'électrodes de stockage superposé sur un niveau inférieur d'électrodes de stockage, et on décrira

ce mode de réalisation ci-dessous en se référant aux figures 12A à 12C.

Le condensateur de type en arbre du onzième mode de réalisa-

tion est basé sur la structure de tranche de la figure 3B. Les éléments sur les figures 12A à 12C qui sont identiques à ceux de la figure 3B sont désignés par les mêmes références numériques. Les électrodes de stockage de la tranche qui est représentée sur la figure 3B sont utilisées

pour le niveau inférieur d'électrodes de stockage. La description qui suit

porte seulement sur la formation du niveau supérieur d'électrodes de

stockage, qui est directement superposé sur le niveau inférieur d'électro-

des de stockage.

En se référant à la figure 12A conjointement à la figure 3B, on note que l'on forme successivement sur la tranche de la figure 3B une couche de silicium polycristallin 170 et une couche isolante 171, avec une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 171 est de préférence une couche de dioxyde de silicium. Après ceci, on

utilise un traitement classique de photoiithographie et d'attaque pour dé-

finir et enlever par attaque des parties sélectionnées de la couche iso-

lante 171, de façon à former des trous de contact 174a, 174b qui s'éten-

dent à partir de la surface supérieure de la couche isolante 171 jusqu'à

la surface supérieure de la couche de silicium polycristallin 170. On dé-

pose ensuite sur la tranche une couche de silicium polycristallin épaisse, jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On peut

faire diffuser dans la couche de silicium polycristallin épaisse des impu-

retés telles que des ions d'arsenic (As), de façon à augmenter sa con-

ductivité. Après ceci, on effectue sur la tranche un traitement classique de photolithographie et d'attaque de façon à transformer la couche de silicium polycristallin épaisse en deux couches de silicium polycristallin en pilier 172a, 172b. Ces piliers de silicium polycristallin 172a, 172b

s'étendent à partir de la surface supérieure de la couche de silicium po-

lycristallin 170, de façon pratiquement verticale, à travers les trous de contact 174a, 174b, vers le sommet de la tranche. Ceci permet aux piliers de silicium polycristallin 172a, 172b d'être connectés électriquement au

niveau inférieur d'électrodes de stockage.

En se référant à la figure 12B, on note que l'on utilise ici à nouveau des étapes de processus identiques à celles décrites en relation avec les figures 3A et 3B, pour former la structure de semiconducteurs qui est représentée sur la figure 12B, c'est-à-dire que l'on utilise tout d'abord le procédé CVD pour déposer des couches alternées comprenant

des couches isolantes 176, 180, 184 et des couches de silicium poly-

cristallin 178, 182, et on effectue ensuite sur la tranche le traitement de

polissage chimio-mécanique, jusqu'à ce que le sommet des piliers en sili-

cium polycristallin 172a, 172b soit mis à nu.

En se référant aux figures 12B et 12C, on note que l'on utilise des étapes de processus identiques à celles décrites en relation avec la

figure 3C, pour former la structure de semiconducteurs qui est représen-

tée sur la figure 12C. Premièrement, on dépose une couche de silicium polycristallin 188 jusqu'à une épaisseur qui est par exemple d'environ

100 nm. Après ceci, on utilise un traitement classique de photolithogra-

phie et d'attaque pour définir et enlever par attaque des parties sélec-

tionnées de la couche de silicium polycristallin 188, de la couche isolante 184, de la couche de silicium polycristallin 182, de la couche isolante , de la couche de silicium polycristallin 178, des couches isolantes

176 et 171, de la couche de silicium polycristallin 170, de la couche iso-

lante 48, de la couche de silicium polycristallin 46, de la couche isolante 44 et de la couche de silicium polycristallin 42. Il résulte de ce processus

que la couche de silicium polycristallin 188 est découpée en parties sé-

parées 188a et 188b, la couche de silicium polycristallin 182 est décou-

pée en parties séparées 182a et 182b, la couche de silicium polycristallin

178 est découpée en parties séparées 178a et 178b, la couche de sili-

cium polycristallin 170 est découpée en parties séparées 170a et 170b, la couche de silicium polycristallin 46 est découpée en parties séparées 46a et 46b, et la couche de silicium polycristallin 42 est découpée en parties

séparées 42a et 42b.

Ces parties 188a, 188b, 182a, 182b, 178a, 178b, 170a, 170b, 46a, 46b, 42a et 42b remplissent la fonction de couches conductrices en forme de branche pour les condensateurs de type en arbre des cellules

de DRAM dans la tranche.

Ensuite, on effectue sur la tranche une attaque par voie hu-

mide, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, de façon à enlever les couches isolantes à nu 184, , 176, 171, 48, 44 et 40. Ceci achève la formation des électrodes de stockage pour le condensateur de type en arbre de cellules de DRAM

dans la tranche.

Comme représenté sur la figure 12C, les électrodes de stock-

age qui sont ainsi formées sont constituées par deux niveaux d'électro-

des de stockage, le niveau inférieur comprenant les couches conductri-

ces en forme de tronc 26a, 26b, les couches conductrices en forme de branche supérieures 170a, 170b, les couches conductrices en forme de

branche suspendues, pratiquement en L, 42a, 46a et 42b, 46b, et le ni-

veau supérieur comprenant les couches conductrices en forme de tronc 172a, 172b, les couches conductrices en forme de branche supérieures

188a, 188b et les couches conductrices en forme de branche suspen-

dues, pratiquement en L, 178a, 182a, et 178b, 182b. Ce mode de réali-

sation a l'avantage d'augmenter notablement l'aire de stockage de charge

du condensateur de type en arbre.

Douzième mode de réalisation préféré Dans les modes de réalisation précédents, la partie inférieure

des piliers en silicium polycristallin est directement connectée électri-

quement aux régions de drain des transistors de transfert dans les cellu-

les de DRAM. L'invention n'est cependant pas limitée à une telle struc-

ture. Le douzième mode de réalisation consiste en un condensateur de type en arbre dont les piliers en silicium polycristallin sont connectés électriquement aux régions de drain des transistors par l'intermédiaire d'une couche conductrice, comme décrit ci-dessous en relation avec les

figures 13A et 13B.

Le condensateur de type en arbre du douzième mode de réali-

sation est basé sur la structure de tranche de la figure 2A. Les éléments des figures 13A et 13B qui sont identiques a ceux de la figure 2A sont

désignés par les mêmes références numériques.

En se référant à la figure 13A conjointement à la figure 2A, on note que l'on applique le procédé CVD pour déposer une couche isolante d'aplanissement 190, telle qu'une couche de verre borophosphosilicaté

(BPSG) sur la tranche de la figure 2A. On utilise ensuite le même proce-

dé pour former une couche de protection contre l'attaque 192, telle qu'une couche de nitrure de silicium. Après ceci, on utilise un traitement

classique de photolithographie et d'attaque pour enlever des parties sé-

lectionnées de la couche de protection contre l'attaque 192 et de la cou-

che isolante d'aplanissement 190, de façon à former des trous de contact d'électrode de stockage 194a, 194b qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 192 jusqu'à la surface des régions de drain 16a, 16b. On dépose ensuite sur la tranche

une couche de silicium polycristallin épaisse. On peut en outre faire dif-

fuser dans la couche de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic, de façon à augmenter sa conductivité. Après ceci, on utilise un traitement classique de photolithographie et d'attaque

pour enlever par attaque des parties sélectionnées de la couche de sili-

cium polycristallin épaisse, de façon à transformer les couches de sili-

cium polycristallin épaisses en couches de silicium polycristallin 196a, 196b, ayant pratiquement une forme en T, qui s'élèvent verticalement à partir de la surface des régions de drain 16a, 16b, à travers les trous de contact d'électrode de stockage 194a, 194b. Selon une variante, on peut

accomplir la formation des couches de silicium polycristallin conjointe-

ment à la formation des électrodes de stockage pour le condensateur de

stockage de charge de chaque cellule de DRAM.

En se référant ensuite à la figure 13B, on note qu'à l'étape sui-

vante on dépose sur la tranche une couche isolante 198, telle qu'une

couche de dioxyde de silicium. Après ceci, on utilise un traitement classi-

que de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche isolante 198, de façon à former des fenêtres 200a, 200b, à travers la couche isolante 198, et à mettre à nu la surface supérieure des couches de silicium polycristallin 196a,

196b, ayant pratiquement une forme en T. On dépose ensuite sur la tran-

che une couche de silicium polycristallin épaisse, ayant par exemple une

épaisseur d'environ 700 nm. On peut en outre faire diffuser dans la cou-

che de silicium polycristallin épaisse des impuretés telles que des ions d'arsenic (As), de façon à augmenter sa conductivité. Après ceci, on uti-

lise un traitement classique de photolithographie et d'attaque pour définir et enlever par attaque des parties sélectionnées de la couche de silicium

polycristallin épaisse, de façon à former des piliers de silicium polycris-

tallin 202a, 202b qui s'élèvent verticalement à partir de la surface supé-

rieure des couches de silicium polycristallin 196a, 196b, ayant pratique-

ment une forme en T, et qui traversent les fenêtres 200a, 200b jusqu'au dessus du sommet de la tranche. Ces piliers de silicium polycristallin 202a, 202b remplissent la fonction d'une partie supérieure de la couche conductrice en forme de tronc pour le condensateur de stockage de

charge de la cellule de DRAM.

Pour achever la fabrication de la puce de DRAM, on peut en outre traiter la tranche de la figure 13B avec des étapes telles que celles décrites ci-dessus en relation avec les premier à huitième et onzième

modes de réalisation.

Il apparaîtra aux spécialistes du domaine de la fabrication de semiconducteurs que les modes de réalisation décrits ci-dessus peuvent

être appliqués seuls ou en combinaison de façon à réaliser des électro-

des de stockage de diverses tailles et formes sur une seule puce de

DRAM. Toutes ces variantes entrent dans le cadre de l'invention.

Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient basés sur des zones de diffusion dans un substrat en silicium, d'autres variantes, comme par

exemple des régions de drain de type tranchée, sont possibles.

Les éléments dans les dessins annexés sont des représenta-

tions schématiques ayant un but illustratif et ne montrent pas l'échelle réelle. Les dimensions des éléments de l'invention qui sont représentés ne doivent en aucune manière être considérées comme des limitations du

cadre de l'invention.

Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention.

Claims (25)

REVENDICATIONS

1. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert formé sur le substrat, ce transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b); et (c) un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain, caractérisé en ce que le condensateur de type en arbre comprend: (i) au moins une couche conductrice en

forme de tronc (26a, 26b) ayant un sommet et ayant une extrémité infé-

rieure connectée électriquement à la région de source/drain précitée (16a, 16b), la ou les couches conductrices en forme de tronc s'étendant de façon pratiquement verticale à partir de l'extrémité inférieure; (ii) au moins une couche conductrice en forme de branche supérieure (34a, 34b)

connectée électriquement au sommet de la couche ou des couches con-

ductrices en forme de tronc, la ou les couches conductrices en forme de branche supérieures ayant une surface inférieure; et (iii) au moins une couche conductrice en forme de branche suspendue (30a, 30b) ayant une extrémité connectée à la surface inférieure de la couche ou des couches

conductrices en forme de branche supérieures, la ou les couches con-

ductrices en forme de tronc (26a, 26b), la ou les couches conductrices en

forme de branche supérieures (34a, 34b) et la ou les couches conductri-

ces en forme de branche suspendues (30a, 30b) formant en combinaison une électrode de stockage pour le condensateur de type en arbre; (iv) une couche diélectrique (36a, 36b) formée sur des surfaces à nu de la couche ou des couches conductrices en forme de tronc, de la couche ou

des couches conductrices en forme de branche supérieures, et de la cou-

che ou des couches conductrices en forme de branche suspendues; et (v)

une couche conductrice de recouvrement (38) recouvrant la couche di-

électrique (36a, 36b), cette couche conductrice de recouvrement remplis-

sant la fonction d'une électrode opposée du condensateur de type en ar-

bre.

2. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 1, caractérisé en ce que la couche ou les couches conductrices en forme de branche suspendues (30a, 30b) comportent un premier segment et un second segment, le premier segment étant pratiquement vertical et

connecté à la surface inférieure de la couche ou des couches conductri-

ces en forme de branche supérieures, et le second segment s'étendant

horizontalement à partir d'une extrémité du premier segment.

3. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 1, caractérisé en ce que la couche ou les couches conductrices en forme de tronc (26a, 26b) comprennent en outre à leur sommet un seg-

ment ayant pratiquement une forme en T (130a, 130b).

4. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert formé sur le substrat, ce transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b); et (c) un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain, caractérisé en ce que le condensateur de type en arbre comprend: (i) au moins une couche conductrice en

forme de tronc (26a, 26b) ayant un sommet et ayant une extrémité infé-

rieure connectée électriquement à la région de source/drain précitée (16a, 16b), la ou les couches conductrices en forme de tronc s'étendant de façon pratiquement verticale à partir de l'extrémité inférieure; (ii) au moins une couche conductrice en forme de branche supérieure (50a, 50b)

ayant une surface inférieure et étant connectée électriquement au som-

met de la couche ou des couches conductrices en forme de tronc (26a,

26b); et (iii) au moins une couche conductrice en forme de branche sus-

pendue (46a, 46b) ayant au moins un premier segment et un second

segment, le second segment étant connecté au premier segment, en fai-

sant un angle par rapport à celui-ci, le premier segment ayant une extré-

mité connectée à la surface inférieure de la couche conductrice en forme de branche supérieure (50a, 50b), la ou les couches conductrices en

forme de tronc, la ou les couches conductrices en forme de branche su-

périeures et la ou les couches conductrices en forme de branche suspen-

dues formant en combinaison une électrode de stockage pour le conden-

sateur de type en arbre; (iv) une couche diélectrique (52a, 52b) formée sur des surfaces à nu de la couche ou des couches conductrices en forme de tronc, de la couche ou des couches conductrices en forme de branche supérieures, et de la couche ou des couches conductrices en

forme de branche suspendues; et (v) une couche conductrice de recou-

vrement (54), recouvrant la couche diélectrique (52a, 52b), la couche

conductrice de recouvrement remplissant la fonction d'une électrode op-

posée du condensateur de type en arbre.

5. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 1 ou 4, caractérisé en ce que la couche conductrice en forme de branche suspendue, ou chacune d'elles, comprend: une première paire de couches conductrices en forme de branche suspendues (46a, 46b) ayant chacune une section transversale pratiquement en L, chacune des

couches de la première paire de couches conductrices en forme de bran-

che suspendues ayant pratiquement une forme en L, ayant une extrémité connectée à la surface inférieure de la couche conductrice en forme de

branche supérieure (34a, 34b; 50a, 50b).

6. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 5, caractérisé en ce que la couche conductrice en forme de branche suspendue, ou chacune d'elles, comprend en outre: une seconde paire

de couches conductrices en forme de branche suspendues ayant prati-

quement une forme en L (42a, 42b), disposées de façon pratiquement

parallèle à la première paire de couches conductrices en forme de bran-

che suspendues ayant pratiquement une forme en L, chacune des cou-

ches de la seconde paire de couches conductrices en forme de branche suspendues ayant pratiquement une forme en L, ayant une extrémité connectée à la surface inférieure de la couche conductrice en forme de

branche supérieure (34a, 34b; 50a, 50b).

7. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 6, caractérisé en ce que la seconde paire de couches conductrices en forme de branche suspendues ayant pratiquement une forme en L (42a, 42b) est disposée au-dessous de la première paire de couches conductrices en forme de branche suspendues ayant pratiquement une

forme en L (46a, 46b).

8. Dispositif de mémoire à semiconducteurs selon la revendica-

tion 5, caractérisé en ce que la première paire de couches conductrices en forme de branche suspendues ayant pratiquement une forme en L (46a, 46b) est disposée de façon pratiquement symétrique par rapport à

la couche conductrice en forme de tronc (26a, 26b).

9. Dispositif de mémoire à semiconducteurs selon la revendica-

tion I ou 4, caractérisé en ce que la couche conductrice en forme de

branche supérieure (34a,34b; 50a, 50b) a une partie pratiquement mé-

diane connectée au sommet de la couche conductrice en forme de tronc (26a, 26b), et elle est disposée de façon pratiquement perpendiculaire à

la couche conductrice en forme de tronc (26a, 26b).

10. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 9, dépendant de la revendication 4, caractérisé en ce que le premier segment de la couche conductrice en forme de branche suspendue est pratiquement vertical et il est connecté à la surface inférieure de la

couche conductrice en forme de branche supérieure (50a, 50b), et le se-

cond segment s'étend horizontalement à partir d'une extrémité du premier

segment.

11. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 10, caractérisé en ce que la couche conductrice en forme de bran-

che suspendue (110Oa, 110Ob) comporte en outre un troisième segment

connecté au second segment et un quatrième segment connecté au troi-

sième segment.

12. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 1 ou 4, caractérisé en ce que la couche conductrice en forme de branche suspendue (88a, 88b) a une surface en contact avec la couche

conductrice en forme de tronc (96a, 96b).

13. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 12, caractérisé en ce que la couche conductrice en forme de tronc (166a, 166b) comprend en outre un segment pratiquement horizontal à

son sommet.

14. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert formé sur le substrat, ce transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b); et (c) un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain, caractérisé en ce que le condensateur de type en arbre comprend: (i) au moins une couche conductrice en

forme de tronc (26a, 26b) ayant un sommet et ayant une extrémité infé-

rieure connectée électriquement à la région de source/drain précitée (16a, 16b), la ou les couches conductrices en forme de tronc (26a, 26b)

comprenant au moins une partie en forme de pilier qui s'étend pratique-

ment verticalement à partir de l'extrémité inférieure; (ii) au moins une

couche conductrice en forme de branche supérieure (50a, 50b) connec-

tee électriquement au sommet de la couche ou des couches conductrices en forme de tronc; et (iii) au moins une couche conductrice en forme de branche suspendue (46a, 46b; 42a, 42b), comprenant un ensemble de segments connectés en série, ayant une extrémité connectée à la surface inférieure de la couche conductrice en forme de branche supérieure, la

ou les couches conductrices en forme de tronc, la ou les couches con-

ductrices en forme de branche supérieures et la ou les couches conduc-

trices en forme de branche suspendues formant en combinaison une électrode de stockage pour le condensateur de type en arbre; (iv) une couche diélectrique (52a, 52b) formée sur des surfaces à nu de la couche ou des couches conductrices en forme de tronc, de la couche ou des couches conductrices en forme de branche supérieures, et de la couche ou des couches conductrices en forme de branche suspendues; et (v)

une couche conductrice de recouvrement (54) recouvrant la couche di-

électrique (52a, 52), la couche conductrice de recouvrement remplissant

la fonction d'une électrode opposée du condensateur de type en arbre.

15. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 14, caractérisé en ce que la couche conductrice en forme de bran-

che suspendue, ou chacune d'elles (110a, 110b) comprend quatre seg-

ments.

16. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 14, caractérisé en ce que la couche conductrice en forme de bran-

che suspendue comprend un ensemble de paires de couches conductri-

ces en forme de branche suspendues (46a, 46b; 42a, 42b), chaque paire étant disposée de façon pratiquement symétrique par rapport à la couche conductrice en forme de tronc (26a, 26b), et chaque couche conductrice

en forme de branche suspendue ayant une extrémité connectée à la sur-

face inférieure de la couche conductrice en forme de branche supérieure

(50a, 50b).

17. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert formé sur le substrat, ce transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b); et (c) un condensateur de type en arbre connecté électriquement à l'une des régions de source/drain, caractérisé en ce que le condensateur de type en arbre comprend: (i) au moins une couche conductrice en

forme de tronc (26a, 26b; 132a, 132b) ayant un sommet et ayant une ex-

trémité inférieure connectée électriquement à la région de source/drain précitée (16a, 16b), la couche ou les couches conductrices en forme de tronc comprenant au moins une partie en forme de pilier s'étendant de façon pratiquement verticale à partir de l'extrémité inférieure; (ii) au moins une couche conductrice en forme de branche suspendue (118a,

118b; 122a, 122b) ayant au moins un premier segment, un second seg-

ment et un troisième segment, le second segment étant connecté au premier segment et faisant un angle par rapport à celui-ci, le troisième

segment étant connecté au second segment et faisant un angle par rap-

port à celui-ci, et le premier segment ayant une extrémité connectée à une surface latérale de la couche ou de l'une des couches conductrices en forme de tronc (132a, 132b), et la ou les couches conductrices en forme de tronc et la ou les couches conductrices en forme de branche suspendues formant en combinaison une électrode de stockage pour le condensateur de type en arbre; (iii) une couche conductrice formée sur des surfaces à nu de la couche ou des couches conductrices en forme de tronc et de la couche ou des couches conductrices en forme de branche suspendues; et (v) une couche conductrice de recouvrement recouvrant

la couche diélectrique, cette couche conductrice de recouvrement rem-

plissant la fonction d'une électrode opposée du condensateur de type en arbre.

18. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 17, caractérisé en ce que la partie en forme de pilier (132a, 132b)

de la couche conductrice en forme de tronc a un intérieur évidé.

19. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 18, caractérisé en ce que la couche conductrice en forme de tronc (168a, 168b) a pratiquement une section transversale en U.

20. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 17, caractérisé en ce que la couche conductrice en forme de tronc

comprend un segment inférieur (26a, 26b) ayant un sommet et étant con-

necté électriquement à la région de source/drain précitée (16a, 16b); et

un segment supérieur (130a, 130b), ayant une section transversale prati-

quement en T et étant connecté au sommet du segment inférieur (26a,

26b).

21. Dispositif de mémoire a semiconducteurs selon la revendi-

cation 20, caractérisé en ce que la couche conductrice en forme de bran-

che suspendue (118a, 118b; 122a, 122b) est connectée au segment su-

périeur (130a, 130b) de la couche conductrice en forme de tronc.

22. Dispositif de mémoire à semiconducteurs selon la revendi- cation 17, caractérisé en ce que la couche conductrice en forme de tronc comprend: un segment inférieur ayant un sommet et étant connecté électriquement à la région de source/drain précitée (16a, 16b); et un segment supérieur qui a une section transversale pratiquement en T et qui a un intérieur évidé, ce segment supérieur étant connecté au sommet

du segment inférieur.

23. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 17, caractérisé en ce que la couche conductrice en forme de bran-

che suspendue est connectée au sommet de la couche conductrice en

forme de tronc.

24. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 17, caractérisé en ce que la couche conductrice en forme de tronc (166a, 166b) a pratiquement une section transversale en T.

25. Dispositif de mémoire à semiconducteurs selon la revendi-

cation 17, caractérisé en ce que le premier segment de la couche con-

ductrice en forme de branche suspendue (158a, 158b) est connecté à une surface de la couche conductrice en forme de tronc (166a, 166b) le

second segment s'étend verticalement et il est connecté au premier seg-

ment, et le troisième segment s'étend horizontalement et il est connecté

au second segment.