CN118076097A - 存储器组件及其形成方法 - Google Patents

Abstract

本发明提供一种存储器组件及其形成方法，所述存储器组件包括：衬底、多个位线结构、多个导体插塞以及多个导体垫。衬底具有多个有源区。多个位线结构平行配置于衬底上。多个导体插塞分别配置在多个位线结构旁，且与多个有源区电性连接。多个导体垫垂直配置在多个导体插塞与多个有源区之间。多个导体插塞中的一者的底部面积落在相应的导体垫的顶部面积的范围内。

Description

存储器组件及其形成方法

技术领域

本发明涉及一种存储器组件及其形成方法。

背景技术

随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。然而，在这趋势之下，动态随机存取存储器(dynamic random access memory，DRAM)的临界尺寸亦逐渐缩小，其导致DRAM的工艺将面临许多挑战。举例来说，电容器接触窗与有源区之间的接触电阻会随着临界尺寸缩小而增加，进而降低存储器组件的可靠度(reliability)。

发明内容

本发明提供一种存储器组件及其形成方法，其可降低电容器接触窗与有源区之间的接触电阻，进而提升存储器组件的可靠度与效能。

本发明提供一种存储器组件的形成方法，包括：在衬底上形成多个位线结构，其中多个位线结构沿着第一方向延伸；在多个位线结构之间分别形成多条导体线以接触衬底中的多个有源区；在多条导体在线形成牺牲层；图案化多个位线结构、牺牲层以及多条导体线以形成沿着第二方向延伸的多个开口，其中多个开口至少切断多条导体线，以形成多个导体垫；在多个开口中形成介电层；移除牺牲层，以暴露出多个导体垫；以及在多个导体垫上分别形成多个导体插塞。

本发明提供一种存储器组件包括：衬底、多个位线结构、多个导体插塞以及多个导体垫。衬底具有多个有源区。多个位线结构平行配置于衬底上。多个导体插塞分别配置在多个位线结构旁，且与多个有源区电性连接。多个导体垫垂直配置在多个导体插塞与多个有源区之间。多个导体插塞中的一者的底部面积落在相应的导体垫的顶部面积的范围内。

基于上述，本发明实施例提供一种存储器组件及其形成方法，其利用垂直配置在多个导体插塞与多个有源区之间的多个导体垫来降低电容器接触窗与有源区之间的接触电阻。如此一来，即使因工艺变异(process variation)产生对准失误，也能够避免电容器接触窗与有源区之间的短路，进而增加工艺裕度(process window)并提升存储器组件的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例的存储器组件的上视示意图；

图2A至图2H是依照本发明一实施例的一种存储器组件的制造流程的剖面示意图；

图3是本发明一实施例的一种存储器组件的上视示意图；

图4A至图4H分别是沿着图3的A-A线段的存储器组件的制造流程的剖面示意图；

图5A至图5H分别是沿着图3的B-B线段的存储器组件的制造流程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

图1是本发明一实施例的存储器组件的上视示意图。以下实施例的存储器组件是以动态随机存取存储器为例来说明，但本发明不以此为限。请参照图1，本实施例提供一种存储器组件10包括：衬底100、多个隔离结构101、多个有源区AA、多个位线结构102、多条埋入式字线202、多个电容器接触窗CC以及多个位线接触窗BC。

如图1所示，衬底100包括多个有源区AA。在一实施例中，有源区AA的形成方法可以是将隔离结构101形成在衬底100中，以将衬底100定义出多个有源区AA。也就是说，相邻两个有源区AA之间具有隔离结构101。

位线结构102位于衬底100上，且横越有源区AA。在一实施例中，位线结构102沿着方向D1(例如X方向)延伸，且沿着方向D2(例如Y方向)相互排列。埋入式字线202位于衬底100中。在一实施例中，埋入式字线202沿着方向D2延伸，且沿着方向D1相互排列。在本实施例中，方向D1实质上垂直于方向D2。

如图1所示，每一有源区AA具有长边L1与短边L2，且长边L1横跨相应的两条埋入式字线202与一个位线结构102。每一有源区AA与相应的位线结构102的重叠处具有位线接触窗BC。位线接触窗BC电性连接位线结构102与相应的有源区AA中位于两条埋入式字线202之间的掺杂区。

电容器接触窗CC分别配置在埋入式字线202与位线结构102所围绕的空间中。详细地说，电容器接触窗CC分别配置在有源区AA的长边L1的两端点上，其可电性连接有源区AA与后续形成的电容器(未示出)。

值得注意的是，随着存储器组件的临界尺寸缩小，电容器接触窗CC的尺寸也跟着缩小。在此情况下，电容器接触窗CC与有源区AA之间的接触电阻会随着临界尺寸缩小而增加，进而降低存储器组件的可靠度。因此，本发明实施例可利用垂直配置在导体插塞与有源区之间的导体垫来降低电容器接触窗与有源区之间的接触电阻，进而提升存储器组件的可靠度与效能。详细形成方法如以下段落与附图所示。

图2A至图2H是依照本发明一实施例的一种存储器组件的制造流程的剖面示意图。首先，请参照图2A，提供一初始结构，其包括衬底100、多个隔离结构101以及多个位线结构102。在一实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底。在本实施例中，衬底100为硅衬底。

如图2A所示，隔离结构101配置于衬底100中，以将衬底100分隔出多个有源区AA。在一实施例中，隔离结构101包括介电材料，所述介电材料可以是氧化硅、氮化硅或其组合。另外，隔离结构101可包括单层结构、双层结构或是多层结构。举例来说，隔离结构101可包括第一隔离层以及装衬该第一隔离层以分隔该第一隔离层与衬底100的第二隔离层。第一隔离层可以是氮化硅层，而第二隔离层可以是热氧化物层。在替代实施例中，隔离结构101可例如是浅沟槽隔离结构。

如图2A所示，位线结构102平行配置在衬底100上，且横越有源区AA。在一实施例中，位线结构102沿着方向D1延伸，且沿着方向D2相互排列。具体来说，每一个位线结构102沿着方向D3(例如Z方向)包括阻挡层104、位线106、顶盖层108以及掩膜层110。如图2A所示，该初始结构可还包括位线接触窗BC。位线接触窗BC配置在每一有源区AA与所相应的位线结构102的重叠处。因此，每一位线结构102可利用位线接触窗BC来电性连接相应的有源区AA。另外，值得注意的是，在定义位线接触窗BC时，多个开口105可形成在位线接触窗BC两侧，以暴露出位线接触窗BC的侧壁。

在一实施例中，阻挡层104的材料包括阻挡金属材料，其可例如是Ti、TiN、Ta、TaN或其组合。位线106的材料可以是金属材料，其可例如是W。另外，阻挡层104与位线106之间亦可具有薄的金属硅化物层，例如是钨化硅(WSix)。顶盖层108的材料可以是氮化硅。掩膜层110的材料可以是氧化硅、碳、氮氧化硅或其组合。在本实施例中，掩膜层110可以是多层结构的硬掩膜层，但本发明不以此为限。位线接触窗BC的材料可包括导体材料，例如是掺杂多晶硅或硅锗。

另外，该初始结构还包括氧化硅层212与氮化硅层214。详细地说，氧化硅层212配置在衬底100上并延伸覆盖隔离结构101的顶面。氮化硅层214配置在氧化硅层212上，且垂直配置在氧化硅层212与位线结构102之间。

接着，请参照图2B，在衬底100上形成衬层112。具体来说，衬层112共形地覆盖图2A所绘示的结构，以保护位线结构102，如图2B所示。在一实施例中，衬层112的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅或其组合。接着，在衬层112上形成填充材料层114。在一实施例中，填充材料层114的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中，衬层112与填充材料层114可包括具有不同刻蚀选择性的介电材料。举例来说，衬层112为氧化硅层，而填充材料层114则为氮化硅层。

请参照图2C，进行第一刻蚀工艺，移除覆盖在位线结构102上的部分填充材料层114，以暴露出下方的衬层112。在此情况下，剩余的填充材料层114填入开口105中，以形成填充层114a。在一实施例中，该第一刻蚀工艺包括各向异性刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。

请参照图2D，在位线结构102的侧壁上形成间隔物116，以使间隔物116上覆(overlay)填充层114a。在一实施例中，间隔物116的形成方法包括：形成间隔物材料层以共形覆盖图2C所绘示的结构；以及进行第二刻蚀工艺，移除位线结构102的顶面上与衬底100的顶面上的间隔物材料层，并进一步移除部分衬层112、部分填充层114a、部分氧化硅层212以及部分氮化硅层214，从而暴露出有源区AA的表面。在一实施例中，该第二刻蚀工艺包括各向异性刻蚀工艺，例如是RIE工艺。

请参照图2E，形成导体材料118，以填入位线结构102之间的沟槽103(如图2D所示)中，以接触有源区AA。在一实施例中，导体材料118包括多晶硅。导体材料118的形成方法可包括：沉积导体材料118以填入沟槽103中并延伸覆盖位线结构102的顶面；以及进行平坦化工艺(例如化学机械抛光(CMP)工艺)移除覆盖位线结构102的顶面上的多余导体材料118。

请参照图2E与图2F，进行回刻蚀工艺，移除部分导体材料118，以降低导体线118a的顶面118t至位线接触窗BC的顶面与底面之间。在此实施例中，导体线118a可沿着方向D1(例如X方向)延伸，且沿着方向D2(例如Y方向)相互排列。

请参照图2G，形成衬层120，以共形覆盖图2F所绘示的结构。在一实施例中，衬层120的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中，衬层120与间隔物116可包括不同介电材料。举例来说，衬层120为氮化硅层，而间隔物116为氧化硅层。

请参照图2H，在衬层120上形成牺牲层122，以填入位线结构102之间的沟槽103中。在一实施例中，牺牲层122的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中，牺牲层122与衬层120可包括不同介电材料。举例来说，牺牲层122为旋涂式玻璃(SOG)，而衬层120为氮化硅层。牺牲层122的形成方法可包括：沉积介电材料以填入沟槽103中并延伸覆盖位线结构102的顶面；以及进行平坦化工艺(例如CMP工艺)移除覆盖位线结构102的顶面上的多余介电材料。在此情况下，牺牲层122的顶面可与衬层120的最顶表面齐平。

图3是本发明一实施例的一种存储器组件的上视示意图。图4A至图4H分别绘示沿着图3的外露于掩膜层124的A-A线段的制造流程的剖面示意图；而图5A至图5H分别是沿着图3的上覆有掩膜层124的B-B线段的制造流程的剖面示意图。

请参照图3、图4A至图4B以及图5A至图5B，图案化位线结构102、牺牲层122以及导体线118a，以形成沿着方向D2排列的多个开口107。具体来说，在图2H的结构上形成掩膜层124。掩膜层124沿着方向D2延伸，且暴露出埋入式字线202上方的结构，如图3所示。在一实施例中，掩膜层124包括光阻层。

接着，如图4A与图5A所示，以掩膜层124为掩膜，移除外露于掩膜层124的牺牲层122，以暴露出导体线118a。另外，外露于掩膜层124的部分位线结构102、部分衬层112、部分间隔物116以及部分衬层120亦被移除。

然后，如图4B与图5B所示，以掩膜层124为掩膜，移除外露于掩膜层124的导体线118a，以暴露出衬底100，从而形成开口107。在此情况下，开口107切断牺牲层122及其下方的导体线118a，以形成多个导体垫128(如图5B所示)。从上视角度来看，导体垫128分别配置在位线结构102旁，以形成排列成多个行与多个列的导体数组。在本实施例中，此导体数组定义了后续形成的电容器接触窗CC的位置。

请参照图4C至图4D以及图5C至图5D，在移除掩膜层124之后，在开口107中分别形成多个介电层126。具体来说，形成介电材料126a以填满开口107并延伸覆盖位线结构102的顶面，如图4C与图5C所示。之后，对介电材料126a进行平坦化工艺(例如CMP工艺)，以暴露出位线结构102与牺牲层122，如图4D与图5D所示。在一实施例中，介电材料126a包括氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中，介电层126与牺牲层122可包括不同刻蚀选择性的介电材料。举例来说，介电层126为氮化硅层，而牺牲层122为氧化硅层。

请参照图4D至图4E以及图5D至图5E，进行湿式刻蚀工艺，以移除牺牲层122以暴露出导体垫128上方的衬层120。由于介电层126(或衬层120)与牺牲层122可包括不同刻蚀选择性的介电材料，因此，在该湿式刻蚀工艺可移除大部分的牺牲层122，而不会或是仅移除少量的介电层126(或衬层120)。

请参照图4E至图4F以及图5E至图5F，进行第三刻蚀工艺，移除覆盖在导体垫128上的部分衬层120，以形成暴露出导体垫128的多个开口109。在一实施例中，该第三刻蚀工艺包括各向异性刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。

请参照图4G至图4H以及图5G至图5H，在导体垫128上分别形成多个导电插塞130。具体来说，形成导体材料130a，以填入位线结构102之间的开口109中。在一实施例中，导体材料130a包括多晶硅，其形成方法可以是化学气相沉积法(CVD)。之后，进行回刻蚀工艺，移除部分导体材料130a，以使导电插塞130的顶面低于位线结构102的顶面。接着，在导电插塞130上形成金属层132。在一实施例中，金属层132的材料可例如是W，其形成方法可以是物理气相沉积法(PVD)。另外，导电插塞130与金属层132之间亦可具有薄的金属硅化物层，例如是钨化硅(WSix)。于此，如图4G所示，导体插塞130与金属层132的复合结构可视为电容器接触窗CC。电容器接触窗CC可配置在有源区AA的两端点上，以电性连接有源区AA与后续形成的电容器(未示出)。

值得注意的是，如图5H所示，在本实施例中，每一个导体垫128中的顶部面积128A大于相应的导体插塞130的底部面积130B。也就是说，每一个导体插塞130的底部面积130B落在相应的导体垫128的顶部面积128A的范围内。在此情况下，即使在形成导体插塞130时因工艺变异(process variation)产生对准失误，导体插塞130亦可与导体垫128直接接触，以避免电容器接触窗CC与有源区AA之间的短路，进而增加工艺裕度。另外，由于导体垫128比导体插塞130先形成，因此，导体垫128与有源区AA之间的接触面积不会受到后续工艺变异的影响。换言之，本实施例可最大化导体垫128与有源区AA之间的接触面积，以最小化着陆在导体垫128上的电容器接触窗CC的电阻值，进而提升存储器组件的可靠度与效能。

综上所述，本发明实施例提供一种存储器组件及其形成方法，其利用垂直配置在多个导体插塞与多个有源区之间的多个导体垫来降低电容器接触窗与有源区之间的接触电阻。如此一来，即使因工艺变异产生对准失误，也能够避免电容器接触窗与有源区之间的短路，进而增加工艺裕度并提升存储器组件的可靠度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种存储器组件的形成方法，其特征在于，包括：

在衬底上形成多个位线结构，其中所述多个位线结构沿着第一方向延伸；

在所述多个位线结构之间分别形成多条导体线以接触所述衬底中的多个有源区；

在所述多条导体在线形成牺牲层；

图案化所述多个位线结构、所述牺牲层以及所述多条导体线以形成沿着第二方向排列的多个开口，其中所述多个开口至少切断所述多条导体线，以形成多个导体垫；

在所述多个开口中形成介电层；

移除所述牺牲层，以暴露出所述多个导体垫；以及

在所述多个导体垫上分别形成多个导体插塞。

2.根据权利要求1所述的存储器组件的形成方法，其特征在于，所述第一方向实质上垂直于所述第二方向。

3.根据权利要求1所述的存储器组件的形成方法，其特征在于，还包括：

在形成所述牺牲层之前，形成衬层以共形覆盖所述多条导体线与所述多个位线结构。

4.根据权利要求3所述的存储器组件的形成方法，其特征在于，还包括：

在移除所述牺牲层之后，移除部分所述衬层，以暴露出下方的所述多个导体垫。

5.根据权利要求1所述的存储器组件的形成方法，其特征在于，所述多个导体垫分别配置在所述多个位线结构旁，以形成导体数组。

6.根据权利要求1所述的存储器组件的形成方法，其特征在于，每一个导体垫中的顶部面积大于相应的导体插塞的底部面积。

7.一种存储器组件，其特征在于，包括：

衬底，具有多个有源区；

多个位线结构，平行配置于所述衬底上；

多个导体插塞，分别配置在所述多个位线结构旁，且与所述多个有源区电性连接；以及

多个导体垫，垂直配置在所述多个导体插塞与所述多个有源区之间，其中所述多个导体插塞中的一者的底部面积落在相应的导体垫的顶部面积的范围内。

8.根据权利要求7所述的存储器组件，其特征在于，还包括：衬层配置在所述多个导体插塞与所述多个位线结构之间并接触所述多个导体垫的部分顶面。

9.根据权利要求7所述的存储器组件，其特征在于，所述多个导体垫内埋在所述衬底中，且所述多个导体垫的顶面与所述多个有源区的顶面齐平。

10.根据权利要求7所述的存储器组件，其特征在于，所述多个导体垫直接接触所述多个有源区。