KR20000039154A - 반도체 메모리 제조방법 - Google Patents

반도체 메모리 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 커패시터를 셀 트랜지스터의 상부측에 형성하여 주변회로영역과 단차가 심하게 발생하여 이후의 공정에서 사진식각공정을 사용하는 경우, 그 공정마진이 확보되지 않아 공정이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 트랜치구조를 형성하고, 그 트랜치구조 내에 위치하는 커패시터를 제조하는 커패시터 형성단계와; 상기 커패시터가 트랜치구조 내에 형성된 기판의 상부에 단결정 실리콘층을 성장시키고, 그 단결정 실리콘층의 상부에 셀 트랜지스터를 형성함과 아울러 상기 커패시터의 하부전극과 상기 셀 트랜지스터의 드레인을 연결하는 셀 트랜지스터 형성단계를 포함하여 커패시터를 기판의 하부에 형성하고, 그 기판에 단결정 실리콘층을 성장시킨 다음, 그 단결정 실리콘층에 셀트랜지스터를 제조함과 아울러 상기 커패시터를 셀 트랜지스터의 드레인에 연결시켜, 반도체 메모리셀의 메모리셀영역과 메모리셀을 구동하는 주변회로간의 단차를 줄여 이후의 사진식각공정에서 공정마진을 확보하여 반도체 메모리 제조공정을 용이하게 하는 효과가 있다.

Description

반도체 메모리 제조방법
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 기판의 하부에 커패시터를 형성하여 메모리셀영역과 주변회로 영역의 단차를 제거하여 이후의 사진식각공정을 용이하게 실시하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로 반도체 메모리 제조방법은 기판에 소스를 공유하는 두 모스 트랜지스터인 셀 트랜지스터를 제조하고, 그 두 모스 트랜지스터의 공통 소스에 접속되는 비트라인과, 각 드레인에 접속되는 커패시터를 형성하였으며, 이와 같이 메모리셀영역에는 커패시터 및 비트라인이 형성되고, 메모리셀을 구동하는 주변회로영역에는 상기와 같은 비트라인 및 커패시터 구조가 없기 때문에 주변회로영역과 메모리셀영역에는 단차가 발생하였으며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 메모리 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 기판(1)에 공통 소스를 갖는 두 모스 트랜지스터를 제조하는 단계(도1a)와; 상기 모스 트랜지스터가 제조된 기판(1)과 필드산화막(2)의 상부전면에 다결정실리콘을 증착하고, 평탄화 및 사진식각공정을 통해 패터닝하여 상기 두 모스 트랜지스터의 공통 소스에 접속되는 플러그(3)와 두 모스 트랜지스터 각각의 드레인에 접속되는 플러그(4)를 형성하는 단계(도1b)와; 상기 플러그(3,4)가 형성된 모스 트랜지스터의 상부에 제 1절연층(5)을 형성하고, 콘택홀을 형성하여 상기 공통 소스에 연결되는 플러그(3)의 상부를 노출시킨 후, 그 콘택홀 및 제 1절연층(5)의 상부에 금속을 증착하고, 패터닝하여 비트라인(6)을 형성하는 단계(도1c)와; 상기 비트라인(6) 및 제 1절연층(5)의 상부전면에 제 2절연층(7)을 증착하고, 사진식각공정을 통해 상기 제 1 및 제 2절연층(5),(7)의 일부에 콘택홀을 형성하여 상기 모스 트랜지스터 각각의 드레인에 연결되는 플러그(4)를 노출시킨 후, 그 노출된 플러그(4)에 접속되며, 상기 제 2절연층(7)의 상부에 위치하는 커패시터(8)를 형성하는 단계(도1d)를 포함하여 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)에 트랜치를 형성하고, 그 트랜치의 내부에 산화막 등의 절연막을 증착하여 필드산화막(2)을 형성함으로써, 소자형성영역을 정의한다.
그 다음, 상기 기판(1)과 필드산화막(2)의 상부전면에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막, 다결정실리콘, 게이트산화막을 패터닝하여 상기 기판(1)과 인접한 필드산화막(2)의 상부에 게이트(G3,G4)를 형성함과 아울러, 상기 기판(1) 상에 상호 소정거리 이격되는 게이트(G1,G2)를 형성한다.
그 다음, 상기 게이트(G1,G2)의 측면 기판하부에 저농도 소스 및 드레인을 형성하고, 상기 게이트(G1~G4) 측면에 측벽을 형성한 후, 그 측벽의 측면기판 하부에 고농도 소스 및 드레인을 형성하여 공통 소스를 갖는 두 모스 트랜지스터를 제조하며, 상기 필드산화막(2)의 상부에 게이트(G3,G4)를 형성하여 이후의 플러그 형성 및 커패시터 형성과정을 용이하게 실시할 수 있도록 한다.
그 다음, 도1b에 도시한 바와 같이 상기 공통 소스를 갖는 모스 트랜지스터가 제조된 기판(1)과 게이트(G3,G4)가 그 일부에 형성된 필드산화막(2)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 평탄화하여 상기 게이트(G1~G4)를 노출시키며, 사진식각공정을 통해 상기 필드산화막(2)의 상부에 잔존하는 다결정실리콘을 선택적으로 제거함으로써, 상기 게이트(G1~G4)의 사이에 위치하며, 공통 소스에 접속되는 플러그(3)와 각각 드레인에 접속되는 플러그(4)를 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 모스 트랜지스터 및 플러그(3,4)가 형성된 기판(1) 및 필드산화막(2)의 상부전면에 상부면이 평탄한 제 1절연층(5)을 증착하고, 사진식각공정을 통해 상기 제 1절연층(5)에 콘택홀을 형성하여 상기 모스 트랜지스터의 공통 소스에 접속되는 플러그(3)의 상부면을 노출시킨다.
그 다음, 상기 노출된 플러그(3)와 제 1절연층(5)의 상부에 금속을 증착하고, 사진식각공정을 통해 상기 금속을 패터닝하여 비트라인(6)을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 비트라인(6)과 제 1절연층(5)의 상부전면에 제 2절연층(7)을 증착하고, 사진식각공정을 통해 제 1절연층(5)과 제 2절연층(7)의 일부를 식각하여 상기 모스 트랜지스터의 드레인에 접속되는 플러그(4)를 노출시키는 콘택홀을 형성한다.
그 다음, 상기 콘택홀에 플러그를 형성하고, 다결정실리콘의 증착 및 패턴 형성, 유전막의 증착, 다결정실리콘 증착의 공정을 통해 커패시터를 형성하게 된다.
상기한 바와 같이 종래 반도체 메모리 제조방법은 커패시터를 셀 트랜지스터의 상부측에 형성하여 주변회로영역과 단차가 심하게 발생하여 이후의 공정에서 사진식각공정을 사용하는 경우, 그 공정마진이 확보되지 않아 공정이 용이하지 않은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 커패시터를 기판의 상부에 형성하지 않음으로써 단차발생을 줄일 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 메모리 제조공정 수순단면도.
도2a 내지 도2g는 본 발명 반도체 메모리 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:기판 22:비정질 실리콘
23:유전막 24:반구형 그레인
25:다결정실리콘 26:실리콘층
27,31:절연층 28:소스
29:드레인 30:플러그
32:비트라인 33:드레인 전극
상기와 같은 목적은 기판에 트랜치구조를 형성하고, 그 트랜치구조 내에 위치하는 커패시터를 제조하는 커패시터 형성단계와; 상기 커패시터가 트랜치구조 내에 형성된 기판의 상부에 단결정 실리콘층을 성장시키고, 그 단결정 실리콘층의 상부에 셀 트랜지스터를 형성함과 아울러 상기 커패시터의 하부전극과 상기 셀 트랜지스터의 드레인을 연결하는 셀 트랜지스터 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2g는 본 발명 반도체 메모리 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(21)에 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 전면에 비정징실리콘(22)과 유전막(23)을 순차적으로 증착한 후, 그 유전막(23)의 상부전면에 반구형 그레인(24)을 형성한 다음, 상기 트랜치구조가 채워질 정도로 두껍게 다결정실리콘(25)을 증착하는 단계(도2a)와; 상기 증착된 다결정실리콘(25)을 평탄화하여 상기 트랜치구조가 형성되지 않은 기판(21)의 상부를 노출시켜, 상기 트랜치구조 내에 커패시터를 형성하는 단계(도2b)와; 상기 트랜치구조내에 형성된 커패시터를 포함하는 기판(21)상에 실리콘을 성장시켜 실리콘층(26)을 형성하는 단계(도2c)와; 상기 성장된 실리콘층(26)의 일부에 산소이온을 주입하여 상기 트랜치구조의 중앙으로 부터 바깥쪽의 기판(21) 상에 위치하는 실리콘층(26)을 절연층(27)으로 변환하는 단계(도2d)와; 상기 절연층(27)과 실리콘층(26)의 상부에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착하고, 패터닝하여 상기 실리콘층(26)에 인접한 절연층(27)의 상부에 게이트(G3,G4)를 형성하고, 상기 실리콘층(26)의 상부에 상호 소정거리 이격되는 게이트(G1,G2)를 형성한 후, 각 게이트(G1~G4)의 측면에 측벽을 형성하는 단계(도2e)와; 상기 게이트(G1~G4)의 측면 실리콘층(26)에 불순물 이온을 이온주입하여 상기 게이트(G1,G2)의 사이 실리콘층(26)의 하부에 공통 소스(28)를 형성함과 아울러 상기 게이트(G3,G1)의 사이 실리콘층(26)과 게이트(G2,G4)의 사이 실리콘층(26)에 상기 다결정실리콘(25)에 접속되는 드레인(29)을 형성하는 단계(도2f)와; 상기 게이트(G1~G4), 절연층(27), 소스(28), 드레인(29)의 상부전면에 다결정실리콘(30)을 증착하고, 평탄화 및 식각공정을 통해 상기 드레인(29)과 소스(28)에 접속되는 플러그(31)를 형성하고, 상기 플러그(31)가 그 사이에 형성된 게이트(G1~G4) 및 절연층(27)의 상부전면에 절연층(32)을 증착하고, 콘택홀을 형성하여 상기 소스(28) 및 드레인(29)에 연결되는 플러그(31)를 노출시킨 후, 금속을 증착하고, 패터닝하여 상기 소스(28)에 접속되는 비트라인(33) 및 상기 드레인에 접속되는 드레인전극(34)을 형성하는 단계(도2g)로 이루어진다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(21)의 상부에 포토레지스트(도면미도시)를 도포하고, 노광 및 현상하여 상기 기판(21)의 일부영역을 노출시키는 패턴을 형성하고, 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 건식식각공정으로 상기 노출된 기판(21)을 소정 깊이로 식각하여 트랜치구조를 형성한다.
그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 트랜치구조가 형성된 기판(21)의 전면에 비정질 실리콘(22)을 증착하고, 그 비정질 실리콘(22)의 상부에 유전막(23)을 형성한다. 그 다음, 다결정실리콘인 반구형 그레인(24)을 상기 유전막(23)의 상부에 형성한다. 이와 같이 비정질실리콘(22), 유전막(23), 반구형 그레인(24) 적층구조는 상기 기판(21)에 형성한 트랜치구조가 채워지지 않도록 얇게 적층한다.
그 다음, 상기 트랜치구조 내부와 상기 기판(21)의 상부측에 위치하는 반구형 그레인(24)의 상부전면에 다결정실리콘(25)을 상기 트랜치구조가 모두 채워지도록 두껍게 증착한다.
이와 같이 상기 비정질실리콘(22), 유전막(23), 반구형 그레인(24) 및 다결정실리콘(25) 적측구조는 하나의 커패시터이며, 상기 반구형 그레인(24)은 커패시터의 표면적을 증가시켜 커패시터의 정전용량을 향상시키기 위한 것이다.
그 다음, 도2b에 도시한 바와 같이 상기 증착된 다결정실리콘(25)의 상부면으로 부터 평탄화를 시작하여 상기 트랜치구조가 형성되지 않은 기판(21)의 상부영역에 위치하는 반구형 그레인(24), 유전막(23), 비정질 실리콘(22)을 식각하여 상기 트랜치구조가 형성되지 않은 기판(21)영역을 노출시켜, 상기 트랜치구조 내에 위치하는 커패시터를 제조한다.
그 다음, 도2c에 도시한 바와 같이 상기 노출된 기판(21)을 시드(SEED)층으로 하는 단결정성장법으로 상기 기판(21)의 상부에 실리콘층(26)을 성장시킨다.
그 다음, 도2d에 도시한 바와 같이 포토레지스트(도면미도시)를 상기 실리콘층(26)의 상부에 도포하고, 노광 및 현상하여 상기 트랜치구조의 중앙으로 부터 두 트랜치구조의 사이영역의 상부에 위치하는 포토레지스트 패턴을 형성한다.
그 다음, 포토레지스트 패턴을 이온주입마스크로 사용하는 이온주입공정으로 상기 실리콘층(26)에 산소이온을 주입하여 상기 노출된 실리콘층(26)을 산화막인 절연층(27)으로 변환한다. 이와 같은 변환과정은 소자형성영역의 정의와 그 소자형성영역에 형성되는 소자와 다른 소자형성영역에 형성되는 소자와의 전기적 분리를 목적으로 한다.
그 다음, 도2e에 도시한 바와 같이 상기 포토레지스트 패턴을 제거하고, 상기 절연층(27)과 실리콘층(26)의 상부전면에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착하고, 패터닝하여 게이트(G1~G4)를 형성한다. 이때 게이트(G3,G4)는 실리콘층(26)과 인접한 절연층(27)의 상부에 형성되며, 게이트(G1,G2)는 상기 실리콘층(26)의 상부에서 소정거리 이격되도록 형성하여 워드라인 역할을 하도록 한다.
그 다음, 상게 게이트(G1~G4)가 형성된 실리콘층(26)과 절연층(27)의 상부전면에 질화막을 증착하고, 건식식각하여 상기 게이트(G1~G4)의 측면에 측벽을 형성한다.
그 다음, 도2f에 도시한 바와 같이 상기 게이트(G1~G4)와 측벽을 이온주입마스크로 하는 이온주입공정으로, 상기 게이트(G1),(G2)의 사이 실리콘층(26)의 하부에 공통 소스(28)를 형성하며, 상기 게이트(G3,G1)의 사이 실리콘층(26)의 하부와 상기 게이트(G2,G4)의 사이 실리콘층(26)의 하부에 상기 트랜치구조 내에 위치하는 다결정실리콘(25)에 연결되는 드레인(29)을 형성한다.
이와 같은 방법으로, 셀 트랜지스터의 드레인(29)에 상기 커패시터의 하부전극인 다결정실리콘(25)이 연결되며, 이로써 메모리셀의 구조를 갖추게 된다.
그 다음, 도2g에 도시한 바와 같이 상기 게이트(G1~G4)가 형성된 실리콘층(26)과 절연층(27)의 상부전면에 다결정실리콘을 증착하고, 평탄화 한후, 상기 절연층(27)의 상부에 증착된 다결정실리콘을 선택적으로 식각하여 상기 게이트(G1~G4)의 사이에서 상기 공통 소스(28)와 드레인(29)과 연결되는 플러그(30)를 형성한다.
그 다음, 상기 플러그(30)와 게이트(G1~G4) 및 절연층(27)의 상부전면에 절연층(31)을 증착하고, 사진식각공정을 통해 상기 절연층(31)에 콘택홀을 형성하여 상기 플러그(30)의 상부전면을 노출시킨다.
그 다음, 상기 노출된 플러그(30)의 상부 및 절연층(31)의 상부전면에 금속을 증착하고 패터닝하여 상기 소스(28)에 플러그(30)를 통해 연결되는 비트라인(32)을 형성하고, 상기 드레인(29)에 플러그(30)를 통해 연결되는 드레인 전극(33)을 형성한다.
상기한 바와 같이 본 발명 반도체 메모리 제조방법은 커패시터를 기판의 하부에 형성하고, 그 기판에 단결정 실리콘층을 성장시킨 다음, 그 단결정 실리콘층에 셀트랜지스터를 제조함과 아울러 상기 커패시터를 셀 트랜지스터의 드레인에 연결시켜, 반도체 메모리셀의 메모리셀영역과 메모리셀을 구동하는 주변회로간의 단차를 줄여 이후의 사진식각공정에서 공정마진을 확보하여 반도체 메모리 제조공정을 용이하게 하는 효과가 있다.

Claims (4)

  1. 기판에 트랜치구조를 형성하고, 그 트랜치구조 내에 위치하는 커패시터를 제조하는 커패시터 형성단계와; 상기 커패시터가 트랜치구조 내에 형성된 기판의 상부에 단결정 실리콘층을 성장시키고, 그 단결정 실리콘층의 상부에 셀 트랜지스터를 형성함과 아울러 상기 커패시터의 하부전극과 상기 셀 트랜지스터의 드레인을 연결하는 셀 트랜지스터 형성단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
  2. 제 1항에 있어서, 상기 커패시터 형성단계는 기판에 트랜치구조를 형성하는 트랜치구조 형성단계와; 상기 트랜치구조가 형성된 기판의 상부전면에 비정질실리콘, 유전막, 다결정실리콘을 순차적으로 증착하는 커패시터 구성요소 증착단계와; 상기 다결정실리콘의 상부로 부터 평탄화공정을 실시하여 상기 트랜치구조가 형성되지 않은 기판의 상부면을 노출시키는 평탄화공정으로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  3. 제 2항에 있어서, 상기 커패시터 구성요소 증착단계는 비정질실리콘, 유전막, 반구형 그레인 및 다결정실리콘을 순차적으로 증착하는 것을 특징으로 하는 반도체 메모리 제조방법.
  4. 제 1항에 있어서, 상기 셀 트랜지스터 형성단계는 상기 트랜치구조에 커패시터가 형성된 기판의 상부에 단결정 실리콘층을 성장시키는 기판성장단계와; 상기 트랜치구조의 중앙으로 부터 바깥쪽에 위치하는 단결정 실리콘층에 산소를 이온주입하여 절연층을 형성하는 소자형성영역 정의단계와; 상기 단결정 실리콘층 및 절연층의 상부에 게이트를 형성하는 게이트 형성단계와; 상기 게이트 사이의 단결정 실리콘층에 불순물 이온을 이온주입하여 셀 트랜지스터의 공통 소스를 형성함과 아울러 상기 기판에 형성한 커패시터의 하부전극인 다결정실리콘에 접하는 셀 트랜지스터의 드레인을 형성하는 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
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