KR101101531B1 - 멀티포트의 반도체 기억 장치 - Google Patents

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Abstract

동일 행 액세스의 경우에는, 워드선(WLA 및 WLB)의 전압 레벨은, 전원 전압(VDD-Vtp)으로 설정된다. 한편, 별도 행 액세스의 경우에는, 워드선(WLA 혹은 WLB)의 전압 레벨은, 전원 전압(VDD)으로 설정된다. 이에 의해, 양방의 포트(PA, PB)가 동시에 동일 행을 액세스한 경우에는 워드선(WLA, WLB)의 전압 레벨을 전원 전압(VDD-Vtp)으로 함으로써, 메모리 셀의 구동 전류량을 억제하여 트랜지스터의 전류비가 작아지는 것을 방지할 수 있다. 결과적으로, SNM의 악화를 방지할 수 있다.
메모리 셀, 액세스, SNM, 전압 레벨, 멀티포트, 반도체 기억 장치, 워드선

Description

멀티포트의 반도체 기억 장치{MULTIPORT SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 개략 블록도.
도 2는 본 발명의 실시예 1에 따른 메모리 셀의 구성을 설명하는 도면.
도 3은 본 발명의 실시예 1에 따른 워드 드라이버의 회로 구성도.
도 4는 동일 행 액세스의 경우와 별도 행 액세스의 경우에서의 워드선의 전압 레벨을 설명하는 도면.
도 5는 본 발명의 실시예 1에 따른 메모리 셀에서의 스태틱 노이즈 마진을 설명하는 도면.
도 6은 포트가 동시에 동일 행을 액세스한 경우에서의 SNM의 악화를 설명하는 도면.
도 7은 본 발명의 실시예 2에 따른 반도체 기억 장치의 개략 블록도.
도 8은 본 발명의 실시예 2에 따른 메모리 셀의 회로 구성도.
도 9는 본 발명의 실시예 2에 따른 워드 드라이버의 회로 구성도.
도 10은 본 발명의 실시예 2에 따른 동일 행 액세스 및 별도 행 액세스에서의 전원선과 워드선의 관계를 설명하는 도면.
도 11은 본 발명의 실시예 2에 따른 스태틱 노이즈 마진을 설명하는 도면.
도 12는 본 발명의 실시예 3에 따른 반도체 기억 장치의 개략 블록도.
도 13은 본 발명의 실시예 3에 따른 워드 드라이버의 회로 구성도.
도 14는 본 발명의 실시예 3에 따른 행 어드레스 비교 회로의 회로 구성도.
도 15는 본 발명의 실시예 3에 따른 이퀄라이즈 회로의 회로 구성도.
도 16(a) 내지 도 16(c)는 본 발명의 실시예 3에 따른 별도 행 액세스시에서의 워드선과 비트선쌍의 동작 파형도.
도 17(a) 내지 도 17(c)는 본 발명의 실시예 3에 따른 동일 행 액세스시에서의 워드선과 비트선쌍의 동작 파형도.
도 18은 본 발명의 실시예 4에 따른 반도체 기억 장치의 개략 블록도.
도 19는 본 발명의 실시예 4에 따른 셀렉터 회로의 회로 구성도.
도 20은 클럭 신호에 동기하여 동일 행 액세스 및 별도 행 액세스를 실행하는 경우의 타이밍차트도.
도 21은 클럭 신호에 동기하여 동일 행 액세스 및 별도 행 액세스를 실행하는 경우의 별도의 타이밍차트도.
<도면의 주요 부분에 대한 부호의 설명>
5a: 컨트롤 회로
5b: 컨트롤 회로
10a: 행 디코더
10b: 행 디코더
15a: 센스 앰프/라이트 드라이버
15b: 센스 앰프/라이트 드라이버
WDan-1:워드 드라이버
WDa0: 워드 드라이버
[특허 문헌 1] 일본 특허 공개 평7-141859호 공보
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 멀티포트를 갖는 SRAM(Static Random Access Memory)에 관한 것이다.
최근, 휴대 단말 기기의 보급에 수반하여, 음성 및 화상과 같은 대량의 데이터를 고속으로 처리하는 디지털 신호 처리의 중요성이 높아지고 있다. 이러한 휴대 단말 기기에 탑재하는 반도체 기억 장치로서 고속의 액세스 처리가 가능한 SRAM이 중요한 위치를 차지하고 있다.
한편, 각각의 포트를 이용하여 독립적으로 데이터 기입 및 판독이 가능한 멀티포트의 반도체 기억 장치가 주목받고 있고, 멀티포트를 갖는 SRAM의 수요가 높아지고 있다.
멀티포트의 일종인 듀얼포트의 경우, 2개의 포트로부터 동시에 데이터 기입 및 판독을 실행하는 것이 가능하다.
그러나, 이러한 듀얼포트를 갖는 SRAM의 경우, 예를 들면 동시에 동일 행에 대하여 데이터 기입을 실행할 가능성이 있다. 특히 이 경우에는, 메모리 셀에 고 부하가 인가될 가능성이 있어, 예외적으로 그와 같은 커맨드의 입력이 일반적으로 금지되어 있다.
이 점에 관하여, 특허 문헌 1에서는, 동일 행에의 동시 액세스를 간단하게 검지하는 방식에 대한 개시가 이루어져 있다.
그러나, 동일 행에의 동시 액세스가 있었던 경우, 동시에 동일 행에 대하여 데이터 기입을 하는 경우는 금지되지만, 동시에 데이터 판독을 실행하는 경우에는 아무런 장해도 없이 데이터 판독을 실행하는 것이 가능하다.
한편, 일반적으로, SRAM 메모리 셀을 설계할 때, 데이터 판독 파괴를 방지하기 위한 마진 지표로서 스태틱 노이즈 마진(이하, SNM이라고도 함)이 알려져 있다.
전술한 듀얼포트를 갖는 SRAM 메모리 셀의 경우, 동일 행에 대하여 2개의 워드선이 설치되어 있고, 2개의 워드선이 동시에 상승한 경우와 한쪽 워드선만 상승한 경우의 양방의 경우가 존재하기 때문에, 그 양방을 고려하고 SNM을 고려해서 SRAM 메모리 셀의 마진 설계를 할 필요가 있었다.
이 점에서, 한쪽 워드선만 상승한 경우보다 2개의 워드선이 동시에 상승한 경우에는, SNM이 작아진다고 하는 경향이 있었다.
따라서, 듀얼포트를 갖는 SRAM 메모리 셀의 경우, SNM을 개선하는 방책으로서 동일 행의 워드선과 전기적으로 결합되는 액세스 트랜지스터에 비하여 인버터를 구성하는 N채널 MOS 트랜지스터의 드라이버 트랜지스터의 사이즈를 크게 함으로써 SNM을 확보하는 설계로 하였다.
그렇기 때문에, 싱글 포트의 SRAM 메모리 셀에 비하여, 듀얼포트의 SRAM 메 모리 셀은, 트랜지스터가 2개 증가할 뿐만 아니라, 또한 드라이버 트랜지스터의 사이즈도 크게 할 필요가 있어, 전체적으로 셀 면적이 증대한다고 하는 문제가 있었다.
또한, 드라이버 트랜지스터의 사이즈를 크게 함으로써, 스탠바이시의 누설 전류도 증가한다고 하는 문제도 발생하였다.
본 발명은, 상기와 같은 문제를 해결하기 위해 이루어진 것으로서, 스태틱 노이즈 마진(SNM)을 충분히 확보함과 아울러 메모리 셀 사이즈도 축소하는 것이 가능한 멀티포트의 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 어레이와, 상호 독립의 입출력 신호의 수수를 실행하는 제1 및 제2 포트와, 제1 및 제2 포트에 각각 입력된 어드레스에 따라서 메모리 어레이에 대하여 동시에 액세스 가능한 선택 회로를 구비한다. 메모리 어레이는, 메모리 셀 행에 각각 대응하여 설치되는 복수의 제1 및 제2 워드선과, 메모리 셀 열에 각각 대응하여 설치되는 복수의 제1 및 제2 비트선을 포함한다. 각 메모리 셀은, 기억하는 데이터에 부합하여, 제1 및 제2 기억 노드를 제1 및 제2 전위 레벨의 한쪽 및 다른 쪽으로 각각 설정하기 위한 플립플롭 회로와, 대응하는 제1 워드선과 게이트가 전기적으로 결합되고, 대응하는 제1 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제1 게이트 트랜지스터와, 대응하는 제2 워드선과 게이트가 전기적 으로 결합되고, 대응하는 제2 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제2 게이트 트랜지스터를 포함한다. 선택 회로는, 제1 및 제2 포트에 각각 대응하여 설치되고, 입력된 어드레스에 따라서 행 선택 지시를 각각 출력하는 제1 및 제2 행 디코더와, 메모리 셀 행에 각각 대응하여 설치되고, 각각이 제1 및 제2 행 디코더로부터의 행 선택 결과에 부합하여 대응하는 제1 및 제2 워드선을 구동하기 위한 복수의 워드 드라이버를 포함한다. 각 워드 드라이버는, 제1 및 제2 행 디코더의 한쪽으로부터 행 선택 지시의 입력을 받은 경우에는, 한쪽에 대응하는 워드선의 전압 레벨을 제1 전압 레벨로 설정하고, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 제1 및 제2 워드선의 전압 레벨을 제1 전압 레벨보다 낮은 제2 전압 레벨로 각각 설정한다.
본 발명에 따른 반도체 기억 장치는, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 제1 및 제2 워드선의 전압 레벨을 제1 전압 레벨보다 낮은 제2 전압 레벨로 각각 설정한다. 이에 의해, 2개의 액세스 트랜지스터가 온한 경우에도 구동 전류량을 억제하여, 구동 전류비가 작아지는 것을 방지할 수 있기 때문에 SNM의 악화를 억제할 수 있다.
본 발명의 다른 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 어레이와, 상호 독립의 입출력 신호의 수수를 실행하는 제1 및 제2 포트와, 제1 및 제2 포트에 각각 입력된 어드레스에 따라서 메모리 어레이에 대하여 동시에 액세스 가능한 선택 회로를 구비한다. 메모리 어레이는, 메모리 셀 행에 각각 대응하여 설치되는 복수의 제1 및 제2 워드선과, 메모리 셀 열에 각각 대응하여 설치되는 복수의 제1 및 제2 비트선을 포함한다. 각 메모리 셀은, 기억하는 데이터에 부합하여, 제1 및 제2 기억 노드를 제1 및 제2 전위 레벨의 한쪽 및 다른 쪽으로 각각 설정하기 위한 플립플롭 회로와, 대응하는 제1 워드선과 게이트가 전기적으로 결합되고, 대응하는 제1 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제1 게이트 트랜지스터와, 대응하는 제2 워드선과 게이트가 전기적으로 결합되고, 대응하는 제2 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제2 게이트 트랜지스터를 포함한다. 메모리 셀 행에 각각 대응하여 설치되고, 각각이 대응하는 메모리 셀 행에 포함되는 각 메모리 셀의 플립플롭 회로에 대하여 동작 전압을 공급하는 전원선을 추가로 구비한다. 선택 회로는, 제1 및 제2 포트에 각각 대응하여 설치되고, 입력된 어드레스에 따라서 행 선택 지시를 각각 출력하는 제1 및 제2 행 디코더와, 메모리 셀 행에 각각 대응하여 설치되고, 각각이 제1 및 제2 행 디코더로부터의 행 선택 결과에 부합하여 대응하는 제1 및 제2 워드선을 구동함과 아울러, 대응하는 전원선을 구동하는 복수의 워드 드라이버를 포함한다. 각 워드 드라이버는, 제1 및 제2 행 디코더의 한쪽으로부터 행 선택 지시의 입력을 받은 경우에는, 대응하는 전원선의 전압 레벨을 제1 전압 레벨로 설정하고, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 대응하는 전원선의 전압 레벨을 제1 전압 레벨보다 높은 제2 전압 레벨로 설정한다.
또한, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 대응하는 전원선의 전압 레벨을 제1 전압 레벨보다 높은 제2 전압 레벨로 설정한다. 이에 의해, 플립플롭 회로의 동작 전압을 상승시킴으로써 2개의 액세스 트랜지스터가 온한 경우에도 SNM에 여유를 갖게 할 수 있기 때문에 SNM의 악화를 억제할 수 있다.
본 발명에 따른 또 다른 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 어레이와, 상호 독립의 입출력 신호의 수수를 실행하는 제1 및 제2 포트와, 제1 및 제2 포트에 각각 입력된 어드레스에 따라서 메모리 어레이에 대하여 동시에 액세스 가능한 선택 회로를 구비한다. 메모리 어레이는, 메모리 셀 행에 각각 대응하여 설치되는 복수의 제1 및 제2 워드선과, 메모리 셀 열에 각각 대응하여 설치되는 복수의 제1 및 제2 비트선을 포함하고, 각 메모리 셀은, 기억하는 데이터에 부합하여, 제1 및 제2 기억 노드를 제1 및 제2 전위 레벨의 한쪽 및 다른 쪽으로 각각 설정하기 위한 플립플롭 회로와, 대응하는 제1 워드선과 게이트가 전기적으로 결합되고, 대응하는 제1 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제1 게이트 트랜지스터와, 대응하는 제2 워드선과 게이트가 전기적으로 결합되고, 대응하는 제2 비트선과 플립플롭 회로 사이를 전기적으로 결합하기 위한 제2 게이트 트랜지스터를 포함한다. 선택 회로는, 제1 및 제2 포트에 각각 대응하여 설치되고, 입력된 어드레스에 따라서 행 선택 지시를 각각 출력하는 제1 및 제2 행 디코더와, 메모리 셀 행에 각각 대응하여 설치되고, 각각이 제1 및 제2 행 디코더로부터의 행 선택 결과에 부합하여 대응하는 제1 및 제2 워드선을 구동하기 위한 복수의 워드 드라이버를 포함한다. 각 워드 드라이버는, 제1 및 제2 행 디코더의 한쪽으로부터 행 선택 지시의 입력을 받은 경우에는, 한쪽에 대응하는 워드선을 구동하고, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 어느 한쪽의 워드선을 구동한다.
또한, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에는, 어느 한쪽의 워드선을 구동한다. 이에 의해, 2개의 액세스 트랜지스터가 동시에 온하는 경우는 없고, 구동 전류량을 억제하여, 구동 전류비가 작아지는 것을 방지할 수 있기 때문에 SNM의 악화를 억제할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해 질 것이다.
<바람직한 실시예의 설명>
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다.
실시예 1
도 1을 참조하여, 본 발명의 실시예 1에 따른 반도체 기억 장치(1)는, 포트(PA)용 컨트롤 회로(5a)와, 포트(PB)용 컨트롤 회로(5b)와, 포트(PA)용 센스 앰프/라이트 드라이버(15a)와, 포트(PB)용 센스 앰프/라이트 드라이버(15b)와, 포트(PA)용 행 디코더(10a)와, 포트(PB)용 행 디코더(10b)와, 메모리 어레이(20)와, 워드 드라이버(WD0∼WDn-1)를 구비한다.
컨트롤 회로(5a)는, 포트(PA)로부터 입력된 어드레스 신호(ADA)의 입력에 기초하여, 행 디코더(10a)에 버퍼 처리한 내부 행 어드레스 신호(IADA)를 출력한다. 또한, 컨트롤 회로(5a)는, 포트(PA)로부터 입력된 커맨드 신호(CMDA)에 기초하여 소정의 동작을 실행하도록 다른 주변 회로에 대하여 필요한 지시 혹은 제어를 실행한다. 예를 들면 데이터 판독시에서는, 센스 앰프/라이트 드라이버(15a)를 제어하여, 비트선을 통하여 판독된 기억 데이터를 외부에 판독 데이터(DOA)로서 출력하도록 지시하고, 데이터 기입시에는, 외부로부터 입력되는 기입 데이터(DIA)에 대하여 비트선을 통하여 선택된 어드레스에 따른 메모리 셀에 대하여 기입하도록 지시한다.
컨트롤 회로(5b)도 컨트롤 회로(5a)와 마찬가지로, 포트(PB)로부터 입력된 어드레스 신호(ADB)의 입력에 기초하여, 행 디코더(10b)에 버퍼 처리한 내부 행 어드레스 신호(IADB)를 출력한다. 또한, 컨트롤 회로(5b)는, 포트(PB)로부터 입력된 커맨드 신호(CMDB)에 기초하여 소정의 동작을 실행하도록 다른 주변 회로에 대하여 필요한 지시 혹은 제어를 실행한다. 예를 들면 데이터 판독시에서는, 센스 앰프/라이트 드라이버(15b)를 제어하여, 비트선을 통하여 판독된 기억 데이터를 외부에 판독 데이터(DOB)로서 출력하도록 지시하고, 데이터 기입시에는, 외부로부터 입력되는 기입 데이터(DIB)에 대하여 비트선을 통하여 선택된 어드레스에 따른 메모리 셀에 대하여 기입하도록 지시한다. 또한, 도시하지 않았지만 컨트롤 회로(5a, 5b)는, 클럭 신호에 동기하여 어드레스 신호 및 커맨드 신호의 입력에 기초한 일련의 처리를 실행하는 것으로 한다. 또한, 컨트롤 회로(5b)에는, 컨트롤 회로(5a)에 입력되는 커맨드(CMDA)가 입력되어 있고, 양방의 컨트롤 회로(5a, 5b)가 모두 기입 커맨드를 선택하는 경우에는, 예외적으로 컨트롤 회로(5b)에서의 기입 커맨드는 실 행되지 않도록 제어된다. 다른 경우에 대해서는, 동작상 기입 커맨드와 판독 커맨드가 양 포트를 이용하여 실행하는 것이 가능하지만, 본 예에서는, 간단히 하기 위해 컨트롤 회로(5a, 5b)에 입력되는 커맨드(CMD)로서는 모두 판독 커맨드인 것으로 하여 이하에 설명한다.
행 디코더(10a)는, 컨트롤 회로(5a)로부터 버퍼 처리된 내부 행 어드레스 신호(IADA)의 입력에 기초하여 행 선택 결과인 디코드 신호를 워드 드라이버(WD0∼WDn-1)(이하, 총괄하여 워드 드라이버(WD)라고도 함)에 출력한다. 마찬가지로, 행 디코더(10b)는, 컨트롤 회로(5b)로부터 버퍼 처리된 내부 행 어드레스 신호(IADB)의 입력에 기초하여 행 선택 결과인 디코드 신호를 워드 드라이버(WD0∼WDn-1)에 출력한다. 행 디코더(10a)는, 복수의 논리 회로(AD)로 구성되고, 입력된 내부 행 어드레스 신호의 조합의 하나에 기초하여 대응하는 워드 드라이버(WD)에 대하여 본 예에서는 「H」레벨의 디코드 신호가 출력되는 것으로 한다.
메모리 어레이(20)는, 행렬 형상으로 집적 배치된 복수의 메모리 셀(MC)을 갖는다.
메모리 어레이(20)는, 메모리 셀 행에 각각 대응하여 설치되는 포트(PA 및 PB)용의 복수의 워드선(WLA, WLB)을 갖는다.
본 예에서는 n행의 메모리 셀 행이 배치되어 있고, 일례로서 제1 행째와 제n 행째의 메모리 셀 행에 각각 대응하여 워드선(WLA0, WLB0 및 WLAn-1, WLBn-1)이 도시되어 있다.
또한, 메모리 셀 열에 각각 대응하여 포트(PA 및 PB)용 비트선쌍(BLAP 및 BLBP)이 설치된다.
본 예에서는 m개의 메모리 셀 열이 배치되어 있고, 일례로서 제1 열째와 제m 열째의 메모리 셀 열에 각각 대응하여 비트선쌍(BLAP0, BLBP0 및 BLAPm-1, BLBPm-1)이 도시되어 있다.
각 비트선쌍은, 상호 상보의 2개의 비트선을 갖고, 비트선쌍(BLAP0)은, 비트선(BLA0, /BLA0)을 포함한다(이하, 총괄하여 비트선(BLA, /BLA이라고도 함). 마찬가지로 비트선쌍(BLBP0)은, 비트선(BLB0,/BLB0)을 포함한다(이하, 총괄하여 비트선(BLB, /BLB)이라고도 함).
워드 드라이버(WD)는, 메모리 셀 행에 각각 대응하여 설치되고, 행 디코더(10a, 10b)로부터 출력되는 디코드 신호에 기초하여 대응하는 워드선(WLA 혹은 WLB)을 선택적으로 활성화한다.
센스 앰프/라이트 드라이버(15a, 15b)는, 컨트롤 회로(5a, 5b)로부터의 지시에 응답하여 데이터 판독시에서, 비트선쌍(BLPA 혹은 BLPB)에 전달된 데이터를 증폭하여 판독 데이터(DOA, DOB)로서 출력한다. 또한, 데이터 기입시에서, 기입 데이터(DIA, DIB)에 부합한 전압 레벨을 비트선쌍(BLPA 혹은 BLPB)에 전달한다.
도 2를 참조하여, 본 발명의 실시예 1에 따른 메모리 셀(MC)은, 트랜지스터(PT1, PT2, NT1∼NT6)를 포함한다. 또한, 트랜지스터(PT1, PT2)는, 일례로서 P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터(NT1∼NT6)는, 일례로서 N채널 MOS 트랜지스터로 한다. 여기서, 트랜지스터(NT3∼NT6)는, 비트선과 기억 노드 사이에 설치되는 액세스 트랜지스터이다. 또한, 트랜지스터(NT1, NT2, PT1, PT2)는, 메모 리 셀(MC) 내에서 인버터를 구성하는 드라이버 트랜지스터이다.
트랜지스터(PT1)는, 전원 전압(VDD)과 기억 노드(Nd0) 사이에 배치되고, 그 게이트는 기억 노드(Nd1)와 전기적으로 결합된다. 트랜지스터(NT1)는, 기억 노드(Nd0)와 접지 전압(GND) 사이에 배치되고, 그 게이트는 기억 노드(Nd1)와 전기적으로 결합된다. 트랜지스터(PT2)는, 전원 전압(VDD)과 기억 노드(Nd1) 사이에 배치되고, 그 게이트는 기억 노드(Nd0)와 전기적으로 결합된다. 트랜지스터(NT2)는, 기억 노드(Nd1)와 접지 전압(GND) 사이에 배치되고, 그 게이트는 기억 노드(Nd0)와 전기적으로 결합된다. 이 트랜지스터(PT1, PT2 및 NT1, NT2)는, 기억 노드(Nd0 및 Nd1)의 신호 레벨을 유지하기 위한, 2개의 CMOS 인버터를 형성하여, 크로스 커플링됨으로써 CMOS형의 플립플롭 회로로 된다.
액세스 트랜지스터(NT3)는, 기억 노드(Nd0)와 비트선(BLA) 사이에 배치되고, 그 게이트는 워드선(WLA)과 전기적으로 결합된다. 액세스 트랜지스터(NT4)는, 기억 노드(Nd1)와 비트선(/BLA) 사이에 배치되고, 그 게이트는 워드선(WLA)과 전기적으로 결합된다. 액세스 트랜지스터(NT5)는, 기억 노드(Nd0)와 비트선(BLB) 사이에 배치되고, 그 게이트는 워드선(WLB)과 전기적으로 결합된다. 액세스 트랜지스터(NT6)는, 기억 노드(Nd1)와 비트선(/BLB) 사이에 배치되고, 그 게이트는 워드선(WLB)과 전기적으로 결합된다.
기억 노드(Nd0) 및 기억 노드(Nd1)에 대한 데이터 기입 및 판독은, 워드선(WLA) 혹은 워드선(WLB)의 활성화(H 레벨)에 응답하는 액세스 트랜지스터(NT3) 및 액세스 트랜지스터(NT4)의 온 혹은 액세스 트랜지스터(NT5 및 NT6)의 온에 의해, 기억 노드(Nd0 및 Nd1)와 비트선(BLA 및 /BLA) 혹은 비트선(BLB 및 /BLB)이 각각 전기적으로 결합됨으로써 실행된다.
예를 들면, 워드선(WLA)이 비활성화(L 레벨)되어, 액세스 트랜지스터(NT3 및 NT4)가 오프하고 있는 경우에는, 기억 노드(Nd0 및 Nd1)에 유지되는 데이터 레벨에 부합하여, 각각의 CMOS 인버터에서, N형 및 P형 MOS 트랜지스터의 한쪽이 온한다. 이에 의해, 메모리 셀에 유지되는 데이터 레벨에 부합하여, 기억 노드(Nd0 및 Nd1)는, 데이터의 「H」레벨에 대응하는 전원 전압(VCC) 및 데이터의 「L」레벨에 대응하는 접지 전압(GND) 중 한쪽 및 다른 쪽과 각각 결합된다. 이에 의해, 주기적으로 워드선(WLA)을 온하여 리프레시 동작을 실행하지 않고, 스탠바이 상태시에서 메모리 셀 내에 데이터를 유지하는 것이 가능하게 된다. 워드선(WLB)에 대해서도 워드선(WLA)과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.
도 3을 참조하여, 본 발명의 실시예 1에 따른 워드 드라이버(WD)는, 트랜지스터(NTA1, PTA1∼PTA4)와, 트랜지스터(NTB1, PTB1∼PTB4)와, 인버터(IV0∼IV2)와, NAND 회로(ND0)를 포함한다. 또한, 트랜지스터(NTA1, NTB1)는, N채널 MOS 트랜지스터로 한다. 또한, 트랜지스터(PTA1∼PTA4, PTB1∼PTB4)는, P채널 MOS 트랜지스터로 한다.
트랜지스터(PTA3, PTA4)는, 전원 전압(VDD)과 워드선(WLA) 사이에 배치되고, 트랜지스터(PTA3)의 게이트는 다이오드 접속되어 트랜지스터(PTA4)의 소스측과 전기적으로 결합된다. 트랜지스터(PTA4)의 게이트는, 노드(NA)와 전기적으로 결합된다. 트랜지스터(PTA2, PTA1) 및 트랜지스터(NTA1)는, 전원 전압(VDD)과 접지 전압 (GND) 사이에 직렬로 접속되고, 트랜지스터(PTA2)의 게이트는, 노드(NB)와 전기적으로 결합된다. 또한, 트랜지스터(PTA1)와 트랜지스터(NTA1) 사이의 접속 노드는, 워드선(WLA)과 전기적으로 결합된다. 또한, 트랜지스터(PTA1, NTA1)의 게이트는, 인버터(IV0)를 통하는 디코드 신호(WSA)의 반전 신호의 입력을 각각 받는다. 또한, 트랜지스터(PTA1∼PTA4, NTA1) 및 인버터(IV0)는, 워드선(WLA)을 구동하는 워드 드라이버 유닛(WDUA)을 구성한다.
트랜지스터(PTB3, PTB4)는, 전원 전압(VDD)과 워드선(WLB) 사이에 배치되고, 트랜지스터(PTB3)의 게이트는 다이오드 접속되어 트랜지스터(PTB4)의 소스측과 전기적으로 결합된다. 트랜지스터(PTB4)의 게이트는, 노드(NA)와 전기적으로 결합된다. 트랜지스터(PTB2, PTB1) 및 트랜지스터(NTB1)는, 전원 전압(VDD)과 접지 전압(GND) 사이에 직렬로 접속되고, 트랜지스터(PTB2)의 게이트는, 노드(NB)와 전기적으로 결합된다. 또한, 트랜지스터(PTB1)와 트랜지스터(NTB1) 사이의 접속 노드는, 워드선(WLB)과 전기적으로 결합된다. 또한, 트랜지스터(PTB1, NTB1)의 게이트는, 인버터(IV1)를 통하는 디코드 신호(WSB)의 반전 신호의 입력을 각각 받는다. 또한, 트랜지스터(PTB1∼PTB4, NTB1) 및 인버터(IV1)는, 워드선(WLB)을 구동하는 워드 드라이버 유닛(WDUB)을 구성한다.
또한, NAND 회로(ND0)는, 디코드 신호(WSA)와 디코드 신호(WSB)의 입력을 받아 그 NAND 논리 연산 결과를 노드(NA)에 전달한다. 인버터(IV2)는, NAND 회로(ND0)의 출력 신호를 받아, 그 반전 신호를 노드(NB)에 전달한다. 또한, NAND 회로(ND0) 및 인버터(IV2)는, 동일 행 어드레스가 선택되었는지의 여부를 검지하는 검지 회로(DTC)를 구성한다.
이하, 본 발명의 실시예 1에 따른 워드 드라이버(WD)의 동작에 대하여 설명한다.
디코드 신호(WSA, WSB)는, 통상의 비활성화 상태에서는 「L」레벨로 설정되어 있고, 활성화 상태에서는 「H」레벨로 설정된다.
예를 들면, 포트(PA)의 어드레스 신호(ADA)에 기초하여 디코드 신호(WSA)가 선택 활성화된 경우에 대해 생각한다. 이 경우에 포트(PB)의 디코드 신호(WSB)는, 비활성 상태인 것으로 한다. 즉, 포트(PA 및 PB)에서 서로 다른 행 어드레스가 선택된 경우(이하, 간단히 별도 행 액세스라고도 함)에 대하여 설명한다. 구체적으로는, 디코드 신호(WSA, WSB)가 각각 「H」레벨 및 「L」레벨인 것으로 한다.
이 경우, 검지 회로(DTC)에서, 디코드 신호(WSA, WSB)는, 모두 「H」레벨 즉 동일 행 어드레스가 선택된 경우가 아니기 때문에, NAND 회로(ND0)의 NAND 출력 결과인 출력 신호는, 「H」레벨로 설정된다. 그리고, 그 반전 신호는 「L」레벨로 설정된다. 즉, 노드(NA, NB)의 전압 레벨은, 「H」레벨 및 「L」레벨이다.
따라서, 워드 드라이버 유닛(WDUA)에서, 트랜지스터(PTA2 및 PTA1)는 온으로 되고, 트랜지스터(NTA1)는 오프이다. 이에 수반하여, 워드선(WLA)은, 초기 상태의 「L」레벨로부터 「H」레벨로 변화하여, 워드선(WLA)이 활성화된다. 또한, 디코드 신호(WSA)가 「L」레벨인 경우에는, 트랜지스터(NTA)가 온하고 있기 때문에 워드선(WLA)은 「L」레벨로 설정되어 있다.
또한, 이 때, 노드(NA)는, 「H」레벨이기 때문에 트랜지스터(PT4)는 오프하 고 있다.
그리고, 디코드 신호(WSA)가 「L」레벨로 되면, 트랜지스터(PTA2, PTA1)는 오프하기 때문에 워드선(WLA)은, 초기 상태인 비활성화 상태(「L」레벨)로 된다.
마찬가지로, 포트(PB)용 행 선택 신호(WSB)가 「H」레벨로 되면, 상기 워드 드라이버 유닛(WDUA)에서 설명한 것과 마찬가지로 워드 드라이버 유닛(WDUB)에서 워드선(WLB)이 「H」레벨로 활성화된다.
즉, 상기에서 설명한 바와 같이 포트(PA 및 PB)에서 서로 다른 행 어드레스가 선택된 경우에는 워드선(WLA, WLB)의 한쪽 전압 레벨은 「H」레벨(전압(VDD) 레벨)로 구동된다.
다음으로, 포트(PA, PB)에서 동시에 동일 행의 행 어드레스가 선택된 경우(이하, 간단히 동일 행 액세스라고도 함)에 대하여 생각한다. 이 경우에는, 디코드 신호(WSA, WSB)가 모두 「H」레벨로 된다. 이에 수반하여, NAND 회로(ND0)의 출력 신호는 「L」레벨로 설정된다. 그리고, 그 반전 신호는「H」레벨로 설정된다. 즉, 노드(NA, NB)의 전압 레벨은, 「L」레벨 및 「H」레벨이다.
따라서, 트랜지스터(PTA2, PTB2)는 오프한다. 한편, 트랜지스터(PTA4, PTB 4)는 온한다. 그렇기 때문에, 워드선(WLA)은, 트랜지스터(PTA1 및 PTA2)를 통하여 전원 전압(VDD)의 전압 레벨로 구동되는 것이 아니라, 트랜지스터(PTA3, PTA4)를 통하여 전원 전압(VDD)으로부터 다이오드 접속에 의한 트랜지스터(PTA3)의 임계값 전압(Vtp) 강하한, 전원 전압(VDD-Vtp)으로 구동되는 것으로 된다. 마찬가지로 워드선(WLB)에 대해서도 워드선(WLA)과 마찬가지로, 트랜지스터(PTB1 및 PTB2)를 통 하여 전원 전압(VDD)의 전압 레벨로 구동되는 것이 아니라, 트랜지스터(PTB3, PTB4)를 통하여 전원 전압(VDD)으로부터 다이오드 접속에 의한 트랜지스터(PTB3)의 임계값 전압(Vtp) 강하한, 전원 전압(VDD-Vtp)으로 구동되는 것으로 된다.
예를 들면 일례로서, 전원 전압(VDD)이 1.2V, 트랜지스터(PTA3, PTB3)의 임계값 전압(Vtp)이 0.4V라 하면, 포트(PA, PB)가 동일 행의 행 어드레스를 선택한 경우에는, 워드선(WLA, WLB)은, 1.2-0.4=0.8V로 구동되는 것으로 된다.
도 4를 이용하여, 동일 행 액세스인 경우와 별도 행 액세스인 경우에서의 워드선의 전압 레벨을 설명한다.
도 4에 나타낸 바와 같이, 동일 행 액세스인 경우에는, 워드선(WLA 및 WLB)의 전압 레벨은, 전원 전압(VDD-Vtp)으로 설정된다. 한편, 별도 행 액세스인 경우에는, 워드선(WLA 혹은 WLB)의 전압 레벨은, 전원 전압(VDD)으로 설정된다.
도 5를 이용하여 본 발명의 실시예 1에 따른 메모리 셀에서의 스태틱 노이즈 마진을 설명한다.
도 5에 나타낸 바와 같이, 본 예에서는 동일 행 액세스인 경우에는, 워드선(WLA 및 WLB)의 전압 레벨을 전원 전압(VDD)으로부터 전원 전압(VDD-Vtp)으로 내림으로써 SNM의 악화를 방지할 수 있다.
그 이유로서는, 한쪽 포트로부터만의 액세스인 경우에, 예를 들면 워드선(WLA)의 전원 전압(VDD)으로 설정하고, 워드선(WLB)의 전압 레벨을 접지 전압(GND)(0V)으로 설정한 경우에 대해 생각하면, 트랜지스터(NT1)의 구동 전류와, 트랜지스터(NT3, NT5)를 합한 구동 전류와의 비는 1로 된다. 혹은, 트랜지스터(NT2) 의 구동 전류와, 트랜지스터(NT4, NT6)를 합한 구동 전류와의 비는 1로 된다.
한편, 포트(PA, PB)가 동시에 동일 행을 액세스한 경우에는 워드선(WLA, WLB)의 전압 레벨을 전원 전압(VDD)으로 한 경우에, 트랜지스터(NT1)의 구동 전류와, 트랜지스터(NT3, NT5)를 합한 구동 전류와의 비는 1보다 작아진다. 혹은, 트랜지스터(NT2)의 구동 전류와, 트랜지스터(NT4, NT6)를 합한 구동 전류와의 비 1보다 작아진다.
따라서, 포트(PA, PB)가 동시에 동일 행을 액세스한 경우에는 워드선(WLA, WLB)의 전압 레벨을 전원 전압(VDD)으로 한 경우에, 도 6에 나타낸 바와 같이 별도 행 액세스인 경우에 비하여 SNM이 악화하게 된다.
본 실시예에서는, 포트(PA, PB)가 동시에 동일 행을 액세스한 경우에는 워드선(WLA, WLB)의 전압 레벨을 전원 전압(VDD-Vtp)으로 함으로써, 액세스 트랜지스터의 구동 전류를 억제함으로써 트랜지스터의 구동 전류비가 작아지는 것을 방지할 수 있다. 결과적으로, SNM의 악화를 방지할 수 있다.
본 실시예 1의 구성과 같이, 워드선의 전압 레벨을 동적으로 제어함으로써, 스태틱 노이즈 마진의 저하를 억제할 수 있기 때문에 드라이버 트랜지스터의 사이즈를 크게 할 필요가 없어, 종래에 비하여 메모리 셀의 면적을 작게 하는 것이 가능하다. 구체적으로는, 종래의 구성에서는, 트랜지스터의 사이즈, 즉 게이트 폭(W)/게이트 길이(L)에 관하여, 사이즈비를 비교하면 W(PT1)/L(PT1):W(NT3)/L(NT3):W(NT1)/L(NT1)=1:1:3으로서 설계하였다(괄호 안은 트랜지스터의 부호를 나타냄). 따라서, N채널 MOS 트랜지스터의 드라이버 트랜지스 터를 매우 크게 설계할 필요가 있었지만, 본원 구성에서는, 사이즈 비에 대하여, W(PT1)/L(PT1):W(NT3)/L(NT3):W(NT1)/L(NT1)=1:1:1로 설계하는 것이 가능해져서, 종래에 비하여 메모리 셀의 면적을 비약적으로 작게 할 수 있다. 또한, 다른 대응하는 트랜지스터의 사이즈에 대해서도 마찬가지이다. 즉, W(PT1)/L(PT1)=W(PT2)/L(PT2), W(NT3)/L(NT3)=W(NT5)/L(NT5)=W(NT4)/L(NT4)=W(NT6)/L(NT6), W(NT1)/L(NT1)=W(NT2)/L(NT2)이다.
그리고, 나아가서는 트랜지스터 사이즈를 작게 함에 수반하여 스탠바이시의 누설 전류도 저감하는 것이 가능하다.
실시예 2
도 7을 참조하여, 본 발명의 실시예 2에 따른 반도체 기억 장치(1a)는, 워드 드라이버(WD)를 워드 드라이버(WDa)로 치환한 점이 상이하다. 또한 메모리 셀 행에 각각 대응하여 설치된 전원선(VM0∼VMn-1)을 설치한 점이 상이하다. 그 밖의 점은 실시예 1의 도 1의 반도체 기억 장치(1)에서 설명한 것과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.
도 8을 참조하여, 본 발명의 실시예 2에 따른 메모리 셀(MCa)은, 도 2에서 설명한 메모리 셀(MC)과 비교하여, 트랜지스터(PT1, PT2)의 소스측이 전원 전압(VDD)과 접속되는 것이 아니라, 전원선(VM)이 접속되어 있는 점이 상이하다. 그 밖의 구성 및 접속 관계에 대해서는 도 2에서 설명한 것과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.
본 발명의 실시예 2에 따른 메모리 셀(MCa)은, 전원선(VM)으로부터 메모리 셀의 플립플롭 회로(FFa)에 대하여 동작 전압이 공급되는 구성으로 되어 있다.
도 9를 참조하여, 본 발명의 실시예 2에 따른 워드 드라이버(WDa)는, 트랜지스터(PTA1, NTA1)와, 트랜지스터(PTB1, NTB1)와, 트랜지스터(Tp1, Tp2)와, 인버터(IV0, IV1, IV3)와, NAND 회로(ND0)를 포함한다. 또한, 트랜지스터(Tp1 및 Tp2)는, P채널 MOS 트랜지스터로 한다.
트랜지스터(PTA1, NTA1)는, 전원 전압(VDD)과 접지 전압(GND) 사이에 직렬로 접속되고, 그 접속 노드는 워드선(WLA)과 전기적으로 결합된다. 또한, 각각의 게이트는 인버터(IV0)를 통하는 디코드 신호(WSA)의 반전 신호의 입력을 받는다. 인버터(IV0)와 트랜지스터(PTA1, NTA1)는, 워드선(WLA)을 구동하는 워드 드라이버 유닛(WDUA#)을 구성한다.
마찬가지로, 트랜지스터(PTB1, NTB1)는, 전원 전압(VDD)과 접지 전압(GND) 사이에 직렬로 접속되고, 그 접속 노드는 워드선(WLB)과 전기적으로 결합된다. 또한, 각각의 게이트는, 인버터(IV1)를 통하는 디코드 신호(WSB)의 반전 신호의 입력을 받는다. 인버터(IV1)와 트랜지스터(PTB1, NTB1)는, 워드선(WLB)을 구동하는 워드 드라이버 유닛(WDUB#)을 구성한다.
NAND 회로(ND0)는, 디코드 신호(WSA 와 WSB)의 입력을 받아 그 NAND 논리 연산 결과를 출력한다. 트랜지스터(Tp1)는, 전원 전압(VDD)보다 고전압의 전원 전압(VDDM)과 전원선(VM) 사이에 배치되고, 그 게이트는 NAND 회로(ND0)의 출력 신호의 입력을 받는다. 트랜지스터(Tp2)는, 전원 전압(VDD)과 전원선(VM) 사이에 배치되 고, 그 게이트는 인버터(IV3)를 통하는 NAND 회로(ND0)의 반전 신호의 입력을 받는다. NAND 회로(ND0)와, 인버터(IV3)와, 트랜지스터(Tp1, Tp2)는, 전원선(VM)의 전압 레벨을 전환하는 전압 전환 회로를 구성한다.
본 발명의 실시예 2에 따른 워드 드라이버(WDa)의 동작에 대하여 설명한다. 예를 들면, 서로 다른 행 어드레스가 선택된 경우, 일례로서 디코드 신호(WSA)가 「H」레벨이고 디코드 신호(WSB)가 「L」레벨인 경우에는, 워드 드라이버 유닛(WDUA#)은, 워드선(WLA)을 전원 전압(VDD)으로 구동한다. 마찬가지로 디코드 신호(WSA)가 「L」레벨이고 디코드 신호(WSB)가 「H」레벨인 경우에는, 워드 드라이버 유닛(WDUB#)은, 워드선(WLB)을 전원 전압(VDD)으로 구동한다. 인버터(IV0)를 통하는 그 반전 신호가 트랜지스터(PTA1)의 게이트에 입력되어 워드선(WLA)은 전원 전압(VDD)과 전기적으로 결합되어 「H」레벨로 설정된다. 이들 경우에는, 전압 조정 회로(VAD)에서, NAND 회로(ND0)의 출력 신호는 「H」레벨이다. 따라서, 트랜지스터(Tp1)는 오프하고 있고, 트랜지스터(Tp2)는 온하고 있다. 따라서, 전원선(VM)에는, 전원 전압(VDD)이 공급되어 있다.
한편, 동일 행이 액세스된 경우에는 디코드 신호(WSA, WSB)가 모두「H」레벨로 설정되고, 워드선(WLA 및 WLB)이 전원 전압(VDD)으로 구동된다. 또한, NAND 회로(ND0)의 출력 신호는 「L」레벨로 설정된다. 이에 수반하여, 트랜지스터(Tp1)가 온하고, 트랜지스터(Tp2)는 오프한다. 따라서, 전원선(VM)에는, 전원 전압(VDD)보다 고전압의 전원 전압(VDDM)이 공급된다.
도 10을 이용하여, 본 발명의 실시예 2에 따른 동일 행 액세스 및 별도 행 액세스에서의 전원선(VM)과 워드선(WLA, WLB)의 관계를 설명한다.
도 10에 나타낸 바와 같이, 동일 행 액세스인 경우에는 전원선(VM)의 전압 레벨이 전원 전압(VDD)으로부터 그보다 전압 레벨이 높은 전원 전압(VDDM)으로 상승한다. 이에 의해, 플립플롭(FFa)의 동작 전압이, 별도 행 액세스인 경우에는 전원 전압(VDD)으로 설정되어 있었지만, 동일 행 액세스인 경우에는 전원 전압(VDDM)으로 설정됨으로써, 도 11의 본 발명의 실시예 2에 따른 스태틱 노이즈 마진을 설명하는 도면에서 도시하는 바와 같이 별도 행 액세스시와 동일 행 액세스시의 SNM을 거의 동일한 크기로 유지할 수 있다.
이와 같이 동일 행의 행 어드레스가 선택된 경우에, 메모리 셀의 플립플롭 회로의 동작 전압을 상승시킴으로써, 실시예 1의 경우와 마찬가지로 동일 행 액세스시의 SNM의 악화를 방지할 수 있다.
실시예 3
도 12를 참조하여, 본 발명의 실시예 3에 따른 반도체 기억 장치(1b)는, 도 1에서 설명한 반도체 기억 장치(1)와 비교하여, 포트(PA)용 행 어드레스 비교 회로(25a)와, 포트(PB)용 행 어드레스 비교 회로(25b)와, 비트선쌍(BLAP와 BLBP)을 단락하기 위한 이퀄라이즈 회로(30)를 추가로 구비한 점이 상이하다. 또한, 워드 드라이버(WD)를 워드 드라이버(WDb)로 치환한 점이 상이하다. 그 밖의 점에 대해서는 실시예 1의 도 1의 반도체 기억 장치(1)에서 설명한 것과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.
도 13을 참조하여, 본 발명의 실시예 3에 따른 워드 드라이버(WDb)는, 인버 터(IV0, IV4, IV5)와, NAND 회로(ND1)를 포함한다. 인버터(IV0, IV4)는, 워드선(WLA)을 구동하는 워드 드라이버 유닛(WDUA#)을 구성한다. 또한, NAND 회로(ND1)와 인버터(IV5)는, 워드선(WLB)을 구동하는 워드 드라이버 유닛(WDUBa)을 구성한다.
워드 드라이버 유닛(WDUA#)에서, 인버터(IV0, IV4)는 직렬로 접속되고, 디코드 신호(WSA)의 입력을 받아 입력에 부합한 전압 레벨로 워드선(WLA)을 구동한다. 한편, 워드 드라이버 유닛(WDUBa)에서, 워드선(WLB)은, 인버터(IV5)를 통하는 NAND 회로(ND1)의 반전 신호의 출력 신호에 부합하여 구동된다.
구체적으로는 NAND 회로(ND1)는, 인버터(IV0)를 통하는 디코드 신호(WSA)의 반전 신호와 디코드 신호(WSB)의 입력을 받아 그 NAND 논리 연산 결과를 인버터(IV5)에 출력한다.
따라서, 동일 행의 액세스가 실행되는 경우 즉 디코드 신호(WSA, WSB)가 모두 「H」레벨인 경우에는 NAND 회로(ND1)의 출력 신호는 「H」레벨로 되기 때문에 워드선(WLB)은 활성화 상태로는 되지 않는다. 따라서, 이 경우에는 워드선(WLA)만 활성화 상태로 된다. 즉, 본 실시예 3에 따른 워드 드라이버(WDb)는, 동일 행이 선택된 경우에는 포트(PA)만의 워드선(WLA)을 선택하는 것으로 한다.
도 14에 나타낸 바와 같이, 본 발명의 실시예 3에 따른 행 어드레스 비교 회로(25a)는, 초단에서 배타적 논리합 회로(NR)(본 예에서는 일례로서 EXNOR 회로)로 구성되고, 차단 이후, 복수단의 AND 회로(An)로 구성된다. 구체적으로는, 배타적 논리합 회로(NR)에 내부 행 어드레스 신호(IADA, IADB)의 각각의 비트가 입력되어 비교된다. 그리고, 배타적 논리합 회로(NR)에서, 동일한 내부 행 어드레스 신호(IADA, IADB)가 입력된 경우에는, 「H」레벨의 신호가 차단 이후의 AND 회로의 입력 노드로 전달된다. 모두 동일 비트 값이면 최종 단의 AND 회로의 출력 신호인 제어 신호(COM)는「H」레벨로 설정된다. 또한, 행 어드레스 비교 회로(25b)에서도 마찬가지의 동작이 실행된다.
도 15를 참조하여, 본 발명의 실시예 3에 따른 이퀄라이즈 회로(30)는, 트랜스퍼 게이트(TGa, TGb)와 인버터(50)를 포함한다.
트랜스퍼 게이트(TGa)는, 비트선(BLA)과 비트선(BLB) 사이에 배치되고, 그 게이트는, 제어 신호(COM) 및 인버터(50)를 통하는 그 반전 신호의 입력을 받는다. 트랜스퍼 게이트(TGb)는, 비트선(/BLB)과 비트선(/BLA) 사이에 배치되고, 그 게이트는 제어 신호(COM) 및 인버터(50)를 통하는 그 반전 신호의 입력을 받는다. 즉, 제어 신호(COM)가 「L」레벨인 경우에는, 트랜스퍼 게이트는 오프이지만, 「H」레벨인 경우에는 비트선(BLA)과 비트선(BLB)이 전기적으로 결합된다. 마찬가지로 비트선(/BLB)과 비트선(/BLA)이 전기적으로 결합된다.
본 발명의 실시예 3에서는, 행 어드레스 비교 회로(25a, 25b)에서 입력된 포트(PA)용 내부 행 어드레스(IADA)와 포트(PB)용 내부 행 어드레스(IADB)가 비교되어, 일치한 경우에는 제어 신호(COM)가 「H」레벨로 설정되고, 비트선쌍(BLAP)과 비트선쌍(BLBP)이 전기적으로 결합된다. 이에 따라, 전술한 바와 같이 워드 드라이버(WDb)에서, 동일 행의 행 어드레스가 선택되는 경우에, 포트(PA)용 워드선(WLA)만이 활성화된 경우에도 비트선쌍(BLAP)과 비트선쌍(BLBP)을 이용하여, 포트 (PA)용 센스 앰프/라이트 드라이버(15a)와 포트(PB)용 센스 앰프/라이트 드라이버(15b)에서 마찬가지의 동작을 실행할 수 있다. 예를 들면, 데이터 판독시에서, 판독 데이터(DOA, DOB)를 각각 출력하는 것이 가능하게 된다.
도 16(a)∼도 16(c)를 이용하여, 본 발명의 실시예 3에 따른 별도 행 액세스시에서의 워드선(WLA, WLB)과 비트선쌍(BLAP, BLBP)의 동작 파형에 대하여 설명한다. 본 예에서는, 일례로서 디코드 신호(WSA, WSB)가 각각 「H」레벨 및 「L」레벨인 경우에 대해 설명한다.
도 16(a)에 나타낸 바와 같이 워드선(WLA)은 전술한 바와 같이 1.2V의 전압으로 구동된다. 한편, 워드선(WLB)은, 비활성화 상태이고, 0V로 설정된다.
도 16(b)에 나타낸 바와 같이 비트선쌍(BLAP)은 어드레스에 따라서 선택된 메모리 셀의 기억 노드(Nd0, Nd1)의 전위 레벨에 부합하여 프리차지된 1.2V의 전위 레벨로부터 변화한다. 여기서는, 기억 노드(Nd0, Nd1)가 「L」레벨 및 「H」레벨의 전위 레벨로 설정되어 있는 경우가 도시되어 있다. 따라서, 액세스 트랜지스터(NT3, NT4)의 온에 수반하여 비트선(BLA, /BLA)의 전위 레벨이 변화하고, 이것을 센스 앰프/라이트 드라이버(15a)가 증폭하여 판독 데이터(DOA)로서 외부에 출력한다.
도 16(c)는, 비트선쌍(BLBP)의 전위 레벨을 설명하는 도면으로서, 워드선(WLB)은 비활성화 상태이기 때문에 프리차지된 전위 레벨인 1.2V를 유지하고 있다.
도 17(a)∼도 17(c)를 이용하여, 본 발명의 실시예 3에 따른 동일 행 액세스시에서의 워드선(WLA, WLB)과 비트선쌍(BLAP, BLBP)의 동작 파형에 대하여 설명한 다.
도 17(a)에 나타낸 바와 같이 전술한 바와 같이 동일 행 액세스시에서는, 워드선(WLA)만 활성화된다. 따라서, 도 16(a)에서 설명한 것과 동일한 상태이다.
도 17(b)에 나타낸 바와 같이, 비트선쌍(BLAP)은, 도 16(b)에서 설명한 것과 마찬가지의 동작에 의해 그 전위 레벨이 변화한다.
도 17(c)는, 비트선쌍(BLBP)의 전위 레벨이지만, 동일 행 액세스시에서는, 전술한 바와 같이 이퀄라이즈 회로(30)가 제어 신호(COM)에 응답하여 비트선(BLA)과 비트선(BLB)을 단락한다. 마찬가지로 비트선(/BLA)과 비트선(/BLB)을 단락한다. 이에 의해, 이퀄라이즈 회로(30)의 동작에 응답하여 비트선쌍(BLBP)은, 비트선쌍(BLAP)과 마찬가지의 전위 레벨로 된다.
이것을, 포트(PA)용 및 포트(PB)용의 센스 앰프/라이트 드라이버(15a, 15b)가 검출함으로써 외부에 판독 데이터(DOA, DOB)를 출력할 수 있다.
이와 같이 동일 행의 행 어드레스가 선택된 경우에, 한쪽 워드선(WLA)만을 활성화시킴으로써 SNM의 악화를 방지하면서, 적절하게 데이터 판독 등의 동작을 양방의 포트를 이용하여 실행할 수 있다.
실시예 4
상기한 실시예 3에서는, 동일 행의 행 어드레스가 선택된 경우에 워드선(WLB)을 구동하지 않고, 워드선(WLA)만을 구동하고, 비트선쌍(BLAP)과 비트선쌍(BLBP)을 이퀄라이즈 회로(30)를 이용하여 단락함으로써 적절하게 양 포트(PA 및 PB)를 이용하여 소정의 동작을 실행하는 방식에 대하여 설명했다. 본 실시예 4에 서는, 이퀄라이즈 회로(30)를 이용하지 않고, 동일 행의 행 어드레스가 선택된 경우에 적절하게 양 포트(PA 및 PB)를 이용하여 소정의 동작을 실행하는 방식에 대하여 설명한다.
도 18을 참조하여, 본 발명의 실시예 4에 따른 반도체 기억 장치(1#)는, 도 12에서 설명한 반도체 기억 장치(1b)와 비교하여, 행 어드레스 비교 회로(25)를 1개 설치함과 아울러, 메모리 셀 열에 각각 대응하여 데이터선쌍(DLP)과, 셀렉터 회로(SLC)를 설치한 점이 상이하다. 그 밖의 점에 대해서는 도 1에서 설명한 반도체 기억 장치(1)와 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다. 또한, 데이터선쌍(DLP)은, 데이터선(DL, /DL)을 포함한다. 본 예에서는, 데이터선쌍(DLP0)과 데이터선쌍(DLPm-1)이 도시되어 있다.
행 어드레스 비교 회로(25)는, 도 14에서 설명한 행 어드레스 비교 회로와 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다. 구체적으로는, 포트(PA)에 대하여 입력되는 내부 행 어드레스(IADA) 및 포트(PB)에 대하여 입력되는 내부 행 어드레스(IADB)를 비교함으로써, 행 어드레스가 일치한 경우에는 제어 신호(COM)가 「H」레벨로 되고 그 이외의 경우에는 제어 신호(COM)는 「L」레벨로 설정된다.
도 19를 참조하여, 본 발명의 실시예 4에 따른 셀렉터 회로(SLC)는, 트랜스퍼 게이트(TG1∼TG4)와 인버터(51)를 포함한다.
트랜스퍼 게이트(TG1, TG2)는, 비트선(BLA, BLB)과 데이터선(DL) 사이에 각각 병렬로 접속된다. 트랜스퍼 게이트(TG3, TG4)는, 비트선(/BLA, /BLB)과 데이터 선(/DL) 사이에 각각 병렬로 접속된다.
트랜스퍼 게이트(TG1, TG2)는, 제어 신호(COM) 및 인버터(51)를 통하는 그 반전 신호의 입력을 받는다. 트랜스퍼 게이트(TG3, TG4)에 대해서도 트랜스퍼 게이트(TG1, TG2)와 마찬가지로 동작한다. 즉, 본 발명의 실시예 4에 따른 셀렉터 회로(SLC)는, 제어 신호(COM)의 입력에 부합하여 데이터선(DL)과의 접속 상태가 비트선쌍(BLAP)으로부터 비트선쌍(BLBP)으로 전환되는 것이다.
따라서, 제어 신호(COM)가 「L」레벨인 경우에는, 통상시와 마찬가지로, 포트(PB)용 비트선쌍(BLBP)이 데이터선쌍(DLP)을 통하여 센스 앰프/라이트 드라이버(15b)와 전기적으로 접속되어 있다. 한편, 제어 신호(COM)가 「H」레벨인 경우에는, 포트(PA)용 비트선쌍(BLAP)이 데이터선쌍(DLP)을 통하여 센스 앰프/라이트 드라이버(15b)와 전기적으로 접속된다.
본 실시예 4에 따른 구성에서는, 실시예 3에서 설명한 것과 마찬가지로, 동일 행의 행 어드레스가 액세스된 경우에는, 워드선(WLA)만 구동되고, 워드선(WLB)은 구동되지 않는다. 그리고, 제어 신호(COM)가 「L」레벨로부터 「H」레벨로 변화하고, 셀렉터 회로(SLC)에 의해, 센스 앰프/라이트 드라이버(15b)의 접속이 비트선쌍(BLBP)으로부터 비트선쌍(BLAP)으로 전환된다.
이에 의해, 동일 행의 행 어드레스가 액세스된 경우에는, 센스 앰프/라이트 드라이버(15a, 15b)는, 모두 동일한 비트선쌍(BLAP)을 이용하여 소정의 동작을 실행한다. 즉, 이 경우에서 포트(PA)용 비트선쌍(BLAP)은 셀렉터 회로(SLC)를 통하여 센스 앰프/라이트 드라이버(15a, 15b)의 양방에 접속되기 때문에 각각의 포트로 부터 액세스가 실행된다.
본 실시예 4에 따른 구성으로 함으로써 실시예 3에서 설명한 바와 같이 SNM을 충분히 확보할 수 있음과 아울러, 메모리 셀의 드라이버 트랜지스터의 사이즈를 작게 설계할 수 있기 때문에 셀 면적의 축소를 도모할 수 있고, 나아가서는 스탠바이시의 누설 저감을 도모할 수 있다.
또한, 실시예 3과 비교하여, 비트선쌍은 포트(PA)용 비트선쌍(BLAP)만을 이용하여 데이터 판독시에서 센스 동작을 실행하기 때문에 판독 동작 속도를 떨어뜨리는 경우가 없고, 나아가서는 데이터 판독시에서의 충방전의 소비 전력도 저감하는 것이 가능하다는 이점이 있다.
도 20을 이용하여, 클럭 신호(CLKA, CLKB)에 동기하여 동일 행 액세스 및 별도 행 액세스를 실행하는 경우에 대하여 설명한다.
도 20에서는, 포트(PA)용 클럭(CLKA)과 포트(PB)용 클럭(CLKB)이 도시되어 있고 동일 주파수로 모두 동일 타이밍에서 동기한 파형도가 도시되어 있다.
예를 들면, 시각(T1)에서, 별도 행 액세스시에서는, 입력된 포트(PA)용 및 포트(PB)용의 어드레스(ADA, ADB)에 따라서 각각 상이한 워드선(WLA, WLB)이 선택되고, 입력된 어드레스에 따른 데이터 판독 동작이 실행된다.
한편, 시각(T2)에서, 동일 행 액세스인 경우에는, 입력된 어드레스(ADA, ADB)의 비교 결과에 기초하여 제어 신호(COM)가 「H」레벨로 설정된다. 이에 의해, 워드선(WLA)만 활성화되고 워드선(WLB)은 비활성화 상태이다. 그리고 비트선쌍(BLAP)이 데이터 판독 동작의 비트선으로서 이용됨으로써, SNM을 악화시키지 않 고 듀얼포트의 고속의 데이터 판독을 실행할 수 있다.
도 21을 이용하여, 클럭 신호(CLKA, CLKB)에 동기하여 동일 행 액세스 및 별도 행 액세스를 실행하는 별도의 경우에 대해 설명한다. 본 예에서는, 클럭 신호(CLKA)와 클럭 신호(CLKB)의 주파수가 상이한 경우가 도시되어 있다. 도 20에서는, 클럭 신호(CLKA)와 클럭 신호(CLKB)가 동일한 주파수인 경우에 대해 설명했지만, 특별히 동일한 것에 한하지 않고 클럭 신호(CLKA)의 주파수는, 클럭 신호(CLKB)의 주파수의 수배로 설정하는 것도 가능하다.
동작에 대해서는, 도 20에서 설명한 것과 마찬가지이지만, 시각(T3)에서는, 포트(PA, PB)를 이용하여 별도 행 액세스가 실행되는 경우가 도시되어 있다. 동작에 대해서는, 상기에서 설명한 것과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다. 시각(T4)에서는, 포트(PA)만의 액세스가 도시되어 있다. 시각(T5)에서는, 포트(PA, PB)를 이용하여 별도 행 액세스가 실행되는 경우가 도시되어 있다. 동작에 대해서는, 상기에서 설명한 것과 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다. 시각(T6)에서는, 포트(PA)만의 액세스가 도시되어 있다.
또한, 상기 실시예에서는, 주로 멀티포트의 일종인 듀얼포트를 갖는 반도체 기억 장치에 대하여 설명했지만 이것에 한정되지 않고 더 많은 포트를 갖는 경우에도 마찬가지로 적용 가능하다.
본 발명을 상세히 설명하여 기재하여 왔지만, 이는 예시를 위한 것일 뿐, 한정으로 받아들여서는 안되고, 발명의 정신과 범위는 첨부하는 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.
따라서, 본 발명에 따르면, 제1 및 제2 행 디코더의 양방으로부터 행 선택 지시의 입력을 받은 경우에 어느 한쪽의 워드선을 구동함으로써, 2개의 액세스 트랜지스터가 동시에 온하는 경우는 없고, 구동 전류량을 억제하여, 구동 전류비가 작아지는 것을 방지할 수 있기 때문에 SNM의 악화를 억제할 수 있다.

Claims (8)

  1. 행렬 형상으로 배치된 복수의 메모리 셀과, 행에 대응하여 설치된 복수의 제1 워드선과, 행에 대응하여 설치된 복수의 제2 워드선과, 열에 대응하여 설치된 복수의 제1 비트선쌍과, 열에 대응하여 설치된 복수의 제2 비트선쌍을 가진 메모리 어레이로서, 상기 복수의 메모리 셀의 각각은, 상호 상보의 논리 상태를 기억하는 제1 및 제2 기억 노드와, 상기 제1 및 제2 기억 노드의 사이에 접속되는 플립플롭 회로와, 게이트가 대응하는 행의 제1 워드선에 접속되고, 대응하는 열의 제1 비트선쌍의 한쪽과 상기 제1 기억 노드를 전기적으로 결합하는 제1 게이트 트랜지스터와, 게이트가 대응하는 행의 제1 워드선에 접속되고, 대응하는 열의 제1 비트선쌍의 다른 쪽과 상기 제2 기억 노드를 전기적으로 결합하는 제2 게이트 트랜지스터와, 게이트가 대응하는 행의 제2 워드선에 접속되고, 대응하는 열의 제2 비트선쌍의 한쪽과 상기 제1 기억 노드를 전기적으로 결합하는 제3 게이트 트랜지스터와, 게이트가 대응하는 행의 제2 워드선에 접속되고, 대응하는 열의 제2 비트선쌍의 다른 쪽과 상기 제2 기억 노드를 전기적으로 결합하는 제4 게이트 트랜지스터를 가진 메모리 어레이와,
    상기 메모리 어레이의 열에 대응하여 설치되고, 각각은 대응하는 열의 제1 비트선쌍과 접속하는 제1 접속 노드와, 대응하는 열의 제2 비트선쌍과 접속하는 제2 접속 노드와, 상기 제1 접속 노드와 상기 제2 접속 노드 중 어느 하나를 선택하고 그 선택된 측의 접속 노드와 전기적으로 결합하는 제3 접속 노드를 가진 복수의 절환 회로와,
    상기 복수의 제1 비트선쌍과 전기적으로 결합되고, 그 복수의 제1 비트선쌍을 통하여 상기 메모리 어레이에 대하여 데이터의 판독 및 데이터의 기입을 행하는 제1 센스 앰프 및 라이트 드라이버와,
    상기 복수의 절환 회로의 각각의 제3 접속 노드와 전기적으로 결합되고, 상기 제1 및 제2 접속 노드 중의 제3 접속 노드와 전기적으로 결합한 측의 접속 노드에 접속하는 비트선쌍을 통하여 상기 메모리 어레이에 대하여 데이터의 판독 및 데이터의 기입을 행하는 제2 센스 앰프 및 라이트 드라이버와,
    상기 메모리 어레이의 행에 대응하여 설치되고, 각각은 제1 행 어드레스 신호에 기초하여 대응하는 행의 제1 워드선을 구동하는 복수의 제1 워드 드라이버 유닛과,
    상기 메모리 어레이의 행에 대응하여 설치되고, 각각은 제2 행 어드레스 신호에 기초하여 대응하는 행의 제2 워드선을 구동하고, 상기 제2 행 어드레스 신호가 상기 제1 행 어드레스 신호와 일치할 때에는 대응하는 행의 제2 워드선의 구동을 금지하는 복수의 워드 드라이버 유닛을 구비하고,
    상기 복수의 제1 비트선쌍의 한쪽의 단에 상기 제1 센스 앰프 및 라이트 드라이버가 접속되고, 상기 복수의 제1 비트선쌍의 다른 쪽의 단에 각각 상기 복수의 절환 회로가 접속되고, 상기 복수의 메모리 셀은, 상기 복수의 제1 비트선 쌍에서의 상기 제1 센스 앰프 및 라이트 드라이버와 상기 복수의 절환 회로와의 사이를 접속하는 대응하는 열의 제1 비트선쌍의 경로로부터 각각 분기하여 대응하는 열의 제1 비트선쌍에 접속되어 있는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 행 어드레스 신호와 상기 제2 행 어드레스 신호가 일치되어 있는지의 여부를 판정하고, 일치되어 있을 때에는 상기 제1 접속 노드를 선택하도록 상기 복수의 절환 회로를 제어하는 어드레스 비교 회로를 더 구비하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 절환 회로의 각각은,
    상기 제1 접속 노드와 상기 제3 접속 노드와의 사이에 접속된 제1 트랜스퍼 게이트와,
    상기 제2 접속 노드와 상기 제3 접속 노드와의 사이에 접속된 제2 트랜스퍼 게이트를 가진 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 행 어드레스 신호를 디코드하여, 상기 복수의 제1 워드 드라이버 유닛 각각을 제어하는 제1 행 선택 신호를 출력하는 제1 행 디코더와,
    상기 제2 행 어드레스 신호를 디코드하여, 상기 복수의 제2 워드 드라이버 유닛 각각을 제어하는 제2 행 선택 신호를 각 제2 워드 드라이버 유닛 출력하는 제2 행 디코더를 더 구비하고,
    상기 복수의 제2 워드 드라이버 유닛의 각각은, 상기 제1 및 제2 행 선택 신호에 따라, 대응하는 행에 있는 제2 워드선을 구동하는 반도체 기억 장치.
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