JP3085401B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のアドレス入力に対し、各アドレスに対
応する複数のデータを出力するマルチポートメモリに関
する発明で、特に高性能のプロセッサやコントローラの
内蔵メモリ、キャッシュメモリ、レジスタファイルなど
を構成する際に好適なマルチポートメモリに関する。
応する複数のデータを出力するマルチポートメモリに関
する発明で、特に高性能のプロセッサやコントローラの
内蔵メモリ、キャッシュメモリ、レジスタファイルなど
を構成する際に好適なマルチポートメモリに関する。
従来のマルチポートメモリは1987年10月号のアイ・イ
ー・イー・イー，ジャーナル オブソリッド−ステート
サーキット（IEEE,Journal of Solid−State Circui
t,Vol.SC−22,No.50,October 1987 pp712−720）の論文
に述べられているように、読み出しを複数アドレスに対
して同時に行えるように作られており、読み出し時には
入力アドレスが異なっていても、一致していても正しく
読み出されるように作られていた。しかし、複数アドレ
スに対する同時書き込みはできなかった。
ー・イー・イー，ジャーナル オブソリッド−ステート
サーキット（IEEE,Journal of Solid−State Circui
t,Vol.SC−22,No.50,October 1987 pp712−720）の論文
に述べられているように、読み出しを複数アドレスに対
して同時に行えるように作られており、読み出し時には
入力アドレスが異なっていても、一致していても正しく
読み出されるように作られていた。しかし、複数アドレ
スに対する同時書き込みはできなかった。
また、同一アドレスに対する読み出しの場合、一つの
メモリセルに対して複数の読み出しが行われることを考
慮してメモリセルを設計しなければならないため、メモ
リセルの面積が大きくする必要があった。
メモリセルに対して複数の読み出しが行われることを考
慮してメモリセルを設計しなければならないため、メモ
リセルの面積が大きくする必要があった。
本発明の目的はマルチポートメモリに対し、簡単な論
理の追加によって、複数データの同時書き込みを可能に
する方法を提供することにある。
理の追加によって、複数データの同時書き込みを可能に
する方法を提供することにある。
従来のマルチポートメモリに書き込み用の回路を多重
化するという単純な改良を加えても複数のデータの同時
書き込みを可能にすることはできない。このような単純
な改良では、異なるアドレスに対しては正しく複数のデ
ータを書き込むことができるが、同一アドレスに複数の
異なるデータを書き込む場合にはどのようなデータが書
き込まれるかは保証されないからである。複数のデータ
の同時書き込みを可能にする一方法として、アドレスの
一致を検出し、異なるアドレスの場合は同時書き込みを
行い、同一アドレスの場合には同時書き込みを禁止する
ように外部に制御回路を持つ方法が考えられる。しか
し、この方法ではアドレスの一致を検出してから書き込
みか書き込み禁止かを制御しなければならず、アドレス
の一致を検出するための時間がオーバヘッドになるとい
う欠点がある。また、メモリセル面積を小さくすること
もできない。
化するという単純な改良を加えても複数のデータの同時
書き込みを可能にすることはできない。このような単純
な改良では、異なるアドレスに対しては正しく複数のデ
ータを書き込むことができるが、同一アドレスに複数の
異なるデータを書き込む場合にはどのようなデータが書
き込まれるかは保証されないからである。複数のデータ
の同時書き込みを可能にする一方法として、アドレスの
一致を検出し、異なるアドレスの場合は同時書き込みを
行い、同一アドレスの場合には同時書き込みを禁止する
ように外部に制御回路を持つ方法が考えられる。しか
し、この方法ではアドレスの一致を検出してから書き込
みか書き込み禁止かを制御しなければならず、アドレス
の一致を検出するための時間がオーバヘッドになるとい
う欠点がある。また、メモリセル面積を小さくすること
もできない。
アドレスの一致を検出してから制御することによるオ
ーバヘッドなしに複数アドレスへの同時書き込みを実現
し、さらにメモリセル面積を小さくできるようにするた
め、本発明では入力されるアドレス線に優先順位を設
け、異なるアドレス線に同一アドレスが入力された場合
には最も優先されるアドレス線に対してだけ処理する手
段をマルチポートメモリに設ける。
ーバヘッドなしに複数アドレスへの同時書き込みを実現
し、さらにメモリセル面積を小さくできるようにするた
め、本発明では入力されるアドレス線に優先順位を設
け、異なるアドレス線に同一アドレスが入力された場合
には最も優先されるアドレス線に対してだけ処理する手
段をマルチポートメモリに設ける。
即ち、同一アドレスが入力された場合でも１つのメモ
リセルに対しては、入力される複数のワード線が同時に
は選択されないようにする手段を設ける。
リセルに対しては、入力される複数のワード線が同時に
は選択されないようにする手段を設ける。
上記手段は同一アドレスのときにだけ優先順位の低い
アドレスに対する処理を抑止するため異なるアドレスに
対するアクセスでは同時に複数のアドレスに対する処理
が実行でき、同一アドレスに対する複数のアクセスでは
最も優先順位の高いアドレスに対してだけ処理が行われ
る。このため、マルチポートメモリに上記手段を持たせ
ることによって、入力されるアドレスの一致を検出し制
御するオーバヘッドなしに複数データの同時書き込みを
行うことができる。
アドレスに対する処理を抑止するため異なるアドレスに
対するアクセスでは同時に複数のアドレスに対する処理
が実行でき、同一アドレスに対する複数のアクセスでは
最も優先順位の高いアドレスに対してだけ処理が行われ
る。このため、マルチポートメモリに上記手段を持たせ
ることによって、入力されるアドレスの一致を検出し制
御するオーバヘッドなしに複数データの同時書き込みを
行うことができる。
また、従来のマルチポートメモリでは、同じメモリセ
ルに対する同時読み出し時に、複数のデータ線を駆動す
るためのメモリセルのデータ線駆動能力を上げる必要が
あった。しかし、本発明を用いると同一アドレスに対し
ては最も優先順位の高いワード選択線だけが選択される
ため、メモリセルは常に一つのデータ線を駆動するだけ
でよい。このため、従来メモリセルのデータ線駆動能力
を上げるために増加していたメモリセルの面積を削減す
ることができる。
ルに対する同時読み出し時に、複数のデータ線を駆動す
るためのメモリセルのデータ線駆動能力を上げる必要が
あった。しかし、本発明を用いると同一アドレスに対し
ては最も優先順位の高いワード選択線だけが選択される
ため、メモリセルは常に一つのデータ線を駆動するだけ
でよい。このため、従来メモリセルのデータ線駆動能力
を上げるために増加していたメモリセルの面積を削減す
ることができる。
以下、本発明の一実施例を図面を用い詳細に説明す
る。
る。
最初に本実施例の構成と構成要素について説明し、次
に本実施例の動作例を説明する。さらに、本発明によっ
てメモリセル面積を削減できることを説明する。
に本実施例の動作例を説明する。さらに、本発明によっ
てメモリセル面積を削減できることを説明する。
最初に本実施例の構成と構成要素について説明する。
第１図は本実施例の構成を示したブロック図である。
アドレスデコーダ110,120はそれぞれ２つのアドレス
バス101,102に接続され、これらのバスを介して転送さ
れるアドレスをデコードし、アドレスバス101に対して
はワード選択線WS10〜WS1nのいずれか１本、アドレスバ
ス102に対してはワード選択線WS20〜WS2nのいずれか１
本をアサートする。
バス101,102に接続され、これらのバスを介して転送さ
れるアドレスをデコードし、アドレスバス101に対して
はワード選択線WS10〜WS1nのいずれか１本、アドレスバ
ス102に対してはワード選択線WS20〜WS2nのいずれか１
本をアサートする。
データ入力処理部200は２つの入力データバス201,202
と接続され、書き込み制御信号203がアサートされたと
きデータバス201のデータから正極性、負極性のデータ
を生成しデータ線D1P0〜D1Pm,D1N0〜D1Nmに転送する。
同様に、書き込み制御信号204がアサートされたときデ
ータバス202のデータから正極性，負極性のデータを生
成しデータ線D2P0〜D2Pm,D2N0〜D2Nmに転送する。書き
込み時には、このデータが選択されたワードのメモリセ
ルに書き込まれる。
と接続され、書き込み制御信号203がアサートされたと
きデータバス201のデータから正極性、負極性のデータ
を生成しデータ線D1P0〜D1Pm,D1N0〜D1Nmに転送する。
同様に、書き込み制御信号204がアサートされたときデ
ータバス202のデータから正極性，負極性のデータを生
成しデータ線D2P0〜D2Pm,D2N0〜D2Nmに転送する。書き
込み時には、このデータが選択されたワードのメモリセ
ルに書き込まれる。
メモリセルアレイ300はｎワード×ｍビットのメモリ
セルで構成される。第２図にｉワード、ｊビット目のメ
モリセル310の回路構成の一例を示す。メモリセル310は
データを保持するフリップフロップとそのフリップフロ
ップを選択するためのワード線W1i,W2i及びデータの入
出力に用いられるデータ線D1Pj,D1Nj,D2Pj,D2Njから構
成される。
セルで構成される。第２図にｉワード、ｊビット目のメ
モリセル310の回路構成の一例を示す。メモリセル310は
データを保持するフリップフロップとそのフリップフロ
ップを選択するためのワード線W1i,W2i及びデータの入
出力に用いられるデータ線D1Pj,D1Nj,D2Pj,D2Njから構
成される。
ワード線W1iがアサートされるとフリップフロップと
データ線D1Pj,D1Njが接続される。読み出しではフリッ
プフロップに保持されていたデータがデータ線D1Pj,D1N
jに読み出される。書き込みではデータ入力処理部200が
データ線D1Pj,D1Njに転送した値がフリップフロップに
書き込まれる。同様に、ワード線W2iがアサートされる
とデータ線D2Pj,D2Njに対し読み出し、書き込みが行わ
れる。
データ線D1Pj,D1Njが接続される。読み出しではフリッ
プフロップに保持されていたデータがデータ線D1Pj,D1N
jに読み出される。書き込みではデータ入力処理部200が
データ線D1Pj,D1Njに転送した値がフリップフロップに
書き込まれる。同様に、ワード線W2iがアサートされる
とデータ線D2Pj,D2Njに対し読み出し、書き込みが行わ
れる。
センスアンプ部400はｍ個の差動型センスアンプで構
成され、正極性のデータ線D1P0〜D1Pm、D2P0〜D2Pmと負
極性のデータ線D1N0〜D1Nm,D2N0〜D2Nmの変化を検出し
正極性のデータとしてセンス出力線SD10〜SD1m,SD20〜S
D2mを出力する。
成され、正極性のデータ線D1P0〜D1Pm、D2P0〜D2Pmと負
極性のデータ線D1N0〜D1Nm,D2N0〜D2Nmの変化を検出し
正極性のデータとしてセンス出力線SD10〜SD1m,SD20〜S
D2mを出力する。
データ出力処理部500は読み出し制御信号503,504及び
正極性，負極性の一致信号701,702に従いセンス出力線S
D10〜SD1m,SD20〜SD2mのデータを出力データバス501,50
2に転送する。第３図にデータ出力処理部500のｊビット
目の論理構成の一例を示す。
正極性，負極性の一致信号701,702に従いセンス出力線S
D10〜SD1m,SD20〜SD2mのデータを出力データバス501,50
2に転送する。第３図にデータ出力処理部500のｊビット
目の論理構成の一例を示す。
読み出し制御信号503がアサートされたときは、セン
ス出力線SD10〜SD1mのデータを出力データバス501に転
送する。
ス出力線SD10〜SD1mのデータを出力データバス501に転
送する。
読み出し制御信号504がアサートされたときは、一致
信号701がアサートされていればセンス出力線SD10〜SD1
mのデータ、一致信号702がアサートされていればセンス
出力線SD20〜SD2mのデータを選択し出力データバス502
に転送する。
信号701がアサートされていればセンス出力線SD10〜SD1
mのデータ、一致信号702がアサートされていればセンス
出力線SD20〜SD2mのデータを選択し出力データバス502
に転送する。
このデータ出力部500は、同一アドレスに対する同時
読み出しの場合に、無効化されたアドレスのデータを正
しく読み出すために用いられる。
読み出しの場合に、無効化されたアドレスのデータを正
しく読み出すために用いられる。
優先処理部600は本発明の特徴であり、アドレスデコ
ーダ110,120からのワード選択線WS10〜WS1n,WS20〜WS2n
を入力とし、アドレスバス101のアドレスを優先する処
理を行いメモリセルアレイ300にワード線W10〜W1n、W20
〜W2nを送る。
ーダ110,120からのワード選択線WS10〜WS1n,WS20〜WS2n
を入力とし、アドレスバス101のアドレスを優先する処
理を行いメモリセルアレイ300にワード線W10〜W1n、W20
〜W2nを送る。
第４図に優先処理部600のｉワード目の論理構成を一
例を示す。
例を示す。
第４図に示されているようにワード選択線WS1iがアサ
ートされたときにはワード選択線WS2iは無効化される。
これによって、同一アドレスが入力されたときにはアド
レスバス101に対するワード線W1iだけがアサートされ、
アドレスバス102に対するワード線W2iはアサートされな
い。
ートされたときにはワード選択線WS2iは無効化される。
これによって、同一アドレスが入力されたときにはアド
レスバス101に対するワード線W1iだけがアサートされ、
アドレスバス102に対するワード線W2iはアサートされな
い。
一致検出器700はアドレスバス101と102のアドレスを
比較し、２つのアドレスが等しい場合には正極性の一致
信号701をアサートし，負極性の一致信号702をネゲート
する。２つのアドレスが異なっている場合には負極性の
一致信号702をアサートし、正極性の一致信号701をネゲ
ートする。これによって同一アドレスに対するアクセス
か否かをデータ出力処理部500に伝える。
比較し、２つのアドレスが等しい場合には正極性の一致
信号701をアサートし，負極性の一致信号702をネゲート
する。２つのアドレスが異なっている場合には負極性の
一致信号702をアサートし、正極性の一致信号701をネゲ
ートする。これによって同一アドレスに対するアクセス
か否かをデータ出力処理部500に伝える。
次に本実施例の動作について説明する。
本実施例のマルチポートメモリではアドレス101に対
しては、書き込みの場合、入力データバス201にデータ
を乗せ書き込み制御信号203をアサートする。読み出し
の場合、読み出し制御信号503をアサートすれば、出力
データバス501にデータを読み出すことができる。この
とき書き込み制御信号203と読み出し制御信号503は排他
的にアサートされる。
しては、書き込みの場合、入力データバス201にデータ
を乗せ書き込み制御信号203をアサートする。読み出し
の場合、読み出し制御信号503をアサートすれば、出力
データバス501にデータを読み出すことができる。この
とき書き込み制御信号203と読み出し制御信号503は排他
的にアサートされる。
同様にアドレス102に対しては、書き込みの場合、入
力データバス202にデータを乗せ書き込み制御信号204を
アサートする。読み出しの場合、読み出し制御信号504
をアサートすれば、出力データバス502にデータを読み
出すことができる。このとき書き込み制御信号204と読
み出し制御信号504は排他的にアサートされる。
力データバス202にデータを乗せ書き込み制御信号204を
アサートする。読み出しの場合、読み出し制御信号504
をアサートすれば、出力データバス502にデータを読み
出すことができる。このとき書き込み制御信号204と読
み出し制御信号504は排他的にアサートされる。
アドレスバス101と102のアドレスが異なっている場
合、アドレスデコーダ110,120は異なるワードのワード
選択線WS1i,WS2i′（ｉ≠ｉ′）をアサートする。優先
処理部600ではWS1i′がネゲートされておりワード選択
線WS2i′が無効化されないため、アドレスバス101と102
に対応する２つのワード線W1i,W2i′がアサートされ
る。
合、アドレスデコーダ110,120は異なるワードのワード
選択線WS1i,WS2i′（ｉ≠ｉ′）をアサートする。優先
処理部600ではWS1i′がネゲートされておりワード選択
線WS2i′が無効化されないため、アドレスバス101と102
に対応する２つのワード線W1i,W2i′がアサートされ
る。
また、一致検出器700では負極性の一致信号702がアサ
ートされるためデータ出力処理部500では出力データバ
ス502に対してはセンス出力線SD20〜SD2mのデータが選
択される。
ートされるためデータ出力処理部500では出力データバ
ス502に対してはセンス出力線SD20〜SD2mのデータが選
択される。
この結果、アドレスバス101に対する読み出し、書き
込みと同時にアドレスバス102に対する読み出し、書き
込みを実行することができる。
込みと同時にアドレスバス102に対する読み出し、書き
込みを実行することができる。
アドレスバス101と102のアドレスが等しい場合、アド
レスデコーダ110,120は同じワードのワード選択線WS1i,
WS2iをアサートする。優先処理部600ではWS1iがアサー
トされているためワード選択線WS2iを無効化する。この
ため、アドレスバス101に対応するワード線W1iだけがア
サートされる。
レスデコーダ110,120は同じワードのワード選択線WS1i,
WS2iをアサートする。優先処理部600ではWS1iがアサー
トされているためワード選択線WS2iを無効化する。この
ため、アドレスバス101に対応するワード線W1iだけがア
サートされる。
また、一致検出器700では正極性の一致信号701がアサ
ートされるためデータ出力処理部500では出力データバ
ス502に対してセンス出力線SD10〜SD1mのデータが選択
される。
ートされるためデータ出力処理部500では出力データバ
ス502に対してセンス出力線SD10〜SD1mのデータが選択
される。
この結果、アドレスバス101に対する読み出し、書き
込みは行われるが、アドレスバス102に対しては読み出
しでは、データ出力処理部500で選択されたアドレスバ
ス101に対するデータが読み出される。このとき、アド
レスバス101と102のアドレスは等しいためデータは正し
く読み出される。書き込みではアドレスバス102に対す
る書き込みは無視される。
込みは行われるが、アドレスバス102に対しては読み出
しでは、データ出力処理部500で選択されたアドレスバ
ス101に対するデータが読み出される。このとき、アド
レスバス101と102のアドレスは等しいためデータは正し
く読み出される。書き込みではアドレスバス102に対す
る書き込みは無視される。
次に、第２図を用いてメモリセル面積を縮小する効果
について説明する。
について説明する。
従来のマルチポートメモリでは、同一アドレスに対す
る同時読み出しでワード線W1i,W2iが共にアサートされ
ることを考慮しD1Pi,D2Pjの２つのデータ線をLowに引き
抜くためにNMOS311,D1Nj,D2Njの２つのデータ線をLowに
引き抜くためにNMOS312のゲート幅を１ポートのときの
メモリセルの２倍程度の大きさにしていた。
る同時読み出しでワード線W1i,W2iが共にアサートされ
ることを考慮しD1Pi,D2Pjの２つのデータ線をLowに引き
抜くためにNMOS311,D1Nj,D2Njの２つのデータ線をLowに
引き抜くためにNMOS312のゲート幅を１ポートのときの
メモリセルの２倍程度の大きさにしていた。
本発明では、優先処理部600によって同一アドレスに
対する同時読み出しでも１つワードに対し２つのワード
線が選択されることはない。従って、NMOS311,312は同
時に２本のデータ線をLowに引き抜く必要がなく、１本
のデータ線をLowに引き抜くだけの大きさであればよ
い。このため、１ポートのときのメモリセルと同程度の
大きさにすることができ、２ポート化による面積の増加
を少なくすることができる。
対する同時読み出しでも１つワードに対し２つのワード
線が選択されることはない。従って、NMOS311,312は同
時に２本のデータ線をLowに引き抜く必要がなく、１本
のデータ線をLowに引き抜くだけの大きさであればよ
い。このため、１ポートのときのメモリセルと同程度の
大きさにすることができ、２ポート化による面積の増加
を少なくすることができる。
本実施例では同一のアドレスに対するメモリの読み出
しに対しても正しくデータが返るように設計されている
が、データ出力処理部500のデータ線の選択する論理を
省き、アドレスが一致したことを信号として知らせ、優
先順位の低いアドレスに対するデータの処理は外部に任
せることもできる。さらにまた、一致検出器700も省
き、同一アドレスへのアクセスに対する処理をすべて外
部に任せることもできる。
しに対しても正しくデータが返るように設計されている
が、データ出力処理部500のデータ線の選択する論理を
省き、アドレスが一致したことを信号として知らせ、優
先順位の低いアドレスに対するデータの処理は外部に任
せることもできる。さらにまた、一致検出器700も省
き、同一アドレスへのアクセスに対する処理をすべて外
部に任せることもできる。
また、本実施例ではアドレス入力が２つの場合につい
て述べたが、３つ以上のアドレス入力に対しても容易に
同様の論理、回路を構成することができる。
て述べたが、３つ以上のアドレス入力に対しても容易に
同様の論理、回路を構成することができる。
〔発明の効果〕 本発明によって、マルチポートメモリのアドレスに優
先順位をつけることができ、同一アドレスへの書き込み
に際しては優先順位の高いアドレスに対するデータの書
き込みを行う方式の同時書き込みの可能なマルチポート
メモリを構成することができる。
先順位をつけることができ、同一アドレスへの書き込み
に際しては優先順位の高いアドレスに対するデータの書
き込みを行う方式の同時書き込みの可能なマルチポート
メモリを構成することができる。
また、メモリセル面積の小さいマルチポートメモリを
構成することができる。
構成することができる。
第１図は本実施例の構成を示したブロック図、第２図は
第１図のメモリセルアレイ300のセルの一例、第３図は
第１図のデータ出力処理部500の一例、第４図は第１図
の優先処理部600の一例を示したものである。 110,120……アドレスデコーダ、101,102……アドレスバ
ス、200……データ入力処理部、201,202……入力データ
バス、203,204……書き込み制御信号、300……メモリセ
ルアレイ、400……センスアンプ部、500……データ出力
処理部、501,502……出力データバス、503,504……読み
出し制御信号、600……優先処理部、700……一致検出
器、701,702……一致信号、WS10〜WS1n,WS20〜WS2n……
ワード選択線、W10〜W1n,W20〜W2n……ワード線、D1P0
〜D1Pm,D2P0〜D2Pm,D1N0〜D1Nm,D2N0〜D2Nm……データ
線、SD10〜SD1m,SD20〜SD2m……センス出力線。
第１図のメモリセルアレイ300のセルの一例、第３図は
第１図のデータ出力処理部500の一例、第４図は第１図
の優先処理部600の一例を示したものである。 110,120……アドレスデコーダ、101,102……アドレスバ
ス、200……データ入力処理部、201,202……入力データ
バス、203,204……書き込み制御信号、300……メモリセ
ルアレイ、400……センスアンプ部、500……データ出力
処理部、501,502……出力データバス、503,504……読み
出し制御信号、600……優先処理部、700……一致検出
器、701,702……一致信号、WS10〜WS1n,WS20〜WS2n……
ワード選択線、W10〜W1n,W20〜W2n……ワード線、D1P0
〜D1Pm,D2P0〜D2Pm,D1N0〜D1Nm,D2N0〜D2Nm……データ
線、SD10〜SD1m,SD20〜SD2m……センス出力線。
フロントページの続き (72)発明者 荒川 文男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平１−303694（ＪＰ，Ａ) 特開 平２−224043（ＪＰ，Ａ) 特開 平４−92289（ＪＰ，Ａ) 実開 平２−46999（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (4)
- 【請求項１】２つ以上のアドレスを入力し、各アドレス
に対応する２つ以上のデータを同時に読み書きすること
のできるマルチポートメモリにおいて、 アドレスが入力されるそれぞれのアドレス線には優先順
位が設けられており、 異なるアドレス線に対し異なるアドレスが入力されたと
きには複数のアクセスを行い、 異なるアドレス線に対し、データの書き込みのために同
一のアドレスが入力されたときには、前記優先順位に従
い、最も優先されたアドレス線に対応するデータがメモ
リセルに記憶され、 異なるアドレス線に対し、データの読み出しのために同
一のアドレスが入力されたときには、同一アドレスが入
力されたアドレス線の数よりも少ない数のワード線によ
り前記同一アドレスに対応するメモリセルが選択される
ことを特徴とするマルチポートメモリ。 - 【請求項２】請求項１記載のマルチポートメモリにおい
て、優先順位の低いアドレスに対する処理の抑止をアド
レスをデコードした結果であるワード線の無効化によっ
て行うマルチポートメモリ。 - 【請求項３】請求項１記載のマルチポートメモリにおい
て、第１のアドレスをデコードして得られるワード選択
線の出力によって第２以降のアドレスをデコードして得
られるワード選択線の出力を無効化する手段を有するこ
とを特徴とするマルチポートメモリ。 - 【請求項４】前記マルチポートメモリはレジスタファイ
ルとしてプロセッサ内に構成されたメモリであることを
特徴とする請求項１乃至３のいずれかに記載のマルチポ
ートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313999A JP3085401B2 (ja) | 1990-11-21 | 1990-11-21 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313999A JP3085401B2 (ja) | 1990-11-21 | 1990-11-21 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186594A JPH04186594A (ja) | 1992-07-03 |
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1990
- 1990-11-21 JP JP02313999A patent/JP3085401B2/ja not_active Expired - Fee Related
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| JPH04186594A (ja) | 1992-07-03 |
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