CN103219035A - 存储电路和将数据写入存储电路的方法 - Google Patents

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Abstract

本发明涉及存储电路和将数据写入存储电路的方法。该电路包括第一节点、第二节点、存储单元、第一数据线、第二数据线和写驱动器。存储单元连接至第一节点和第二节点，并通过第一节点处的第一电压和第二节点处的第二电压供电。第一数据线和第二数据线连接至存储单元。在写操作期间，写驱动器具有承载小于第一电压的第三电压的第三节点。写驱动器连接至第一数据线和第二数据线，并被配置为在写操作期间选择性地将第一数据线和第二数据线中的一条连接至第三节点并且将第一数据线和第二数据线中的另外一条连接至第一节点。

Description

存储电路和将数据写入存储电路的方法
技术领域
本发明涉及半导体领域，更具体地，涉及存储电路和将数据写入存储电路的方法。
背景技术
静态随机存取存储器(SRAM)是使用双稳态锁存电路来存储数据的半导体存储器类型。SRAM可用于保持数据，但在存储器不供电时数据最终丢失的传统情况下保持易失性。SRAM电路包括多个SRAM存储单元。具有多种类型的SRAM存储单元，例如，6晶体管(6T)SRAM、双端口8晶体管(8T)SRAM等。通常，SRAM存储单元中的至少两个晶体管被用作选择性地将SRAM存储单元的双稳态锁存电路与两条数据线(也称为“位线”和“位线条”或者“位线”和“互补位线”)连接的开关。当SRAM电路被设计为以低电源电压进行操作时，SRAM存储单元的写裕度和可操作速度被许多因素限制，包括数据线和双稳态锁存电路之间的开关的连接效率。
发明内容
为解决上述问题，本发明提供了一种电路，包括：第一节点，被配置为承载第一电压；第二节点，被配置为承载小于第一电压的第二电压；存储单元，连接至第一节点和第二节点，并通过第一电压和第二电压供电；第一数据线和第二数据线，连接至存储单元；以及写驱动器，具有被配置为在写操作期间承载小于第一电压的第三电压的第三节点，写驱动器连接至第一数据线和第二数据线，并被配置为在写操作期间选择性地将第一数据线和第二数据线中的一条连接至第三节点以及将第一数据线和第二数据线中的另一条连接至第一节点。
其中，写驱动器包括：第一开关，被配置为响应于写控制信号选择性地使第一数据线与写数据线连接；以及第二开关，被配置为响应于写控制信号选择性地使第二数据线与互补写数据线连接。
其中，第一开关包括第一源极/漏极端、第二源极/漏极端、和栅极端，第一开关的第一源极/漏极端连接至第一数据线，第一开关的第二源极/漏极端连接至写数据线，以及第一开关的栅极端被配置为接收写控制信号；以及其中，第二开关包括第一源极/漏极端、第二源极/漏极端、和栅极端，第二开关的第一源极/漏极端连接至第二数据线，第二开关的第二源极/漏极端连接至互补写数据线，以及第二开关的栅极端被配置为接收写控制信号。
其中，写驱动器进一步包括写控制驱动器，被配置为响应于外部写使能信号生成写控制信号，写控制驱动器被配置为通过选择性地输出第一电压或第三电压来生成写控制信号。
其中，写控制驱动器具有包括N型晶体管的驱动门，N型晶体管具有连接至第三节点的源极端。
其中，写驱动器进一步包括：第一反相器，连接在写数据线和写数据输入端之间；第二反相器，连接在互补写数据线和互补写数据输入端之间；并且第一反相器和第二反相器被配置为通过第一电压和第三电压供电。
其中，写驱动器进一步包括电源电路，被配置为响应于负偏压控制信号生成第三电压。
其中，第二电压和第三电压等于地电压。
其中，第三电压小于第二电压。
其中，第二电压等于地电压，并且第三电压为小于地电压约100mV至300mV。
此外，本发明还提供了一种电路，包括：第一节点，被配置为承载第一电压；第二节点，被配置为承载小于第一电压的第二电压；存储单元，连接至第一供电节点和第二供电节点，并通过第一电压和第二电压供电；第一数据线和第二数据线，连接至存储单元；写数据线；互补写数据线；第一N型晶体管，具有源极端、漏极端、和栅极端，第一N型晶体管的漏极端连接至第一数据线，第一N型晶体管的源极端连接至写数据线；第二N型晶体管，具有源极端、漏极端、和栅极端，第二N型晶体管的漏极端连接至第二数据线，第二N型晶体管的源极端连接至互补写数据线；以及写信号驱动器，连接至写数据输入端、互补写数据输入端、写数据线、和互补写数据线，第一N型晶体管、第二N型晶体管、和写信号驱动器被配置为响应于写数据输入端和互补写数据输入端处的信号选择性地对第一数据线和第二数据线中的一条充电或放电成小于第一电压的第三电压，以及选择性地对第一数据线和第二数据线中的另一条充电或放电成第一电压。
其中，第二电压和第三电压等于地电压。
其中，第三电压小于第二电压。
其中，第二电压等于地电压，并且第三电压为小于地电压约100mV至300mV。
其中，电路进一步包括写控制驱动器，被配置为响应于外部写使能信号的接收生成写控制信号，以及使写控制信号传输至第一N型晶体管的栅极和第二N型晶体管的栅极。
其中，写控制驱动器包括第三N型晶体管，具有被配置为接收第三电压的源极端。
此外，本发明还提供了一种将数据写入存储电路的存储单元的方法，存储单元通过第一电压和小于第一电压的第二电压供电，方法包括：响应于外部写使能信号将第一数据线和第二数据线连接至写驱动电路，第一数据线和第二数据线连接至存储单元；以及通过写驱动电路，响应于存储电路的写数据输入端处的信号和存储电路的互补写数据输入端处的信号，选择性地对第一数据线和第二数据线中的一条充电或放电成小于第一电压的第三电压，以及对第一数据线和第二数据线中的另一条充电或放电成第一电压。
该方法进一步包括：响应于负偏压控制信号，通过电源电路生成第三电压，第三电压小于地电压。
其中，使第一数据线和第二数据线与写驱动电路连接包括：同时导通连接第一数据线和写驱动电路的第一开关以及连接第二数据线和写驱动电路的第二开关。
其中，通过写控制信号来控制第一开关和第二开关，并且使第一数据线和第二数据线与写驱动电路连接进一步包括：通过响应于外部写使能信号选择性地输出第一电压或第三电压而由写控制驱动器生成写控制信号。
附图说明
在附图中通过实例示出了一个或多个实施例，其中，具有相同参考标号的元件表示类似元件，其中：
图1是根据一个或多个实施例的SRAM电路的示意图；
图2A和图2B是根据一个或多个实施例的SRAM电路的写驱动器和存储单元的列的示意图；
图3A至图3C是根据一个或多个实施例的写控制驱动器的实例驱动门的示意图；以及
图4A和图4B是根据一个或多个实施例的将数据写入存储单元的方法的流程图。
具体实施方式
应该理解，以下公开提供了用于实施各种实施例的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用于限制。根据工业的标准实践，附图中的各种部件不按比例绘制并且只用于示意的目的。
以下本公开中一个部件形成在另一部件上、连接至和/或耦合至另一部件可以包括部件被形成为直接接触的实施例，而且还包括可以形成夹置在部件之间的附加部件使得部件不直接接触的实施例。此外，空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“顶部”和“底部”的相对术语以及派生词(例如，“水平地”、“向下地”、“向上地”等)易于本公开表示一个部件与另一部件的关系。空间相对术语用于覆盖包括部件的器件的不同定向。
图1是根据一个或多个实施例的SRAM电路100的示意图。简化图1所示SRAM电路100以进一步理解本公开。本领域的技术人员应该理解，在一些实施例中，可以结合图1所示SRAM电路100来实施变化或附加电部件。
SRAM电路100包括SRAM存储单元阵列110、通过多条字线WL[0:m]连接至SRAM存储单元阵列110的行解码器120、以及通过多条数据线(包括位线BL[0:n]和对应的互补位线(也称为位线条)BLB[0:n])连接至SRAM存储单元阵列110的列驱动电路130，其中，“m”和“n”是正整数。
SRAM存储单元阵列110具有可用于存储数据的多个存储单元112。每个存储单元112都连接至字线WL[0:m]中的一条、位线BL[0:n]中的一条、和互补位线BLB[0:n]中的对应的一条。在一些实施例中，行解码器120和列驱动电路130分别接收将被访问的存储单元112的地址。行解码器120根据所接收的地址激活字线WL[0:m]中的一条，并且列驱动电路130基于所接收的地址识别一对位线和互补位线(例如，BL[0]和BLB[0])，并使用所识别的一对位线BL[0]和互补位线BLB[0]来读取或写入数据。
图2A是根据一个或多个实施例的SRAM电路(诸如图1的SRAM电路100)的写驱动器230和存储单元210的列的示意图。存储单元210的列包括m个存储单元212，每一个都与字线WL[0:m]连接。写驱动器230通过两条数据线(包括位线BL[0]和互补位线BLB[0])与m个存储单元212的列连接。在至少一个实施例中，写驱动器230可用作图1所示列驱动电路130的一部分。写驱动器230接收列选择信号Y[0]，其是通过解码将被访问的存储单元的地址所获得的信号。写驱动器230还接收来自写驱动器230外部的一个或多个电路块的外部写使能信号WE和负偏压控制信号NVSS_ENB。
每个存储单元212都包括交叉连接反相器214a和214b以及开关216a和216b。开关216a和216b分别连接在反相器214a和214b与数据线BL[0]和BLB[0]之间。例如，每条字线WL[0]或WL[m]连接至对应开关216a和216b，并且可用于选择性地使交叉连接反相器214a和214b与数据线BL[0]和BLB[0]连接。存储单元212连接至第一节点VDD和第二节点VSS。第一节点VDD承载第一电压，以及第二节点VSS承载小于第一节点VDD的第一电压的第二电压。存储单元212通过第一电压和第二电压供电。在一些实施例中，第二电压表示SRAM电路的地，以及第一电压比地电压高出大约0.7至5.0伏特。
写驱动器230包括第一开关232、第二开关234、写控制驱动器240、写信号驱动器250、电源电路260、和上拉电路270。电源电路260接收负偏压控制信号NVSS_ENB，并在写操作期间响应于负偏压控制信号NVSS_ENB在节点NVSS处生成第三电压。在至少一个实施例中，第三电压小于第一电压。第一开关232连接在数据线BL[0]和写信号驱动器250之间，并被写控制驱动器240所控制。第二开关234连接在数据线BLB[0]和写信号驱动器250之间，并且也被写控制驱动器240所控制。
写控制驱动器240响应于外部写使能信号WE和列选择信号Y[0]生成写控制信号，以选择性地导通或截止开关232和234。因此，第一开关232和第二开关234响应于写控制信号使数据线BL[0]与写数据线232连接以及使数据线BLB[0]与互补写数据线234连接。上拉电路270连接至数据线BL[0]和数据线BLB[0]，并且使数据线BL[0]和数据线BLB[0]中的一条与第一节点VDD连接。在一些实施例中，省略上拉电路270。
写信号驱动器250具有写数据输入端WT、互补写数据输入端WC、写数据线252、互补写数据线254、连接在写数据线252和写数据输入端WT之间的第一反相器256以及连接在互补写数据线254和互补写数据输入端WC之间的第二反相器258。第一反相器256和第二反相器258通过节点VDD处的第一电压和节点NVSS处的电压来供电。因此，在写操作期间，写驱动器230选择性地将数据线BL[0]和数据线BLB[0]中的一条连接至第三节点NVSS，以及将数据线BL[0]和数据线BLB[0]中的另一条连接至第一节点VDD。因此，在写操作期间，写信号驱动器250响应于写数据输入端WT和互补写数据输入端WC处的信号，朝向节点NVSS处的第三电压选择性地对数据线BL[0]和数据线BLB[0]中的一条进行充电或放电，以及朝向节点VDD处的第一电压对数据线BL[0]和数据线BLB[0]中的另一条进行充电或放电。
在一些实施例中，第一开关232是N型金属氧化物半导体场效应晶体管(“NMOS晶体管”)，并且第二开关234也是NMOS晶体管。在一些实施例中，第一开关232具有源极端、漏极端、和栅极端。第一开关232的漏极端连接至数据线BL[0]，第一开关232的源极端连接至写数据线252，以及第一开关232的栅极端连接至写控制驱动器240并提供有写控制信号。在一些实施例中，第二开关234具有源极端、漏极端、和栅极端。第二开关234的漏极端连接至数据线BLB[0]，第二开关234的源极端连接至互补写数据线254，以及第二开关234的栅极端也连接至写控制驱动器240并提供有写控制信号。
写控制驱动器240包括逻辑门242和驱动门244。逻辑门接收列选择信号Y[0]和外部写使能信号WE，并将输出信号传输至驱动门244。驱动门244通过第一节点VDD和第三节点NVSS处的电压来供电，并输出处于第一电压或第三电压的写控制信号。在一些实施例中，在单个逻辑部件中合并逻辑门242和驱动门244的功能，由此省略逻辑门242或驱动门244中的一个。
电源电路260具有串联反相器262、串联反相器264、电容器266、和NMOS晶体管268。电容器266连接在反相器262和节点NVSS之间。NMOS晶体管268连接在节点NVSS和节点VSS之间，并且通过从反相器264输出的信号来控制。在激活负偏压控制信号NVSS_ENB之前，NMOS晶体管268导通，并且电容器266被充电以在节点NVSS处具有更多的负承载，或者在与反相器262连接的终端处具有更多的正承载。在一些实施例中，负偏压控制信号NVSS_ENB的激活是指将信号NVSS_ENB从由节点VDD处的第一电压表示的逻辑高电平切换为通过节点VSS处的第二电压表示的逻辑低电平。当激活负偏压控制信号NVSS_ENB时，NMOS晶体管268截止，反相器262输出第二电压，并且节点NVSS处的电压电平通过电容器266推至小于第二电压的第三电压。
在一些实施例中，第二电压限定SRAM电路的地，并且第三电压比地小大约100mV至300mV。在至少一个实施例中，省略电源电路260，并且节点NVSS连接至节点VSS，由此第三电压等于第二电压。
在至少一个实施例中，朝向预定电压电平对数据线BL[0]和数据线BLB[0]进行充电或放电。与将写数据信号仅连接至数据线BL[0]和数据线BLB[0]中的一条且使另一条浮置或者仅连接至上拉电路270的结构相比，基于图2A的实施例的SRAM电路具有改进的写裕度，由此具有较低的最小操作电压(有时被称为“VCCmin”)。
图2B是根据一个或多个实施例的SRAM电路(诸如图1的SRAM电路100)的写驱动器230′和存储单元210的列的示意图。图2B示出了与图2A的实施例相比，写驱动器230′中的电源电路260′不能生成第三电压的实施例。代替地，电源电路260′连接至节点VSS和在节点Vo处提供第三电压的外部电源262。电源电路260′具有开关262，其响应于负偏压控制信号NVSS_ENB选择性地使节点NVSS与节点VSS或节点Vo连接。如上所述，在一些实施例中，省略电源电路260′(或图2A中的电源电路)，并且节点NVSS连接至节点VSS。
图3A是根据一个或多个实施例的写控制驱动器(诸如图2A中的写控制驱动器240)的实例驱动门244的示意图。驱动门244具有反相器，包括NMOS晶体管302和P型金属氧化物半导体场效应晶体管(PMOS晶体管)304。PMOS晶体管的源极端连接至节点VDD，PMOS晶体管304和NMOS晶体管302的漏极端连接至驱动门244的输出端OUT。NMOS晶体管302的源极端连接至节点NVSS。PMOS晶体管304和NMOS晶体管302的栅极连接至驱动门244的输入端IN。
图3B是根据一个或多个实施例的写控制驱动器240的另一实例驱动门244′的示意图。驱动门244′具有包括连接的NMOS晶体管312和PMOS晶体管314的反相器作为通过节点VDD和节点NVSS处的电压供电的反相器。此外，驱动门244′还具有另一NMOS晶体管316，其中，NMOS晶体管316的源极端连接至节点VSS，NMOS晶体管316的漏极端连接至节点OUT，以及NMOS晶体管316的栅极端连接至用于接收附加控制信号的节点A。该结构在控制写控制信号的生成过程中允许更多的灵活性。
图3C是根据一个或多个实施例的写控制驱动器240的又一实例驱动门244″的示意图。驱动门244″具有以反相器方式连接的NMOS晶体管322和PMOS晶体管324。此外，驱动门244″还具有另一NMOS晶体管326，其中，NMOS晶体管326的源极端连接至节点NVSS，NMOS晶体管316的漏极端连接至NMOS晶体管322的源极端，以及NMOS晶体管316的栅极端连接至用于接收附加控制信号的节点B。该结构在控制写控制信号的生成过程中允许更多的灵活性。
图4A和图4B是根据一个或多个实施例的将数据写入存储单元的方法的流程图。应该理解，可以在图4A和图4B所示方法400之前、期间、和/或之后执行附加工艺，并且可以仅在本文简要描述一些其他处理。
图2A所示实施例还用于响应于存储电路的写数据输入端WT处的信号和存储电路的互补写数据输入端WC处的信号将数据写入存储电路的存储单元212的方法400的描述。存储单元212连接至节点VDD和节点VSS，并通过节点VDD处的第一电压和节点VSS处的第二电压来供电。第二电压小于第一电压。此外，数据线BL[0]和BLB[0]连接至存储单元212。
在操作410中，数据线BL[0]和数据线BLB[0]被充电至第一电压，诸如节点VDD处的电压电平。操作410还被称为预充电操作或预写入操作。在一些实施例中，由于数据线BL[0]和数据线BLB[0]将朝向两个预定电压电平来充电或放电，由此省略操作410。
在操作420中，响应于负偏压控制信号NVSS_ENB，通过电源电路260在节点NVSS处生成第三电压。在一些实施例中，第三电压小于第二电压。在一些实施例中，第二电压限定地，并且第三电压比地小大约100mV至300mV。在至少一个实施例中，省略电源电路260，并且节点NVSS连接至节点VSS，由此第三电压等于第二电压。
在操作430中，响应于外部写使能信号WE，数据线BL[0]和数据线BLB[0]连接至写驱动电路250。如图4B所示，在操作432中，操作430包括通过响应于外部写使能信号WE选择性地输出第一电压或第三电压利用写控制驱动器240生成写控制信号。然后，在操作434中，响应于写控制信号，通过导通连接数据线BL[0]和写驱动电路250的第一开关232以及连接数据线BLB[0]和写驱动电路250的第二开关234，数据线BL[0]和数据线BLB[0]与写驱动电路250连接。在至少一个实施例中，第一开关232和第二开关234通过写控制信号同时导通或截止。
处理移动至操作440(图4A)，其中，响应于写数据输入端WT和互补写数据输入端WC处的信号，写驱动电路250选择性地朝向节点NVSS处的第三电压对数据线BL[0]和BLB[0]中的一条进行充电或放电以及朝向节点VDD处的第一电压对数据线BL[0]和BLB[0]中的另一条进行充电或放电。
根据一些实施例，一种电路包括：第一节点，被配置为承载第一电压；第二节点，被配置为承载小于第一电压的第二电压；存储单元；第一数据线；第二数据线；以及写驱动器。存储单元连接至第一节点和第二节点，并通过第一电压和第二电压供电。第一数据线和第二数据线连接至存储单元。写驱动器具有被配置为在写操作期间承载小于第一电压的第三电压的第三节点。写驱动器连接至第一数据线和第二数据线，并被配置为在写操作期间选择性地将第一数据线和第二数据线中的一条连接至第三节点以及将第一数据线和第二数据线中另外一条连接至第一节点。
根据一些实施例，一种电路包括：被配置为承载第一电压的第一节点、被配置为承载小于第一电压的第二电压的第二节点、存储单元、第一数据线、第二数据线、写数据线、互补写数据线、第一N型晶体管、第二N型晶体管和写信号驱动器。存储单元连接至第一供电节点和第二供电节点，并通过第一电压和第二电压供电。第一数据线和第二数据线连接至存储单元。第一N型晶体管的漏极端连接至第一数据线，第一N型晶体管的源极端连接至写数据线。第二N型晶体管的漏极端连接至第二数据线，第二N型晶体管的源极端连接至互补写数据线。写信号驱动器连接至写数据输入端、互补写数据输入端、写数据线和互补写数据线。第一N型晶体管、第二N型晶体管和写信号驱动器被配置为响应于写数据输入端和互补写数据输入端处的信号朝向第三电压选择性地对第一数据线和第二数据线中的一条进行充电或放电，并且朝向第一电压选择性地对第一数据线和第二数据线中的另一条进行充电或放电。第三电压小于第一电压。
根据一些实施例，一种将数据写入存储电路的存储单元的方法包括：响应于外部写使能信号将第一数据线和第二数据线连接至存储电路的写驱动电路。第一数据线和第二数据线连接至存储单元。响应于写数据输入端和互补写数据输入端处的信号，写驱动电路朝向小于第一电压的第三电压选择性地对第一数据线和第二数据线中的一条进行充电或放电以及朝向第一电压对第一数据线和第二数据线中的另一条进行充电或放电。
前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该意识到，他们可以容易地将本公开用作用于设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且他们可以进行各种改变、替换和修改而不背离本公开的精神和范围。

Claims (10)

1.一种电路，包括：
第一节点，被配置为承载第一电压；
第二节点，被配置为承载小于所述第一电压的第二电压；
存储单元，连接至所述第一节点和所述第二节点，并通过所述第一电压和所述第二电压供电；
第一数据线和第二数据线，连接至所述存储单元；以及
写驱动器，具有被配置为在写操作期间承载小于所述第一电压的第三电压的第三节点，所述写驱动器连接至所述第一数据线和所述第二数据线，并被配置为在写操作期间选择性地将所述第一数据线和所述第二数据线中的一条连接至所述第三节点以及将所述第一数据线和所述第二数据线中的另一条连接至所述第一节点。
2.根据权利要求1所述的电路，其中，所述写驱动器包括：
第一开关，被配置为响应于写控制信号选择性地使所述第一数据线与写数据线连接；以及
第二开关，被配置为响应于所述写控制信号选择性地使所述第二数据线与互补写数据线连接。
3.根据权利要求2所述的电路，
其中，所述第一开关包括第一源极/漏极端、第二源极/漏极端、和栅极端，所述第一开关的第一源极/漏极端连接至所述第一数据线，所述第一开关的第二源极/漏极端连接至所述写数据线，以及所述第一开关的栅极端被配置为接收所述写控制信号；以及
其中，所述第二开关包括第一源极/漏极端、第二源极/漏极端、和栅极端，所述第二开关的第一源极/漏极端连接至所述第二数据线，所述第二开关的第二源极/漏极端连接至所述互补写数据线，以及所述第二开关的栅极端被配置为接收所述写控制信号。
4.根据权利要求2所述的电路，其中，所述写驱动器进一步包括写控制驱动器，被配置为响应于外部写使能信号生成所述写控制信号，所述写控制驱动器被配置为通过选择性地输出所述第一电压或所述第三电压来生成所述写控制信号。
5.根据权利要求4所述的电路，其中，所述写控制驱动器具有包括N型晶体管的驱动门，所述N型晶体管具有连接至所述第三节点的源极端。
6.根据权利要求2所述的电路，其中，所述写驱动器进一步包括：
第一反相器，连接在所述写数据线和写数据输入端之间；
第二反相器，连接在所述互补写数据线和互补写数据输入端之间；
并且所述第一反相器和所述第二反相器被配置为通过所述第一电压和所述第三电压供电。
7.根据权利要求6所述的电路，其中，所述写驱动器进一步包括电源电路，被配置为响应于负偏压控制信号生成所述第三电压。
8.根据权利要求1所述的电路，其中，所述第二电压和所述第三电压等于地电压。
9.一种电路，包括：
第一节点，被配置为承载第一电压；
第二节点，被配置为承载小于所述第一电压的第二电压；
存储单元，连接至第一供电节点和第二供电节点，并通过所述第一电压和所述第二电压供电；
第一数据线和第二数据线，连接至所述存储单元；
写数据线；
互补写数据线；
第一N型晶体管，具有源极端、漏极端、和栅极端，所述第一N型晶体管的漏极端连接至所述第一数据线，所述第一N型晶体管的源极端连接至所述写数据线；
第二N型晶体管，具有源极端、漏极端、和栅极端，所述第二N型晶体管的漏极端连接至所述第二数据线，所述第二N型晶体管的源极端连接至所述互补写数据线；以及
写信号驱动器，连接至写数据输入端、互补写数据输入端、所述写数据线、和所述互补写数据线，
所述第一N型晶体管、所述第二N型晶体管、和所述写信号驱动器被配置为响应于所述写数据输入端和所述互补写数据输入端处的信号选择性地对所述第一数据线和所述第二数据线中的一条充电或放电成小于所述第一电压的第三电压，以及选择性地对所述第一数据线和所述第二数据线中的另一条充电或放电成所述第一电压。
10.一种将数据写入存储电路的存储单元的方法，所述存储单元通过第一电压和小于所述第一电压的第二电压供电，所述方法包括：
响应于外部写使能信号将第一数据线和第二数据线连接至写驱动电路，所述第一数据线和所述第二数据线连接至所述存储单元；以及
通过所述写驱动电路，响应于所述存储电路的写数据输入端处的信号和所述存储电路的互补写数据输入端处的信号，选择性地对所述第一数据线和所述第二数据线中的一条充电或放电成小于所述第一电压的第三电压，以及对所述第一数据线和所述第二数据线中的另一条充电或放电成所述第一电压。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496025B2 (en) 2015-01-12 2016-11-15 International Business Machines Corporation Tunable negative bitline write assist and boost attenuation circuit
US9484084B2 (en) 2015-02-13 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Pulling devices for driving data lines
US9922700B2 (en) * 2016-05-24 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory read stability enhancement with short segmented bit line architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1141491A (zh) * 1995-05-16 1997-01-29 株式会社东芝 非易失性半导体存储装置
US5712582A (en) * 1995-06-22 1998-01-27 Advantest Corporation Test signal generator having timing calibration circuit
CN102231424A (zh) * 2011-06-24 2011-11-02 清华大学 相变存储单元及相变存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
US7800959B2 (en) * 2008-09-19 2010-09-21 Freescale Semiconductor, Inc. Memory having self-timed bit line boost circuit and method therefor
JP5306084B2 (ja) * 2009-07-10 2013-10-02 株式会社東芝 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1141491A (zh) * 1995-05-16 1997-01-29 株式会社东芝 非易失性半导体存储装置
US5712582A (en) * 1995-06-22 1998-01-27 Advantest Corporation Test signal generator having timing calibration circuit
CN102231424A (zh) * 2011-06-24 2011-11-02 清华大学 相变存储单元及相变存储器

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