KR20170000024A - 고속으로 동작하는 클록 게이팅 회로 - Google Patents

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Abstract

본 발명에 따른 클록 게이팅 회로는 클록 신호에 기초하여 제 1 노드를 충전하는 제 1 프리차지 유닛, 상기 클록 신호에 기초하여 제 2 노드를 충전하는 제 2 프리차지 유닛, 상기 클록 신호에 기초하여 상기 제 1 노드를 방전하는 제 1 디스차지 유닛, 상기 클록 신호에 기초하여 상기 제 2 노드를 방전하는 제 2 디스차지 유닛, 상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드를 충전 상태로 유지시키는 제 1 크로스-커플드 유지 유닛, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 충전 상태로 유지시키는 제 2 크로스-커플드 유지 유닛, 그리고 클록 인에이블 신호에 기초하여 상기 제 1 노드 또는 상기 제 2 노드를 방전시키도록 상기 제 1 및 제 2 디스차지 유닛을 제어하는 제어 유닛을 포함하되, 상기 제어 유닛은 상기 제 2 노드에서 상기 클록 인에이블 신호에 따라 특정 시간 동안 상기 클록 신호에 대응하는 파형을 가지는 출력 클록 신호를 출력하도록 상기 제 2 디스차지 유닛을 제어한다.

Description

고속으로 동작하는 클록 게이팅 회로{CLOCK GATING CIRCUIT OPERATING AT HIGH SPEED}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 고속으로 동작하는 클록 게이팅 회로에 관한 것이다.
일반적으로 디지털 시스템은 조합 혹은 순차 회로로 분류할 수 있다. 조합 회로는 로직 게이트들로 구성되며, 로직 게이트들의 출력들은 현재의 입력 값들에 의하여 순차적으로 결정된다. 조합 회로는 일련의 불 표현들(Boolean expression)에 의하여 논리적으로 표현되는 정보 처리 동작을 수행한다. 순차 회로들은 로직 게이트들의 추가로 플립플롭이라 불리는 저장 소자들을 사용한다. 저장 소자들의 출력은 입력들 및 저장 소자들의 상태의 함수이다. 저장 소자들의 상태는 이전 입력들의 함수이다.
디지털 시스템은 정보 처리 동작을 위하여 복수의 기능 블록들을 포함한다. 정보 처리 동작을 수행하는 동안 모든 기능 블록들이 사용되지는 않는다. 따라서, 전력 소모 및 발열을 줄이기 위해 현재 동작하지 않는 블록에 대하여는 클록 신호를 차단할 필요가 있다. 클록 게이팅 회로는 디지털 시스템에서 동작하지 않는 기능 블록에 클록 신호를 차단하는 역할을 한다.
본 발명의 목적은 고속으로 동작하는 클록 게이팅 회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 클록 게이팅 회로는 클록 신호에 기초하여 제 1 노드를 충전하는 제 1 프리차지 유닛, 상기 클록 신호에 기초하여 제 2 노드를 충전하는 제 2 프리차지 유닛, 상기 클록 신호에 기초하여 상기 제 1 노드를 방전하는 제 1 디스차지 유닛, 상기 클록 신호에 기초하여 상기 제 2 노드를 방전하는 제 2 디스차지 유닛, 상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드를 충전 상태로 유지시키는 제 1 크로스-커플드 유지 유닛, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 충전 상태로 유지시키는 제 2 크로스-커플드 유지 유닛, 그리고 클록 인에이블 신호에 기초하여 상기 제 1 노드 또는 상기 제 2 노드를 방전시키도록 상기 제 1 및 제 2 디스차지 유닛을 제어하는 제어 유닛을 포함하되, 상기 제어 유닛은 상기 제 2 노드에서 상기 클록 인에이블 신호에 따라 특정 시간 동안 상기 클록 신호에 대응하는 파형을 가지는 출력 클록 신호를 출력하도록 상기 제 2 디스차지 유닛을 제어한다.
상기 목적을 달성하기 위한 본 발명에 따른 클록 게이팅 회로는 전원 노드에 일단이 연결되고 제 1 노드에 타단이 연결되며, 상기 제 1 노드가 충전되도록 클록 신호에 따라 턴 온 되는 제 1 트랜지스터, 상기 전원 노드에 일단이 연결되고 출력 클록 신호가 출력되는 제 2 노드에 타단이 연결되며, 상기 제 2 노드가 충전되도록 상기 클록 신호에 따라 턴 온 되는 제 2 트랜지스터, 상기 전원 노드에 일단이 연결되고 상기 제 1 노드에 타단이 연결되며, 상기 제 1 노드가 충전되도록 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 3 트랜지스터, 상기 전원 노드에 일단이 연결되고 상기 제 2 노드에 타단이 연결되며, 상기 제 2 노드가 충전되도록 상기 제 1 노드의 전압 레벨에 따라 턴 온 되는 제 4 트랜지스터, 상기 클록 신호에 따라 턴 온 되는 제 5 트랜지스터, 일단이 상기 제 5 트랜지스터의 일단에 연결되며, 상기 제 1 노드가 방전되도록 제 3 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터, 상기 제 2 노드에 일단이 연결되고 상기 제 3 노드에 타단이 연결되며, 상기 제 3 노드의 전압 레벨에 기초하여 상기 제 2 노드가 방전되도록, 상기 클록 신호에 따라 턴 온 되는 제 7 트랜지스터, 그리고 상기 제 1 노드 또는 상기 제 2 노드가 방전되도록, 상기 클록 인에이블 신호에 기초하여 상기 제 3 노드의 전압 레벨을 제어하는 제어 유닛을 포함하되, 상기 제 5 및 제 6 트랜지스터들이 턴 온 되는 경우에 상기 제 1 노드가 방전되도록, 상기 제 5 트랜지스터의 타단 및 상기 제 6 트랜지스터의 타단 중 하나는 상기 제 1 노드에 연결된다.
본 발명의 실시 예에 따르면, 하나의 제어 유닛을 통해 충-방전 노드들이 모두 제어되고, 클록 인에이블 신호와 출력 클록 신호 사이의 딜레이 경로를 감소시켜 고속으로 동작하는 클록 게이팅 회로를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다.
도 2는 도 1의 클록 게이팅 회로를 보여주는 회로도이다.
도 3은 도 2에서 각 신호들의 파형을 예시적으로 보여주는 타이밍도이다.
도 4는 도 2에서 제어 유닛의 2-1 OAI 논리 회로를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다.
도 6은 도 5의 클록 게이팅 회로를 보여주는 회로도이다.
도 7은 도 6에서 각 신호들의 파형을 예시적으로 보여주는 타이밍도이다.
도 8은 도 6에서 제어 유닛의 2-1 OAI 논리 회로를 예시적으로 보여주는 회로도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다.
도 10은 도 9의 클록 게이팅 회로를 보여주는 회로도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 회로도이다.
도 12는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 실시 예를 보여주는 회로도이다.
도 13은 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 다른 실시 예를 보여주는 회로도이다.
도 14는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 또 다른 실시 예를 보여주는 회로도이다.
도 15는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 또 다른 실시 예를 보여주는 회로도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다.
도 17은 도 16의 클록 게이팅 회로를 보여주는 회로도이다.
도 18은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 회로도이다.
도 19는 본 발명의 클록 게이팅 회로를 포함하는 SSD를 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 클록 게이팅 회로를 포함하는 eMMC를 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 클록 게이팅 회로를 포함하는 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 클록 게이팅 회로를 포함하는 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 클록 게이팅 회로가 본 발명의 특징 및 기능을 설명하기 위한 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다. 도 1을 참조하면, 클록 게이팅 회로(100)는 제 1 및 제 2 프리차지 유닛(110, 130), 제 1 및 제 2 크로스-커플드 유지(Cross-Coupled Maintain) 유닛(120, 140), 제 1 및 제 2 디스차지 유닛(160, 170) 및 제어 유닛(150)을 포함할 수 있다. 클록 게이팅 회로(100)는 클록 인에이블 신호(EN)에 따라 클록 신호(CLK)를 출력 클록 신호(CLKOUT)로 전달하거나 전달하지 않을 수 있다.
제 1 및 제 2 프리차지 유닛(110, 130)은 클록 신호(CLK)에 따라 제 1 및 제 2 내부 신호(NET1, NET2)를 제 1 레벨로 변경할 수 있다. 예를 들면, 제 1 레벨은 하이 레벨일 수 있다. 제 1 및 제 2 디스차지 유닛(160, 170)은 클록 신호(CLK) 및 제어 유닛(150)의 제어에 따라 제 1 및 제 2 내부 신호(NET1, NET2)를 제 2 레벨로 변경할 수 있다. 예를 들면, 제 2 레벨은 로우 레벨일 수 있다. 제어 유닛(150)은 클록 인에이블 신호(EN), 제 1 내부 신호(NET1) 및 제 2 내부 신호의 반전 신호(NET2B)를 논리 연산하여 제 1 및 제 2 디스차지 유닛(160, 170)을 제어하기 위한 출력 신호를 생성할 수 있다.
제 2 내부 신호(NET2)가 제 2 레벨로 변경될 때, 제 1 크로스-커플드 유지 유닛(120)은 제 2 내부 신호(NET2)를 수신하여 제 1 내부 신호(NET1)를 제 1 레벨로 유지할 수 있다. 제 1 내부 신호(NET1)가 제 2 레벨로 변경될 때, 제 2 크로스-커플드 유지 유닛(140)은 제 1 내부 신호(NET1)를 수신하여 제 2 내부 신호(NET2)를 제 1 레벨로 유지할 수 있다.
클록 인에이블 신호(EN)가 제 1 레벨인 경우, 제 2 디스차지 유닛(170)은 제 2 내부 신호(NET2)를 제 2 레벨로 변경할 수 있다. 이때 제 1 크로스-커플드 유지 유닛(120)은 제 1 내부 신호(NET1)를 제 1 레벨로 유지할 수 있다. 클록 인에이블 신호(EN)가 제 2 레벨인 경우, 제 1 디스차지 유닛(160)은 제 1 내부 신호(NET1)를 제 2 레벨로 변경할 수 있다. 이때 제 2 크로스-커플드 유지 유닛(140)은 제 2 내부 신호(NET2)를 제 1 레벨로 유지할 수 있다.
이상에서 설명된 동작들을 통하여, 클록 게이팅 회로(100)는 클록 게이팅 회로(100)는 클록 인에이블 신호(EN)에 따라 클록 신호(CLK)를 출력 클록 신호(CLKOUT)로 전달하거나 전달하지 않을 수 있다. 예를 들면, 클록 게이팅 회로(100)는 제 1 및 제 2 내부 신호(NET1, NET2)를 제어하여 출력 클록 신호(CLKOUT)를 생성할 수 있다. 클록 게이팅 회로(100)는, 클록 인에이블 신호(EN)가 제 1 레벨인 경우, 클록 신호(CLK)를 출력 클록 신호(CLKOUT)로 전달할 수 있다. 클록 게이팅 회로(100)는, 클록 인에이블 신호(EN)가 제 2 레벨인 경우, 클록 신호(CLK)를 출력 클록 신호(CLKOUT)로 전달하지 않을 수 있다.
본 발명에 따른 클록 게이팅 회로(100)는 클록 인에이블 신호(EN)와 출력 클록 신호(CLKOUT) 사이의 게이트 수를 줄여 전파 딜레이를 감소시킬 수 있다. 또한, 클록 게이팅 회로(100)는 하나의 제어 유닛(150)을 통해 제 1 및 제 2 디스차지 유닛(160, 170)을 제어하여 클록 게이팅 동작의 오류를 감소시킬 수 있다.
도 2는 도 1의 클록 게이팅 회로를 보여주는 회로도이다. 도 2를 참조하면, 제어 유닛(150)은 OR-AND-Invert(OAI) 논리 회로로 구성될 수 있다. 예를 들면, 2-1 OAI 논리 회로는 2개의 OR 게이트 입력들 및 1개의 AND 게이트 입력을 포함할 수 있다. 제어 유닛(150)은 클록 인에이블 신호(EN), 제 1 내부 신호(NET1) 및 제 2 내부 신호의 반전 신호(NET2B)를 논리 연산하여 제 1 및 제 2 디스차지 유닛(160, 170)을 제어하기 위한 출력 신호를 생성할 수 있다.
제 1 및 제 2 프리차지 유닛(110, 130)은 클록 신호(CLK)에 따라 제 1 및 제 2 노드(N1, N2)를 전원 전압(VDD)으로 충전할 수 있다. 예를 들면, 제 1 및 제 2 프리차지 유닛(110, 130)은 제 1 및 제 3 PMOS 트랜지스터들(PM1, PM3)로 구현될 수 있다. 클록 신호(CLK)가 로우 레벨일 경우, 제 1 및 제 3 PMOS 트랜지스터들(PM1, PM3)은 턴 온 될 수 있다. 따라서, 제 1 및 제 2 노드(N1, N2)는 전원 전압(VDD)으로 충전될 수 있다.
이때 제 1 내부 신호(NET1)는 하이 레벨이고 제 2 내부 신호의 반전 신호(NET2B)는 로우 레벨이므로, 제어 유닛(150)은 클록 인에이블 신호(EN)를 반전시키는 인버터로서 동작할 수 있다. 예를 들면, 클록 인에이블 신호(EN)가 하이 레벨인 경우, 제 3 노드(N3)는 로우 레벨이 된다. 따라서, 제 1 NMOS 트랜지스터(NM1)는 턴 오프 된다. 그리고 클록 신호(CLK)가 하이 레벨로 변경되면, 제 3 NMOS 트랜지스터(NM3)는 턴 온 된다. 따라서, 제 2 노드(N2)는 제어 유닛(150)을 통해 방전될 수 있다. 제 2 노드(N2)가 방전되면, 로우 레벨인 제 2 내부 신호(NET2)에 의해 제 2 PMOS 트랜지스터(PM2)는 턴 온 될 수 있다. 따라서, 제 1 노드(N1)는 전원 전압(VDD)으로 유지될 수 있다.
예를 들면, 클록 인에이블 신호(EN)가 로우 레벨인 경우, 제 3 노드(N3)는 하이 레벨이 된다. 따라서, 제 1 NMOS 트랜지스터(NM1)는 턴 온 된다. 그리고 클록 신호(CLK)가 하이 레벨로 변경되면, 제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)는 턴 온 된다. 따라서, 제 1 노드(N1)는 방전될 수 있다. 제 1 노드(N1)가 방전되면, 로우 레벨인 제 1 내부 신호(NET1)에 의해 제 4 PMOS 트랜지스터(PM4)는 턴 온 될 수 있다. 따라서, 제 1 노드(N1)는 전원 전압(VDD)으로 유지될 수 있다.
이상에서 살펴본 바와 같이, 제 1 및 제 2 프리차지 유닛(110, 130)은 클록 신호(CLK)에 따라 제 1 및 제 2 노드(N1, N2)를 충전할 수 있다. 제 1 및 제 2 디스차지 유닛(160, 170)은 클록 신호(CLK) 및 제어 유닛(150)의 제어에 따라 제 1 및 제 2 노드(N1, N2)를 방전할 수 있다.
제어 유닛(150)은 클록 인에이블 신호(EN)에 따라 제 1 또는 제 2 노드(N1, N2)를 방전시키도록 제 1 및 제 2 디스차지 유닛(160, 170)을 제어할 수 있다. 제 1 및 제 2 내부 신호(NET1, NET2)는 제 1 및 제 2 노드(N1, N2)의 충-방전에 따라 레벨이 변경되는 신호들이다.
제 2 내부 신호(NET2)가 로우 레벨로 변경될 때, 제 1 크로스-커플드 유지 유닛(120)은 제 1 내부 신호(NET1)를 제 1 레벨로 유지할 수 있다. 제 1 내부 신호(NET1)가 로우 레벨로 변경될 때, 제 2 크로스-커플드 유지 유닛(140)은 제 2 내부 신호(NET2)를 제 1 레벨로 유지할 수 있다.
클록 게이팅 회로(100)는 클록 인에이블 신호(EN)에 따라 클록 신호(CLK)를 전달하거나 전달하지 않을 수 있다. 본 발명에 따른 클록 게이팅 회로(100)는 클록 인에이블 신호(EN)와 출력 클록 신호(CLKOUT) 사이의 게이트 수를 줄여 전파 딜레이를 감소시킬 수 있다. 또한, 클록 게이팅 회로(100)는 하나의 제어 유닛(150)을 통해 제 1 및 제 2 디스차지 유닛(160, 170)을 제어하여 클록 게이팅 동작의 오류를 감소시킬 수 있다.
도 3은 도 2에서 각 신호들의 파형을 예시적으로 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, 출력 클록 신호(CLKOUT)는 출력 인에이블 신호(EN)가 하이 레벨인 경우에만 변동되고 있다.
제 1 시점(t1) 이전에, 클록 신호(CLK)는 로우 레벨이므로, 제 1 및 제 2 내부 신호(NET1, NET2)는 하이 레벨이다. 클록 인에이블 신호(EN)가 하이 레벨인 구간(t1~t4) 동안, 제 2 내부 신호(NET2)는 클록 신호(CLK)에 따라 로우 또는 하이 레벨을 반복하여 가진다. 예를 들면, 클록 신호(CLK)가 하이 레벨이면, 제 2 내부 신호(NET2)는 로우 레벨이다. 클록 신호(CLK)가 로우 레벨이면, 제 2 내부 신호(NET2)는 하이 레벨이다. 이때 제 1 내부 신호(NET1)는 제 1 크로스-커플드 유지 유닛(120)에 의해 하이 레벨을 유지할 수 있다. 제 2 내부 신호(NET2)는 출력 클록 신호(CLKOUT)로서 출력된다.
제 4 시점(t4)과 제 5 시점(t5) 사이에서, 클록 인에이블 신호(EN)는 로우 레벨로 변경된다. 클록 인에이블 신호(EN)가 로우 레벨인 구간(t5~t10) 동안, 제 1 내부 신호(NET1)는 클록 신호(CLK)에 따라 로우 또는 하이 레벨을 반복하여 가진다. 예를 들면, 클록 신호(CLK)가 하이 레벨이면, 제 1 내부 신호(NET1)는 로우 레벨이다. 클록 신호(CLK)가 로우 레벨이면, 제 1 내부 신호(NET1)는 하이 레벨이다. 이때 제 2 내부 신호(NET2)는 제 2 크로스-커플드 유지 유닛(140)에 의해 하이 레벨을 유지할 수 있다. 제 2 내부 신호(NET2)는 출력 클록 신호(CLKOUT)로서 출력된다.
따라서, 클록 인에이블 신호(EN)가 활성화된 경우, 반전된 클록 신호(CLK)는 출력 클록 신호(CLKOUT)로 전달될 수 있다. 클록 인에이블 신호(EN)가 비활성화된 경우, 반전된 클록 신호(CLK)는 출력 클록 신호(CLKOUT)로 전달되지 않는다.
도 4는 도 2에서 제어 유닛의 2-1 OAI 논리 회로를 예시적으로 보여주는 회로도이다. 도 2 및 도 4를 참조하면, 제어 유닛(150)은 PMOS 및 NMOS 트랜지스터들(MP1, MP2, MP3, MN1, MN2, MN3)로 구성될 수 있다. 하지만, 제어 유닛(150)은 이것에 한정되지 않는다.
제 1 PMOS 트랜지스터(MP1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 PMOS 트랜지스터(MP2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 PMOS 트랜지스터(MP3)의 게이트는 제 2 내부 신호의 반전 신호(NET2B)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1)가 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다. 또한, 클록 인에이블 신호(EN) 및 제 2 내부 신호의 반전 신호(NET2B)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다.
제 1 NMOS 트랜지스터(MN1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 NMOS 트랜지스터(MN2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 NMOS 트랜지스터(MN3)의 게이트는 제 2 내부 신호의 반전 신호(NET2B)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1) 및 클록 인에이블 신호(EN)가 모두 하이 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다. 또한, 제 1 내부 신호(NET1) 및 제 2 내부 신호의 반전 신호(NET2B)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다.
따라서, 제어 유닛(150)은 클록 인에이블 신호(EN) 및 제 2 내부 신호의 반전 신호(NET2B)의 OR 연산 결과와 제 1 내부 신호(NET1)를 AND 연산한 후 반전시킨 값을 출력할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다. 도 5를 참조하면, 클록 게이팅 회로(200)는 제 1 및 제 2 프리차지 유닛(210, 230), 제 1 및 제 2 크로스-커플드 유지(Cross-Coupled Maintain) 유닛(220, 240), 제 1 및 제 2 디스차지 유닛(260, 270), 제어 유닛(250) 및 반전 유닛(280)을 포함할 수 있다. 클록 게이팅 회로(200)는 클록 인에이블 신호(EN)에 따라 클록 신호(CLK)를 출력 클록 신호(CLKOUT)로 전달하거나 전달하지 않을 수 있다.
제어 유닛(250)은 제 1 내부 신호(NET1), 클록 인에이블 신호(EN) 및 출력 클록 신호(CLKOUT)를 수신할 수 있다. 제어 유닛(250)은 클록 인에이블 신호(EN), 제 1 내부 신호(NET1) 및 출력 클록 신호(CLKOUT)를 논리 연산하여 제 1 및 제 2 디스차지 유닛(260, 270)을 제어하기 위한 출력 신호를 생성할 수 있다. 제어 유닛(250)은 클록 인에이블 신호(EN)에 따라 제 1 및 제 2 디스차지 유닛(260, 270)을 제어할 수 있다. 예를 들면, 클록 인에이블 신호(EN)가 제 1 레벨인 경우에 제 1 내부 신호(NET1)가 클록 신호(CLK)에 따라 변동되도록, 제어 유닛(250)은 제 1 디스차지 유닛(260)을 제어할 수 있다. 클록 인에이블 신호(EN)가 제 2 레벨인 경우에 제 2 내부 신호(NET2)가 클록 신호(CLK)에 따라 변동되도록, 제어 유닛(250)은 제 2 디스차지 유닛(270)을 제어할 수 있다.
반전 회로(280)는 제 2 내부 신호(NET2)를 반전하여 출력 클록 신호(CLKOUT)를 생성할 수 있다. 클록 게이팅 회로(200)의 대부분의 동작은 도 1의 클록 게이팅 회로(100)와 동일 또는 유사할 수 있다.
본 발명에 따른 클록 게이팅 회로(200)는 클록 인에이블 신호(EN)와 출력 클록 신호(CLKOUT) 사이의 게이트 수를 줄여 전파 딜레이를 감소시킬 수 있다. 또한, 클록 게이팅 회로(200)는 하나의 제어 유닛(250)을 통해 제 1 및 제 2 디스차지 유닛(260, 270)을 제어하여 클록 게이팅 동작의 오류를 감소시킬 수 있다.
도 6은 도 5의 클록 게이팅 회로를 보여주는 회로도이다. 도 6을 참조하면, 제어 유닛(250)은 OAI 논리 회로로 구성될 수 있다. 제어 유닛(250)은 클록 인에이블 신호(EN), 제 1 내부 신호(NET1) 및 출력 클록 신호(CLKOUT)를 논리 연산하여 제 1 및 제 2 디스차지 유닛(260, 270)을 제어하기 위한 출력 신호를 생성할 수 있다. 클록 게이팅 회로(200)의 대부분의 동작은 도 2의 클록 게이팅 회로(100)와 동일 또는 유사할 수 있다. 따라서, 클록 게이팅 회로(200)의 자세한 설명은 생략한다.
반전 회로(280)는 제 2 내부 신호(NET2)를 반전하여 출력 클록 신호(CLKOUT)를 생성할 수 있다. 예를 들면, 반전 유닛(280)은 인버터(INV)로 구성될 수 있다.
클록 신호(CLK)가 로우 레벨일 경우, 제 1 및 제 3 PMOS 트랜지스터들(PM1, PM3)은 턴 온 될 수 있다. 따라서, 제 1 및 제 2 노드(N1, N2)는 전원 전압(VDD)으로 충전될 수 있다. 이때 제 1 내부 신호(NET1)는 하이 레벨이고 출력 클록 신호(CLKOUT)는 로우 레벨이므로, 제어 유닛(250)은 클록 인에이블 신호(EN)를 반전시키는 인버터로서 동작할 수 있다.
제 1 및 제 2 프리차지 유닛(210, 230)은 클록 신호(CLK)에 따라 제 1 및 제 2 노드(N1, N2)를 충전할 수 있다. 제 1 및 제 2 디스차지 유닛(260, 270)은 클록 신호(CLK) 및 제어 유닛(250)의 제어에 따라 제 1 및 제 2 노드(N1, N2)를 방전할 수 있다.
제어 유닛(250)은 클록 인에이블 신호(EN)에 따라 제 1 또는 제 2 노드(N1, N2)를 방전시키도록 제 1 및 제 2 디스차지 유닛(260, 270)을 제어할 수 있다. 제 1 및 제 2 내부 신호(NET1, NET2)는 제 1 및 제 2 노드(N1, N2)의 충-방전에 따라 레벨이 변경되는 신호들이다.
제 2 내부 신호(NET2)가 로우 레벨로 변경될 때, 제 1 크로스-커플드 유지 유닛(220)은 제 1 내부 신호(NET1)를 하이 레벨로 유지할 수 있다. 제 1 내부 신호(NET1)가 로우 레벨로 변경될 때, 제 2 크로스-커플드 유지 유닛(240)은 제 2 내부 신호(NET2)를 하이 레벨로 유지할 수 있다.
클록 게이팅 회로(200)는 클록 인에이블 신호(EN)에 따라 클록 신호(CLK)를 전달하거나 전달하지 않을 수 있다. 본 발명에 따른 클록 게이팅 회로(200)는 클록 인에이블 신호(EN)와 출력 클록 신호(CLKOUT) 사이의 게이트 수를 줄여 전파 딜레이를 감소시킬 수 있다. 또한, 클록 게이팅 회로(200)는 하나의 제어 유닛(250)을 통해 제 1 및 제 2 디스차지 유닛(260, 270)을 제어하여 클록 게이팅 동작의 오류를 감소시킬 수 있다.
도 7은 도 6에서 각 신호들의 파형을 예시적으로 보여주는 타이밍도이다. 도 6 및 도 7을 참조하면, 출력 클록 신호(CLKOUT)는 출력 인에이블 신호(EN)가 하이 레벨인 경우에만 변동되고 있다.
제 1 시점(t1) 이전에, 클록 신호(CLK)는 로우 레벨이므로, 제 1 및 제 2 내부 신호(NET1, NET2)는 하이 레벨이다. 클록 인에이블 신호(EN)가 하이 레벨인 구간(t1~t4) 동안, 제 2 내부 신호(NET2)는 클록 신호(CLK)에 따라 로우 또는 하이 레벨을 반복하여 가진다. 예를 들면, 클록 신호(CLK)가 하이 레벨이면, 제 2 내부 신호(NET2)는 로우 레벨이다. 클록 신호(CLK)가 로우 레벨이면, 제 2 내부 신호(NET2)는 하이 레벨이다. 이때 제 1 내부 신호(NET1)는 제 1 크로스-커플드 유지 유닛(220)에 의해 하이 레벨을 유지할 수 있다. 제 2 내부 신호(NET2)는 반전되어 출력 클록 신호(CLKOUT)로 출력된다.
제 4 시점(t4)과 제 5 시점(t5) 사이에서, 클록 인에이블 신호(EN)는 로우 레벨로 변경된다. 클록 인에이블 신호(EN)가 로우 레벨인 구간(t5~t10) 동안, 제 1 내부 신호(NET1)는 클록 신호(CLK)에 따라 로우 또는 하이 레벨을 반복하여 가진다. 예를 들면, 클록 신호(CLK)가 하이 레벨이면, 제 1 내부 신호(NET1)는 로우 레벨이다. 클록 신호(CLK)가 로우 레벨이면, 제 1 내부 신호(NET1)는 하이 레벨이다. 이때 제 2 내부 신호(NET2)는 제 2 크로스-커플드 유지 유닛(240)에 의해 하이 레벨을 유지할 수 있다. 제 2 내부 신호(NET2)는 반전되어 출력 클록 신호(CLKOUT)로 출력된다.
따라서, 클록 인에이블 신호(EN)가 활성화된 경우, 클록 신호(CLK)는 출력 클록 신호(CLKOUT)로 전달될 수 있다. 클록 인에이블 신호(EN)가 비활성화된 경우, 클록 신호(CLK)는 출력 클록 신호(CLKOUT)로 전달되지 않는다.
도 8은 도 6에서 제어 유닛의 2-1 OAI 논리 회로를 예시적으로 보여주는 회로도이다. 도 6 및 도 8을 참조하면, 제어 유닛(250)은 PMOS 및 NMOS 트랜지스터들(MP1, MP2, MP3, MN1, MN2, MN3)로 구성될 수 있다. 하지만, 제어 유닛(250)은 이것에 한정되지 않는다.
제 1 PMOS 트랜지스터(MP1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 PMOS 트랜지스터(MP2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 PMOS 트랜지스터(MP3)의 게이트는 출력 클록 신호(CLKOUT)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1)가 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다. 또한, 클록 인에이블 신호(EN) 및 출력 클록 신호(CLKOUT)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다.
제 1 NMOS 트랜지스터(MN1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 NMOS 트랜지스터(MN2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 NMOS 트랜지스터(MN3)의 게이트는 출력 클록 신호(CLKOUT)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1) 및 클록 인에이블 신호(EN)가 모두 하이 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다. 또한, 제 1 내부 신호(NET1) 및 출력 클록 신호(CLKOUT)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다.
따라서, 제어 유닛(150)은 클록 인에이블 신호(EN) 및 출력 클록 신호(CLKOUT)의 OR 연산 결과와 제 1 내부 신호(NET1)를 AND 연산한 후 반전시킨 값을 출력할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다. 도 10은 도 9의 클록 게이팅 회로를 보여주는 회로도이다. 도 11은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 회로도이다. 클록 게이팅 회로(300)의 구성 및 동작은 대부분 도 5 및 도 6의 클록 게이팅 회로(200)와 동일 또는 유사하다. 따라서, 자세한 설명은 생략한다.
도 9 및 도 10을 참조하면, 반전 유닛(380)은 제 1 및 제 2 인버터(INV1, INV2)를 포함할 수 있다. 제 1 인버터(INV1)는 제 2 내부 신호(NET2)를 반전하여 출력 클록 신호(CLKOUT)를 생성할 수 있다. 제 2 인버터(INV2)는 제 2 내부 신호(NET2)를 반전하여 제 2 내부 신호의 반전 신호(NET2B)를 생성할 수 있다. 예를 들면, 제 1 및 제 2 인버터(INV1, INV2)는 서로 다른 구동 능력을 가질 수 있다. 제 1 인버터(INV1)는 제 2 인버터(INV2)보다 더 큰 구동 능력을 가질 수 있다. 또는 제 2 인버터(INV2)는 제 1 인버터(INV1)보다 더 큰 구동 능력을 가질 수 있다. 제어 유닛(350)은 출력 클록 신호(CLKOUT)를 대신하여 제 2 내부 신호의 반전 신호(NET2B)를 수신할 수 있다.
도 11을 참조하면, 제어 유닛(350)은 테스트 인에이블 신호(SE)를 더 수신할 수 있다. 예를 들면, 테스트 인에이블 신호(SE)가 하이 레벨인 경우, 클록 게이팅 회로(300)는 클록 인에이블 신호(EN)와 관계없이 클록 신호(CLK)를 그대로 출력 클록 신호(CLKOUT)로 전달할 수 있다. 테스트 인에이블 신호(SE)는 클록 신호(CLK)와 출력 클록 신호(CLKOUT)의 정합성을 확인하는 데 사용될 수 있다. 테스트 인에이블 신호(SE)는 클록 게이팅 동작 동안에는 로우 레벨로 설정될 수 있다.
도 12는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 실시 예를 보여주는 회로도이다. 도 11 및 도 12를 참조하면, 제어 유닛(350)은 PMOS 및 NMOS 트랜지스터들(MP1~MP4, MN1~MN4)로 구성될 수 있다. 하지만, 제어 유닛(350)은 이것에 한정되지 않는다.
제 1 PMOS 트랜지스터(MP1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 PMOS 트랜지스터(MP2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 PMOS 트랜지스터(MP3)의 게이트는 테스트 인에이블 신호(SE)를 수신할 수 있다. 제 4 PMOS 트랜지스터(MP4)의 게이트는 제 2 내부 신호의 반전 신호(NET2B)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1)가 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다. 또한, 클록 인에이블 신호(EN), 테스트 인에이블 신호(SE) 및 제 2 내부 신호의 반전 신호(NET2B)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 전원 전압(VDD)으로 충전될 수 있다.
제 1 NMOS 트랜지스터(MN1)의 게이트는 제 1 내부 신호(NET1)를 수신할 수 있다. 제 2 NMOS 트랜지스터(MN2)의 게이트는 클록 인에이블 신호(EN)를 수신할 수 있다. 제 3 NMOS 트랜지스터(MN3)의 게이트는 테스트 인에이블 신호(SE)를 수신할 수 있다. 제 4 NMOS 트랜지스터(MN4)의 게이트는 제 2 내부 신호의 반전 신호(NET2B)를 수신할 수 있다. 예를 들면, 제 1 내부 신호(NET1) 및 클록 인에이블 신호(EN)가 모두 하이 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다. 또한, 제 1 내부 신호(NET1) 및 테스트 인에이블 신호(SE)가 모두 하이 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다. 제 1 내부 신호(NET1) 및 제 2 내부 신호의 반전 신호(NET2B)가 모두 로우 레벨인 경우, 제 3 노드(N3)는 접지 전압으로 방전될 수 있다.
따라서, 제어 유닛(350)은 클록 인에이블 신호(EN), 테스트 인에이블 신호(SE) 및 제 2 내부 신호의 반전 신호(NET2B)의 OR 연산 결과와 제 1 내부 신호(NET1)를 AND 연산한 후 반전시킨 값을 출력할 수 있다.
도 13은 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 다른 실시 예를 보여주는 회로도이다. 도 14는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 또 다른 실시 예를 보여주는 회로도이다. 도 15는 도 11에서 제어 유닛의 3-1 OAI 논리 회로의 또 다른 실시 예를 보여주는 회로도이다.
도 13을 참조하면, 제 4 NMOS 트랜지스터(MN4)는 제 3 노드(N3) 및 접지 노드 사이에 연결될 수 있다. 도 14를 참조하면, 제 1 PMOS 트랜지스터(MP1)의 일단은 제 3 노드(N3)에 연결되고, 제 1 PMOS 트랜지스터(MP1)의 다른 일단은 제 3 및 제 4 PMOS 트랜지스터들(MP3, MP4) 각각의 일단에 연결될 수 있다. 도 15를 참조하면, 제어 유닛(350)은 도 13 및 도 14의 구성 방법을 결합하여 구현될 수 있다. 예를 들면, 제 4 NMOS 트랜지스터(MN4)는 제 3 노드(N3) 및 접지 노드 사이에 연결될 수 있다. 또한, 제 1 PMOS 트랜지스터(MP1)의 일단은 제 3 노드(N3)에 연결되고, 제 1 PMOS 트랜지스터(MP1)의 다른 일단은 제 3 및 제 4 PMOS 트랜지스터들(MP3, MP4) 각각의 일단에 연결될 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 블록도이다. 도 17은 도 16의 클록 게이팅 회로를 보여주는 회로도이다. 도 18은 본 발명의 또 다른 실시 예에 따른 클록 게이팅 회로를 보여주는 회로도이다. 클록 게이팅 회로(400, 500)의 구성 및 동작은 대부분 도 9 내지 도 11의 클록 게이팅 회로(300)와 동일 또는 유사하다. 따라서, 자세한 설명은 생략한다.
도 16 및 도 17을 참조하면, 반전 유닛(480)은 제 1 및 제 2 인버터(INV1, INV2) 및 제 5 NMOS 트랜지스터(NM5)를 포함할 수 있다. 제 1 인버터(INV1)는 제 2 내부 신호(NET2)를 반전하여 출력 클록 신호(CLKOUT)를 생성할 수 있다. 제 2 인버터(INV2)는 제 2 내부 신호(NET2)를 반전하여 제 2 내부 신호의 반전 신호(NET2B)를 생성할 수 있다. 예를 들면, 제 1 및 제 2 인버터(INV1, INV2)는 서로 다른 구동 능력을 가질 수 있다. 제 1 인버터(INV1)는 제 2 인버터(INV2)보다 더 큰 구동 능력을 가질 수 있다. 또는 제 2 인버터(INV2)는 제 1 인버터(INV1)보다 더 큰 구동 능력을 가질 수 있다.
제 5 NMOS 트랜지스터(NM5)는 제 2 및 제 4 노드(N2, N4) 사이에 연결되어 제 2 노드(N2)의 방전을 보조할 수 있다. 예를 들면, 제 2 내부 신호(NET2)가 로우 레벨일 때 제 5 NMOS 트랜지스터(NM5)의 게이트에 하이 레벨이 입력되어 제 5 NMOS 트랜지스터(NM5)는 턴 온 될 수 있다. 따라서, 제 2 노드(N2)는 제 5 NMOS 트랜지스터(NM5)를 통해 확실히 방전될 수 있다. 그 결과 제 2 내부 신호(NET2)는 로우 및 하이 레벨이 명확히 구별되는 파형을 가질 수 있다. 결국, 출력 클록 신호(CLKOUT)의 파형은 명확해질 수 있다.
제어 유닛(450)은 테스트 인에이블 신호(SE), 클록 인에이블 신호(EN) 및 제 1 내부 신호(NET1)를 수신할 수 있다. 제어 유닛(450)은 테스트 인에이블 신호(SE), 클록 인에이블 신호(EN) 및 제 1 내부 신호(NET1)의 논리 연산을 통해 제 1 및 제 2 디스차지 유닛(460, 470)을 제어할 수 있다.
제 1 디스차지 유닛(460)은 제 1, 제 2 및 제 4 NMOS 트랜지스터(NM1, NM2, NM4)를 포함할 수 있다. 제 1 내부 신호(NET1)는 제 4 NMOS 트랜지스터(NM4)의 게이트에 입력될 수 있다. 예를 들면, 제 2 내부 신호(NET2)가 하이 레벨로 유지되는 동안 제 1 노드(N1)는 클록 신호(CLK)에 따라 방전되므로, 클록 인에이블 신호(EN)가 하이 레벨이고 클록 신호(CLK) 및 제 2 내부 신호(NET2)가 하이 레벨인 경우, 제 1 디스차지 유닛(460)은 제 1 노드(N1)를 접지 전압으로 방전시킬 수 있다.
도 18을 참조하면, 클록 게이팅 회로(500)는 구성 및 동작에 있어서 도 17의 클록 게이팅 회로(400)와 대부분 동일 또는 유사하다. 다만, 클록 게이팅 회로(500)는 도 17의 클록 게이팅 회로(400)에서 반전 유닛(480)을 제거한 것이다. 따라서, 클록 게이팅 회로(500)는 도 17의 클록 게이팅 회로(400)에 비하여 면적을 감소시킬 수 있다. 출력 클록 신호(CLKOUT)는 클록 신호(CLK)의 반전 파형일 수 있다. 하지만, 출력 클록 신호(CLKOUT)를 수신하는 기능 블록에서 출력 클록 신호(CLKOUT)는 반전되어 사용될 수 있다.
도 19는 본 발명의 클록 게이팅 회로를 포함하는 SSD를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다. 불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(VPPx)을 제공받도록 구현될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1240) 및 불 휘발성 메모리 인터페이스(1250)를 포함할 수 있다.
적어도 하나의 프로세서(1210)는 SSD 제어기(1200)의 전반적인 동작을 제어할 수 있다. 적어도 하나의 프로세서(1210)는 복수의 기능 블록들을 포함할 수 있다. 소비 전력을 절감하고 고속으로 동작하기 위하여, 적어도 하나의 프로세서(1210)는 도 1 내지 도 18에서 설명된 클록 게이팅 회로를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 20은 본 발명의 클록 게이팅 회로를 포함하는 eMMC를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다.
적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 적어도 하나의 제어기 코어(2210)는 복수의 기능 블록들을 포함할 수 있다. 소비 전력을 절감하고 고속으로 동작하기 위하여, 적어도 하나의 제어기 코어(2210)는 도 1 내지 도 18에서 설명된 클록 게이팅 회로를 포함할 수 있다.
호스트 인터페이스(2240)는 제어기(2200)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(VPPx)을 선택적으로 제공받을 수 있다.
도 21은 본 발명의 클록 게이팅 회로를 포함하는 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 21을 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
중앙처리장치(3231)는 UFS 장치(3200)의 전반적인 동작을 제어할 수 있다. 중앙처리장치(3231)는 복수의 기능 블록들을 포함할 수 있다. 소비 전력을 절감하고 고속으로 동작하기 위하여, 중앙처리장치(3231)는 도 1 내지 도 18에서 설명된 클록 게이팅 회로를 포함할 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 응답 신호(response)를 보내고, 커맨드 완료를 알린다. UFS 호스트(3100)는 응답 신호를 전달받은 커맨드에 대한 완료 여부를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
도 22는 본 발명의 클록 게이팅 회로를 포함하는 모바일 장치를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 모바일 장치(4000)는 애플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
애플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 애플리케이션 프로세서(4100)는 복수의 기능 블록들을 포함할 수 있다. 소비 전력을 절감하고 고속으로 동작하기 위하여, 애플리케이션 프로세서(4100)는 도 1 내지 도 18에서 설명된 클록 게이팅 회로를 포함할 수 있다.
통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 애플리케이션 프로세서(4200)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300, 400, 500 : 클록 게이팅 회로
110, 210, 310, 410, 510 : 제 1 프리차지 유닛
120, 220, 320, 420, 520 : 제 1 크로스-커플드 유지 유닛
130, 230, 330, 430, 530 : 제 2 프리차지 유닛
140, 240, 340, 440, 540 : 제 2 크로스-커플드 유지 유닛
150, 250, 350, 450, 550 : 제어 유닛
160, 260, 360, 460, 560 : 제 1 디스차지 유닛
170, 270, 370, 470, 570 : 제 2 디스차지 유닛
280, 380, 480 : 반전 유닛
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (10)

  1. 클록 신호에 기초하여 제 1 노드를 충전하는 제 1 프리차지 유닛;
    상기 클록 신호에 기초하여 제 2 노드를 충전하는 제 2 프리차지 유닛;
    상기 클록 신호에 기초하여 상기 제 1 노드를 방전하는 제 1 디스차지 유닛;
    상기 클록 신호에 기초하여 상기 제 2 노드를 방전하는 제 2 디스차지 유닛;
    상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드를 충전 상태로 유지시키는 제 1 크로스-커플드 유지 유닛;
    상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 충전 상태로 유지시키는 제 2 크로스-커플드 유지 유닛; 그리고
    클록 인에이블 신호에 기초하여 상기 제 1 노드 또는 상기 제 2 노드를 방전시키도록 상기 제 1 및 제 2 디스차지 유닛을 제어하는 제어 유닛을 포함하되,
    상기 제어 유닛은 상기 제 2 노드에서 상기 클록 인에이블 신호에 따라 특정 시간 동안 상기 클록 신호에 대응하는 파형을 가지는 출력 클록 신호를 출력하도록 상기 제 2 디스차지 유닛을 제어하는 클록 게이팅 회로.
  2. 제 1 항에 있어서,
    상기 클록 신호의 크기가 제 1 레벨인 경우, 상기 제 1 및 제 2 프리차지 유닛은 상기 제 1 및 제 2 노드를 제 2 레벨로 충전하는 클록 게이팅 회로.
  3. 제 2 항에 있어서,
    상기 클록 신호의 크기가 상기 제 2 레벨이고 상기 클록 인에이블 신호의 크기가 상기 제 1 레벨인 경우, 상기 제 1 디스차지 유닛은 상기 제 1 노드를 상기 제 1 레벨로 방전하는 클록 게이팅 회로.
  4. 제 2 항에 있어서,
    상기 클록 신호의 크기가 상기 제 2 레벨이고 상기 클록 인에이블 신호의 크기가 상기 제 2 레벨인 경우, 상기 제 2 디스차지 유닛은 상기 제 2 노드를 상기 제 1 레벨로 방전하는 클록 게이팅 회로.
  5. 제 2 항에 있어서,
    상기 제 2 노드가 상기 제 1 레벨로 방전되는 경우, 상기 제 1 크로스-커플드 유지 유닛은 상기 제 1 노드를 상기 제 2 레벨로 유지시키는 클록 게이팅 회로.
  6. 제 2 항에 있어서,
    상기 제 1 노드가 상기 제 1 레벨로 방전되는 경우, 상기 제 2 크로스-커플드 유지 유닛은 상기 제 2 노드를 상기 제 2 레벨로 유지시키는 클록 게이팅 회로.
  7. 제 2 항에 있어서,
    상기 제어 유닛은 상기 제 1 및 제 2 노드들의 전압 레벨들 및 상기 클록 인에이블 신호의 논리 연산을 통해 상기 제 1 및 제 2 디스차지 유닛들을 제어하기 위한 제어 신호를 생성하는 클록 게이팅 회로.
  8. 제 2 항에 있어서,
    상기 제 1 레벨은 로우 레벨이고, 상기 제 2 레벨은 하이 레벨인 클록 게이팅 회로.
  9. 제 1 항에 있어서,
    상기 출력 클록 신호를 반전시키는 반전 유닛을 더 포함하고,
    상기 제어 유닛은, 상기 클록 인에이블 신호 및 상기 반전 유닛의 출력 신호를 논리합 연산한 결과값과 상기 제 1 노드의 전압 레벨을 논리곱 연산하여, 상기 제 1 및 제 2 디스차지 유닛들을 제어하기 위한 제어 신호를 생성하는 클록 게이팅 회로.
  10. 전원 노드에 일단이 연결되고 제 1 노드에 타단이 연결되며, 상기 제 1 노드가 충전되도록 클록 신호에 따라 턴 온 되는 제 1 트랜지스터;
    상기 전원 노드에 일단이 연결되고 출력 클록 신호가 출력되는 제 2 노드에 타단이 연결되며, 상기 제 2 노드가 충전되도록 상기 클록 신호에 따라 턴 온 되는 제 2 트랜지스터;
    상기 전원 노드에 일단이 연결되고 상기 제 1 노드에 타단이 연결되며, 상기 제 1 노드가 충전되도록 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 3 트랜지스터;
    상기 전원 노드에 일단이 연결되고 상기 제 2 노드에 타단이 연결되며, 상기 제 2 노드가 충전되도록 상기 제 1 노드의 전압 레벨에 따라 턴 온 되는 제 4 트랜지스터;
    상기 클록 신호에 따라 턴 온 되는 제 5 트랜지스터;
    일단이 상기 제 5 트랜지스터의 일단에 연결되며, 상기 제 1 노드가 방전되도록 제 3 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터;
    상기 제 2 노드에 일단이 연결되고 상기 제 3 노드에 타단이 연결되며, 상기 제 3 노드의 전압 레벨에 기초하여 상기 제 2 노드가 방전되도록, 상기 클록 신호에 따라 턴 온 되는 제 7 트랜지스터; 그리고
    상기 제 1 노드 또는 상기 제 2 노드가 방전되도록, 상기 클록 인에이블 신호에 기초하여 상기 제 3 노드의 전압 레벨을 제어하는 제어 유닛을 포함하되,
    상기 제 5 및 제 6 트랜지스터들이 턴 온 되는 경우에 상기 제 1 노드가 방전되도록, 상기 제 5 트랜지스터의 타단 및 상기 제 6 트랜지스터의 타단 중 하나는 상기 제 1 노드에 연결되는 클록 게이팅 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088765A (ko) * 2016-01-25 2017-08-02 삼성전자주식회사 반도체 장치 및 그 구동 방법
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock
KR102369635B1 (ko) 2017-09-06 2022-03-03 삼성전자주식회사 증가된 네거티브 셋업 시간을 갖는 시퀀셜 회로
US10936046B2 (en) * 2018-06-11 2021-03-02 Silicon Motion, Inc. Method for performing power saving control in a memory device, associated memory device and memory controller thereof, and associated electronic device
US10784864B1 (en) 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
KR20210057875A (ko) 2019-11-12 2021-05-24 삼성전자주식회사 집적 클럭 게이팅 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040873A1 (en) * 2003-08-20 2005-02-24 Tooru Wada Semiconductor integrated circuit
KR20140113271A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010054850A (ko) * 1999-12-08 2001-07-02 윤종용 고속 다이나믹 래치
US6552574B1 (en) * 2002-03-01 2003-04-22 Piconetics, Inc. Low power dynamic logic gate with full voltage swing operation
KR100612417B1 (ko) 2004-07-21 2006-08-16 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
KR101074424B1 (ko) 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
KR20080027048A (ko) 2006-09-22 2008-03-26 삼성전자주식회사 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법
KR20080064307A (ko) 2007-01-04 2008-07-09 삼성전자주식회사 클록 게이팅을 이용한 절전회로 및 그 설계방법
US8433025B2 (en) 2008-01-04 2013-04-30 Qualcomm Incorporated Digital phase-locked loop with gated time-to-digital converter
US7902878B2 (en) 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
EP2515197A1 (en) 2011-04-21 2012-10-24 STMicroelectronics SA Clock gating circuit using a Muller C- element
US8575965B2 (en) * 2011-05-27 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Internal clock gating apparatus
US8890573B2 (en) 2012-09-07 2014-11-18 Nvidia Corporation Clock gating latch, method of operation thereof and integrated circuit employing the same
US9362910B2 (en) 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
KR102060073B1 (ko) * 2013-03-04 2019-12-27 삼성전자 주식회사 반도체 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040873A1 (en) * 2003-08-20 2005-02-24 Tooru Wada Semiconductor integrated circuit
KR20140113271A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치

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US20170324410A1 (en) 2017-11-09
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US9762240B2 (en) 2017-09-12

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