CN106257833B - 高速工作的时钟门控电路 - Google Patents

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Abstract

提供一种高速工作的时钟门控电路。提供一种时钟门控电路包括：第一预充电单元，基于时钟信号对第一节点充电；第二预充电单元，基于时钟信号对第二节点充电；第一放电单元，基于时钟信号使第一节点放电；第二放电单元，基于时钟信号使第二节点放电；第一交叉耦合保持单元，根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，根据第一节点的电压电平将第二节点保持在充电状态；控制单元，基于时钟使能信号控制第一放电单元和第二放电单元以使第一节点或第二节点放电。

Description

高速工作的时钟门控电路
本申请要求于2015年6月22日提交到韩国知识产权局的第10-2015-0088399号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及一种半导体器件，更具体地讲，涉及一种高速工作的时钟门控电路。
背景技术
通常，数字系统可被分类为组合电路和时序电路。组合电路由逻辑门构成，由当前输入值顺序地确定逻辑门的输出。组合电路执行可由一系列布尔表达式逻辑表示的信息处理运算。时序电路使用可由附加逻辑门构成的存储装置(诸如触发器)。存储装置的输出是当前输入和存储装置的状态的函数。存储装置的状态是先前输入的函数。
数字系统包括用于执行信息处理运算的多个功能块。然而，当执行特定信息处理运算时，并不是每个功能块都被使用。因此，必需阻止向在特定处理运算期间不工作的块提供时钟信号，以降低功耗或热量。在数字系统中，时钟门控电路执行阻止向不工作的功能块提供时钟信号的功能。
发明内容
本发明构思的实施例提供一种时钟门控电路。所述时钟门控电路包括：第一预充电单元，被配置为基于时钟信号对第一节点充电；第二预充电单元，被配置为基于时钟信号对第二节点充电；第一放电单元，被配置为基于时钟信号使第一节点放电；第二放电单元，被配置为基于时钟信号使第二节点放电；第一交叉耦合保持单元，被配置为根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，被配置为根据第一节点的电压电平将第二节点保持在充电状态；控制单元，被配置为基于时钟使能信号控制第一放电单元和第二放电单元以使第一节点或第二节点放电。控制单元被配置为根据时钟使能信号控制第二放电单元，使得在特定时间期间在第二节点输出具有与时钟信号相应的波形的输出时钟信号。
本发明构思的实施例还提供一种时钟门控电路。所述时钟门控电路包括：第一晶体管，具有连接到电源节点的第一端和连接到第一节点的第二端，第一晶体管被配置为根据时钟信号导通以对第一节点充电；第二晶体管，具有连接到电源节点的第一端和连接到提供输出时钟信号的第二节点的第二端，第二晶体管被配置为根据时钟信号导通以对第二节点充电；第三晶体管，具有连接到电源节点的第一端和连接到第一节点的第二端，第三晶体管被配置为根据第二节点的电压电平导通以对第一节点充电；第四晶体管，具有连接到电源节点的第一端和连接到第二节点的第二端，第四晶体管被配置为根据第一节点的电压电平导通以对第二节点充电；第五晶体管，被配置为根据时钟信号导通；第六晶体管，具有连接到第五晶体管的第一端的第一端，第六晶体管被配置为根据第三节点的电压电平导通以使第一节点放电；第七晶体管，具有连接到第二节点的第一端和连接到第三节点的第二端，第七晶体管被配置为根据时钟信号导通以基于第三节点的电压电平使第二节点放电；控制单元，被配置为基于时钟使能信号控制第三节点的电压电平，以使第一节点或第二节点被放电。在第五晶体管和第六晶体管导通的情况下，第五晶体管的第二端和第六晶体管的第二端连接到第一节点以使第一节点放电。
本发明构思的实施例还提供一种时钟门控电路。所述时钟门控电路包括：第一预充电单元，被配置为基于时钟信号对第一节点充电；第二预充电单元，被配置为基于时钟信号对第二节点充电；第一放电单元，被配置为基于时钟信号使第一节点放电；第二放电单元，被配置为基于时钟信号使第二节点放电；第一交叉耦合保持单元，被配置为根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，被配置为根据第一节点的电压电平将第二节点保持在充电状态；控制单元，被配置为响应于时钟使能信号、第一节点的电压电平和第二节点的反相的电压电平控制第一放电单元和第二放电单元以使第一节点或第二节点放电。
附图说明
以下将参照附图更详细地描述本发明构思的优选实施例。然而，本发明构思的实施例可以以不同形式被实现并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并将向本领域技术人员更充分地传达本发明构思的范围。相同的标号始终表示相同的元件。
图1示出根据本发明构思的实施例的时钟门控电路的框图；
图2示出图1的时钟门控电路的电路图；
图3示出图2中的信号的波形的时序图；
图4示出图2的控制单元的2-1或与非(OAI)逻辑电路的电路图；
图5示出根据本发明构思的另一实施例的时钟门控电路的框图；
图6示出图5的时钟门控电路的电路图；
图7示出图6中的信号的波形的时序图；
图8示出图6的控制单元的2-1OAI逻辑电路的电路图；
图9示出根据本发明构思的另一实施例的时钟门控电路的框图；
图10示出图9的时钟门控电路的电路图；
图11示出根据本发明构思的另一实施例的时钟门控电路的电路图；
图12示出图11的控制单元的3-1OAI逻辑电路的实施例的电路图；
图13示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图；
图14示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图；
图15示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图；
图16示出根据本发明构思的另一实施例的时钟门控电路的框图；
图17示出图16的时钟门控电路的电路图；
图18示出根据本发明构思的另一实施例的时钟门控电路的电路图；
图19示出根据本发明构思的另一实施例的时钟门控电路的电路图；
图20在晶体管级示出图19的与非门电路和控制单元的电路图；
图21示出包括本发明构思的时钟门控电路的固态驱动器(SSD)的框图；
图22示出包括本发明构思的时钟门控电路的嵌入式多媒体卡(eMMC)的框图；
图23示出包括本发明构思的时钟门控电路的通用闪存(UFS)的框图；
图24示出包括本发明构思的时钟门控电路的移动装置的框图。
具体实施方式
在下文中，将参照附图更详细地描述本发明构思的实施例，在附图中示出本发明构思的实施例。然而，本发明构思可以以不同形式被实现并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并将向本领域技术人员更充分地传达本发明构思的范围。在附图中，为了清楚，可夸大层和区域的大小和相对大小。相同的标号始终表示相同的元件。
图1示出根据本发明构思的实施例的时钟门控电路的框图。参照图1，时钟门控电路100包括第一预充电单元110和第二预充电单元130、第一交叉耦合保持(CCM)单元120和第二交叉耦合保持(CCM)单元140、第一放电单元160和第二放电单元170以及控制单元150。时钟门控电路100根据时钟使能信号EN可发送或可不发送时钟信号CLK作为输出时钟信号CLKOUT。
第一预充电单元110和第二预充电单元130可根据时钟信号CLK将第一内部信号NET1和第二内部信号NET2改变为具有第一电平。例如，第一电平可以是高电平。第一放电单元160和第二放电单元170可根据时钟信号CLK和控制单元150的控制将第一内部信号NET1和第二内部信号NET2改变为具有第二电平。例如，第二电平可以是低电平。控制单元150可对时钟使能信号EN、第一内部信号NET1和反相信号NET2B(反相的第二内部信号NET2)执行逻辑运算，以产生用于控制第一放电单元160和第二放电单元170的输出信号。
当第二内部信号NET2被改变为具有第二电平时，第一交叉耦合保持(CCM)单元120接收第二内部信号NET2并将第一内部信号NET1保持在第一电平。当第一内部信号NET1被改变为具有第二电平时，第二交叉耦合保持(CCM)单元140接收第一内部信号NET1并将第二内部信号NET2保持在第一电平。
在时钟使能信号EN为第一电平的情况下，第二放电单元170将第二内部信号NET2改变为第二电平。此时，第一交叉耦合保持(CCM)单元120将第一内部信号NET1保持在第一电平。在时钟使能信号EN为第二电平的情况下，第一放电单元160将第一内部信号NET1改变为第二电平。此时，第二交叉耦合保持(CCM)单元140将第二内部信号NET2保持在第一电平。
通过上述操作，时钟门控电路100根据时钟使能信号EN可发送或可不发送时钟信号CLK作为输出时钟信号CLKOUT。例如，时钟门控电路100可控制第一内部信号NET1和第二内部信号NET2,以产生输出时钟信号CLKOUT。在时钟使能信号EN具有第一电平的情况下，时钟门控电路100发送时钟信号CLK作为输出时钟信号CLKOUT。在时钟使能信号EN具有第二电平的情况下，时钟门控电路100不发送时钟信号CLK作为输出时钟信号CLKOUT。
时钟门控电路100可因此减少时钟使能信号EN与输出时钟信号CLKOUT之间的门的数量以减少电波延迟。时钟门控电路100可通过一个控制单元150控制第一放电单元160和第二放电单元170以减小时钟门控操作的误差。
图2示出图1的时钟门控电路的电路图。参照图2，控制单元150由或与非(OAI)逻辑电路构成。例如，OAI逻辑电路可以是包括或门和与门的2-1OAI逻辑电路，其中，2-1OAI逻辑电路具有两个或门输入和一个与门输入。控制单元150对时钟使能信号EN、第一内部信号NET1和第二内部信号的反相信号NET2B执行逻辑运算，以产生用于控制第一放电单元160和第二放电单元170的输出信号。也就是说，时钟使能信号EN和反相信号NET2B作为输入被提供给或门，或门的输出和第一内部信号NET1作为输入被提供给与门，与门的反相的输出作为控制单元150的输出被提供。
还参照图2，CCM单元120和CCM单元140分别由第二PMOS晶体管PM2和第四PMOS晶体管PM4实现。第一放电单元160由第一NMOS晶体管NM1和第二NMOM晶体管NM2实现。第二放电单元170由第三NMOS晶体管NM3实现。
第一预充电单元110和第二预充电单元130分别将第一节点N1和第二节点N2充电至电源电压VDD。例如，第一预充电单元110和第二预充电单元130可分别由第一PMOS晶体管PM1和第三PMOS晶体管PM3实现。当时钟信号CLK具有低电平时，第一PMOS晶体管PM1和第三PMOS晶体管PM3导通。因此，第一节点N1和第二节点N2可被充电至电源电压VDD。
此时，由于第一内部信号NET1具有高电平且第二内部信号的反相信号NET2B具有低电平，因此控制单元150作为使时钟使能信号EN反相的反相器工作。例如，当时钟使能信号EN具有高电平时，第三节点N3具有低电平。因此，第一NMOS晶体管NM1截止。如果时钟信号CLK的电平被改变为高电平，则第三NMOS晶体管NM3导通。因此，第二节点N2通过控制单元150被放电。如果第二节点N2被放电，则第二PMOS晶体管PM2通过低电平的第二内部信号NET2导通。因此，第一节点N1被保持在电源电压VDD。
例如，在时钟使能信号EN具有低电平的情况下，第三节点N3为高电平。因此，第一NMOS晶体管NM1导通。如果时钟信号CLK被改变为高电平，则第二NMOS晶体管NM2和第三NMOS晶体管NM3导通。因此，第一节点N1被放电。如果第一节点N1被放电，则第四PMOS晶体管PM4通过低电平的第一内部信号NET1导通。因此，第二节点N2被保持在电源电压VDD。
第一预充电单元110和第二预充电单元130根据时钟信号CLK对第一节点N1和第二节点N2充电。第一放电单元160和第二放电单元170根据时钟信号CLK和控制单元150的控制使第一节点N1和第二节点N2放电。
控制单元150根据时钟使能信号EN控制第一放电单元160和第二放电单元170使第一节点N1和第二节点N2放电。第一内部信号NET1和第二内部信号NET2是电平根据第一节点N1和第二节点N2的充放电而改变的信号。
当第二内部信号NET2的电平被改变为低电平时，第一交叉耦合保持(CCM)单元120将第一内部信号NET1保持在高电平。当第一内部信号NET1的电平被改变为低电平时，第二交叉耦合保持(CCM)单元140将第二内部信号NET2保持在高电平。
时钟门控电路100因此根据时钟使能信号EN可发送或可不发送时钟信号CLK。被实现的时钟门控电路100可减少时钟使能信号EN与输出时钟信号CLKOUT之间的门的数量以减少电波延迟。时钟门控电路100可通过控制单元150控制第一放电单元160和第二放电单元170以减小时钟门控操作的误差。
图3示出图2中的信号的波形的时序图。参照图2和图3，输出时钟信号CLKOUT仅在时钟使能信号EN的电平为高时被改变。
在第一时间t1之前，由于时钟信号CLK具有低电平，因此第一内部信号NET1和第二内部信号NET2具有高电平。在时钟使能信号EN具有高电平的时间段t1至t4期间，第二内部信号NET2根据时钟信号CLK在低电平与高电平之间重复切换。例如，如果时钟信号CLK具有高电平，则第二内部信号NET2的电平为低。如果时钟信号CLK具有低电平，则第二内部信号NET2的电平为高。此时，第一内部信号NET1通过第一交叉耦合保持(CCM)单元120被保持在高电平。第二内部信号NET2被输出为输出时钟信号CLKOUT。
在第四时间t4与第五时间t5之间，时钟使能信号EN的电平被改变为低。在时钟使能信号EN具有低电平的时间段t5至t10期间，第一内部信号NET1根据时钟信号CLK在低电平与高电平之间重复切换。例如，如果时钟信号CLK具有高电平，则第一内部信号NET1具有低电平。如果时钟信号CLK具有低电平，则第一内部信号NET1具有高电平。此时，第二内部信号NET2通过第二交叉耦合保持(CCM)单元140被保持在高电平。第二内部信号NET2被输出为输出时钟信号CLKOUT。
因此，在时钟使能信号EN被激活(处于高电平)的情况下，反相的时钟信号CLK作为输出时钟信号CLKOUT被发送。在时钟使能信号EN被去激活(处于低电平)的情况下，反相的时钟信号CLK不作为输出时钟信号CLKOUT被发送。
图4示出图2的控制单元的2-1OAI逻辑电路的电路图。参照图2和图4，控制单元150由PMOS晶体管PM1、PM2、PM3以及NMOS晶体管NM1、NM2、NM3构成。然而，控制单元150不限于此。
第一PMOS晶体管PM1的栅极接收第一内部信号NET1。第二PMOS晶体管PM2的栅极接收时钟使能信号EN。第三PMOS晶体管PM3的栅极接收第二内部信号的反相信号NET2B。例如，在第一内部信号NET1具有低电平的情况下，第三节点N3被充电至电源电压VDD。在时钟使能信号EN和第二内部信号的反相信号NET2B具有低电平的情况下，第三节点N3也被充电至电源电压VDD。
第一NMOS晶体管NM1的栅极接收第一内部信号NET1。第二NMOS晶体管NM2的栅极接收时钟使能信号EN。第三NMOS晶体管NM3的栅极接收第二内部信号的反相信号NET2B。例如，在第一内部信号NET1和时钟使能信号EN具有高电平的情况下，第三节点N3被放电至地电压。在第一内部信号NET1和第二内部信号的反相信号NET2B具有高电平的情况下，第三节点N3被放电至地电压。
因此，控制单元150可对时钟使能信号EN和第二内部信号的反相信号NET2B执行或运算，对第一内部信号NET1和通过执行或运算获得的值执行与运算，并随后使与运算结果反相以提供输出N3。
图5示出根据本发明构思的另一实施例的时钟门控电路的框图。参照图5,时钟门控电路200包括第一预充电单元210和第二预充电单元230、第一交叉耦合保持(CCM)单元220和第二交叉耦合保持(CCM)单元240、第一放电单元260和第二放电单元270、控制单元250以及反相单元280。时钟门控电路200根据时钟使能信号EN可发送或可不发送时钟信号CLK作为输出时钟信号CLKOUT。
控制单元250接收第一内部信号NET1、时钟使能信号EN和输出时钟信号CLKOUT。控制单元250对时钟使能信号EN、第一内部信号NET1和输出时钟信号CLKOUT执行逻辑运算，以产生用于控制第一放电单元260和第二放电单元270的输出信号。控制单元250根据时钟使能信号EN控制第一放电单元260和第二放电单元270。例如，在时钟使能信号EN具有第一电平的情况下，控制单元250控制第一放电单元260，使得第一内部信号NET1根据时钟信号CLK被改变。在时钟使能信号EN具有第二电平的情况下，控制单元250控制第二放电单元270，使得第二内部信号NET2根据时钟信号CLK被改变。
反相单元280使第二内部信号NET2反相以产生输出时钟信号CLKOUT。时钟门控电路200的大部分操作与图1的时钟门控电路100相同或相似，由相似的附图标号指示相同或相似的单元。时钟门控电路200还包括提供输出时钟信号CLKOUT的反相单元280，输出时钟信号CLKOUT还作为输入被提供给控制单元250。为了简洁的原因，下面可省略与时钟门控电路100的单元相似的时钟门控电路200的单元和它们的相应操作的详细描述。
时钟门控电路200可减少时钟使能信号EN与输出时钟信号CLKOUT之间的门的数量以减少电波延迟。时钟门控电路200可通过一个控制单元250控制第一放电单元260和第二放电单元270以减小时钟门控操作的误差。
图6示出图5的时钟门控电路的电路图。参照图6，控制单元250由或与非(OAI)逻辑电路构成。控制单元250对时钟使能信号EN、第一内部信号NET1和输出时钟信号CLKOUT执行逻辑运算，以产生用于控制第一放电单元260和第二放电单元270的输出信号。时钟门控电路200的大部分操作可与图2的时钟门控电路100相同或相似，因此，省略对时钟门控电路200的详细描述。
反相单元280使第二内部信号NET2反相以产生输出时钟信号CLKOUT。例如，反相单元280可由反相器INV构成。
在时钟信号CLK具有低电平的情况下，第一PMOS晶体管PM1和第三PMOS晶体管PM3导通。因此，第一节点N1和第二节点N2被充电至电源电压VDD。此时，由于第一内部信号NET1具有高电平且输出时钟信号CLKOUT具有低电平，因此控制单元250用作使时钟使能信号EN反相的反相器。第一预充电单元210和第二预充电单元230根据时钟信号CLK分别对第一节点N1和第二节点N2充电。第一放电单元260和第二放电单元270根据时钟信号CLK和控制单元250的控制分别使第一节点N1和第二节点N2放电。
控制单元250根据时钟使能信号EN控制第一放电单元260和第二放电单元270使第一节点N1和第二节点N2放电。第一内部信号NET1和第二内部信号NET2是电平根据第一节点N1和第二节点N2的充放电而改变的信号。
当第二内部信号NET2被改变为低电平时，第一交叉耦合保持(CCM)单元220将第一内部信号NET1保持在高电平。当第一内部信号NET1被改变为低电平时，第二交叉耦合保持(CCM)单元240将第二内部信号NET2保持在高电平。
时钟门控电路200根据时钟使能信号EN可发送或可不发送时钟信号CLK。时钟门控电路200可减少时钟使能信号EN与输出时钟信号CLKOUT之间的门的数量以减少电波延迟。时钟门控电路200可通过控制单元250控制第一放电单元260和第二放电单元270以减小时钟门控操作的误差。
图7示出图6中的信号的波形的时序图。参照图6和图7，输出时钟信号CLKOUT仅在时钟使能信号EN具有高电平时被改变。
在第一时间t1之前，由于时钟信号CLK具有低电平，因此第一内部信号NET1和第二内部信号NET2具有高电平。在时钟使能信号EN具有高电平的时间段t1至t4期间，第二内部信号NET2根据时钟信号CLK在低电平与高电平之间重复切换。例如，如果时钟信号CLK具有高电平，则第二内部信号NET2的电平为低。如果时钟信号CLK具有低电平，则第二内部信号NET2的电平为高。此时，第一内部信号NET1通过第一交叉耦合保持(CCM)单元220被保持在高电平。第二内部信号NET2通过反向单元280被反相并被输出为输出时钟信号CLKOUT。
在第四时间t4与第五时间t5之间，时钟使能信号EN的电平被改变为低。在时钟使能信号EN具有低电平的时间段t5至t10期间，第一内部信号NET1根据时钟信号CLK在低电平与高电平之间重复切换。例如，如果时钟信号CLK具有高电平，则第一内部信号NET1具有低电平。如果时钟信号CLK具有低电平，则第一内部信号NET1具有高电平。此时，第二内部信号NET2通过第二交叉耦合保持(CCM)单元240被保持在高电平。第二内部信号NET2被反相以被输出为输出时钟信号CLKOUT。
因此，在时钟使能信号EN被激活的情况下，时钟信号CLK作为输出时钟信号CLKOUT被发送。在时钟使能信号EN被去激活的情况下，时钟信号CLK不作为输出时钟信号CLKOUT被发送。
图8示出图6的控制单元的2-1OAI逻辑电路的电路图。参照图6和图8，控制单元250由PMOS晶体管PM1、PM2、PM3以及NMOS晶体管NM1、NM2、NM3构成。然而，控制单元250不限于此。
第一PMOS晶体管PM1的栅极接收第一内部信号NET1。第二PMOS晶体管PM2的栅极接收时钟使能信号EN。第三PMOS晶体管PM3的栅极接收输出时钟信号CLKOUT。例如，在第一内部信号NET1具有低电平的情况下，第三节点N3被充电至电源电压VDD。在时钟使能信号EN和输出时钟信号CLKOUT具有低电平的情况下，第三节点N3也被充电至电源电压VDD。
第一NMOS晶体管NM1的栅极接收第一内部信号NET1。第二NMOS晶体管NM2的栅极接收时钟使能信号EN。第三NMOS晶体管NM3的栅极接收输出时钟信号CLKOUT。例如，在第一内部信号NET1和时钟使能信号EN具有高电平的情况下，第三节点N3被放电至地电压。在第一内部信号NET1和输出时钟信号CLKOUT具有高电平的情况下，第三节点N3被放电至地电压。
因此，控制单元250可对时钟使能信号EN和输出时钟信号CLKOUT执行或运算，对第一内部信号NET1和通过执行或运算获得的值执行与运算，并随后使与运算结果反相以提供输出N3。
图9示出根据本发明构思的另一实施例的时钟门控电路的框图。图10示出图9的时钟门控电路的电路图。图11示出根据本发明构思的另一实施例的时钟门控电路的电路图。时钟门控电路300的大部分单元和操作与图5和图6的时钟门控电路200相同或相似。因此，以下可省略对这样的相似之处的详细描述。
参照图9和图10，反相单元380包括第一反相器INV1和第二反相器INV2。第一反相器INV1使第二内部信号NET2反相以产生输出时钟信号CLKOUT。第二反相器INV2使第二内部信号NET2反相以产生反相信号NET2B(反相的第二内部信号NET2)。例如，第一反相器INV1和第二反相器INV2可彼此具有不同的驱动能力。相比于第二反相器INV2，第一反相器INV1可具有更好的驱动能力。相比于第一反相器INV1，第二反相器INV2可具有更好的驱动能力。控制单元350接收第二内部信号NET2的反相信号NET2B，而不是输出时钟信号CLKOUT(诸如由图5和图6中示出的时钟门控电路200的控制单元250接收的输出时钟信号CLKOUT)。
参照图11，控制单元350与诸如图6中示出的控制单元250相似，然而，控制单元350包括3-1OAI逻辑电路，3-1OAI逻辑电路除了接收反相信号NET2B、使能信号EN和第一内部信号NET1之外，还接收测试使能信号SE。例如，在测试使能信号SE具有高电平的情况下，不管时钟使能信号EN的电平如何，时钟门控电路300发送作为输出时钟信号CLKOUT的时钟信号CLK。测试使能信号SE可用于检查时钟信号CLK与输出时钟信号CLKOUT之间的匹配。在时钟门控操作期间，测试使能信号SE可被设置为低电平。
图12是示出图11的控制单元的3-1OAI逻辑电路的实施例的电路图。参照图11和图12，控制单元350由PMOS晶体管PM1至PM4以及NMOS晶体管NM1至NM4构成。然而，控制单元350不限于此。
第一PMOS晶体管PM1的栅极接收第一内部信号NET1。第二PMOS晶体管PM2的栅极接收时钟使能信号EN。第三PMOS晶体管PM3的栅极接收测试使能信号SE。第四PMOS晶体管PM4的栅极接收第二内部信号NET2的反相信号NET2B。例如，在第一内部信号NET1具有低电平的情况下，第三节点N3被充电至电源电压VDD。在时钟使能信号EN、测试使能信号SE和第二内部信号NET2的反相信号NET2B具有低电平的情况下，第三节点N3被充电至电源电压VDD。
第一NMOS晶体管NM1的栅极接收第一内部信号NET1。第二NMOS晶体管NM2的栅极接收时钟使能信号EN。第三NMOS晶体管NM3的栅极接收测试使能信号SE。第四NMOS晶体管NM4的栅极接收第二内部信号NET2的反相信号NET2B。例如，在第一内部信号NET1和时钟使能信号EN具有高电平的情况下，第三节点N3被放电至地电压。在第一内部信号NET1和测试使能信号SE具有高电平的情况下，第三节点N3被放电至地电压。在第一内部信号NET1和第二内部信号NET2的反相信号NET2B具有高电平的情况下，第三节点N3被放电至地电压。
因此，控制单元350对时钟使能信号EN、测试使能信号SE和第二内部信号的反相信号NET2B执行或运算，对第一内部信号NET1和通过执行或运算获得的值执行与运算，并随后使与运算结果反相以提供输出N3。
图13示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图。图14示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图。图15示出图11的控制单元的3-1OAI逻辑电路的另一实施例的电路图。图13、图14和图15中示出的电路中的每个分别由PMOS晶体管PM1至PM4以及NMOS晶体管NM1至NM4构成，PMOS晶体管PM1至PM4以及NMOS晶体管NM1至NM4包括连接到诸如图12中示出的相应信号的栅极。
参照图13，第四NMOS晶体管NM4连接在第三节点N3与地节点之间。参照图14，第一PMOS晶体管PM1的一端连接到第三节点N3，第一PMOS晶体管PM1的另一端连接到第三PMOS晶体管PM3和第四PMOS晶体管PM4中的每个晶体管的一端。参照图15，控制单元350通过组合图13和图14的配置来实现。例如，第四NMOS晶体管NM4连接在第三节点N3与地节点之间。第一PMOS晶体管PM1的一端连接到第三节点N3，第一PMOS晶体管PM1的另一端连接到第三PMOS晶体管PM3和第四PMOS晶体管PM4中的每个晶体管的一端。
图16示出根据本发明构思的另一实施例的时钟门控电路的框图。图17示出图16的时钟门控电路的电路图。图18示出根据本发明构思的另一实施例的时钟门控电路的电路图。时钟门控电路400和500的大部分构造和操作与图9至图11的时钟门控电路300相同或相似。因此，以下可省略对这样的相似构造的详细描述。
参照图16和图17，反相单元480包括第一反相器INV1和第二反相器INV2以及第五NMOS晶体管NM5。第一反相器INV1使第二内部信号NET2反相以产生输出时钟信号CLKOUT。第二反相器INV2使第二内部信号NET2反相以产生反相信号NET2B(反相的第二内部信号NET2)。例如，第一反相器INV1和第二反相器INV2可彼此具有不同的驱动能力。相比于第二反相器INV2，第一反相器INV1可具有更好的驱动能力。相比于第一反相器INV1，第二反相器INV2可具有更好的驱动能力。
第五NMOS晶体管NM5连接在第二节点N2与第四节点N4之间以辅助第二节点N2的放电，其中，第四节点N4位于第一放电单元460的第一NMOS晶体管NM1与第二NMOS晶体管NM2之间。例如，当第二内部信号NET2具有低电平时，高电平被输入到第五NMOS晶体管NM5的栅极，从而第五NMOS晶体管NM5导通。因此，第二节点N2可通过第五NMOS晶体管NM5完全放电。结果，第二内部信号NET2可具有高电平与低电平之间明显区分的波形。结果，输出时钟信号CLKOUT的波形可变得更清楚。
控制单元450接收测试使能信号SE、时钟使能信号EN和第一内部信号NET1。控制单元450通过测试使能信号SE、时钟使能信号EN和第一内部信号NET1的逻辑运算，控制第一放电单元460和第二放电单元470。
第一放电单元460包括第一NMOS晶体管NM1、第二NMOS晶体管NM2和第四NMOS晶体管NM4。第二内部信号NET2被输入到第四NMOS晶体管NM4的栅极。例如，当第二内部信号NET2被保持在高电平时，由于第一节点N1根据时钟信号CLK被放电，因此在时钟使能信号EN具有低电平且第二内部信号NET2具有高电平的情况下，第一放电单元460可将第一节点N1放电至地电压。
参照图18，除了未包括反相单元(诸如图17的反相单元480)之外，时钟门控电路500的大部分构造和操作与图17的时钟门控电路400相同或相似。因此，与图17的时钟门控电路400相比，时钟门控电路500可具有更小的面积。输出时钟信号CLKOUT可以是时钟信号CLK的反相的波形。然而，输出时钟信号CLKOUT可被反相以在接收输出时钟信号CLKOUT的功能块中被使用。
图19示出根据本发明构思的另一实施例的时钟门控电路的电路图。时钟门控电路600的构造和操作与图11的时钟门控电路300的构造和操作相同或相似。因此，以下省略对这样的相似构造和操作的详细描述。
参照图19，时钟门控电路600包括与非门电路610。例如，与非门电路610接收时钟信号CLK和控制单元650的输出信号。与非门电路610基于时钟信号CLK和控制单元650的输出信号产生第一内部信号NET1。与非门电路610等同地执行图11的第一预充电单元310和第一交叉耦合保持单元320的功能。也就是说，与非门电路610向第二交叉耦合保持单元640提供第一内部信号NET1。
图20在晶体管级示出图19的与非门电路和控制单元的电路图。参照图20，图19的与非门电路610在图20中可通过第一预充电单元710、第一交叉耦合保持单元720和第一放电单元760表示。例如，第一预充电单元710根据时钟信号CLK将第一节点N1充电至电源电压VDD。第一交叉耦合保持单元720根据第三节点N3的电压电平将第一节点N1充电至电源电压VDD。第一放电单元760根据时钟信号CLK和第三节点N3的电压电平使第一节点N1放电。
如上所述，第一预充电单元710和第二预充电单元730可根据时钟信号CLK分别对第一节点N1和第二节点N2充电。第一放电单元760和第二放电单元770可根据时钟信号CLK和控制单元750的控制分别使第一节点N1和第二节点N2放电。
图20的被示出为由PMOS晶体管PM1至PM4以及NMOS晶体管NM1至NM4的控制单元根据时钟使能信号EN控制第一放电单元760和第二放电单元770使第一节点N1或第二节点N2放电。第一内部信号NET1和第二内部信号NET2是电平根据第一节点N1和第二节点N2的充电或放电改变的信号。
当第三节点N3的电压电平被改变为低电平时，第一交叉耦合保持单元720将第一内部信号NET1保持在第一电平。当第一内部信号NET1被改变为低电平时，第二交叉耦合保持单元740将第二内部信号NET2保持在第一电平。
时钟门控电路700根据时钟使能信号EN可发送或可不发送时钟信号CLK。时钟门控电路700可减少时钟使能信号EN与输出时钟信号CLKOUT之间的门的数量，以减少传输延迟。时钟门控电路700还可通过由PMOS晶体管PM1至PM4以及NMOS晶体管NM1至NM4构成的控制单元控制第一放电单元760和第二放电单元770，以减小时钟门控操作的误差。
图21示出包括本发明构思的时钟门控电路的固态驱动器(SSD)的框图。参照图21，SSD 1000包括多个非易失性存储装置(NVM)1100和SSD控制器1200。非易失性存储装置1100可被实现为选择性地接收外部高电压VPPx。
SSD控制器1200通过多个通道CH1至Chi(i为等于或大于2的整数)连接到非易失性存储装置1100。SSD控制器1200包括至少一个处理器1210、缓冲存储器1220、纠错电路1230、主机接口1240和非易失性存储器接口1250。
至少一个处理器1210可控制SSD控制器1200的总体操作。至少一个处理器1210可包括多个功能块。至少一个处理器1210可包括图1至图20中描述的时钟门控电路以减少功耗并高速工作。
缓冲存储器1220临时存储驱动SSD控制器1200所需的数据。缓冲存储器1200可包括存储数据或指令的多个存储单元。
纠错电路1230可计算将在写入操作中被编程的数据的纠错码值，基于纠错码值纠正在读取操作中读取的误差数据并纠正在数据恢复操作中从非易失性存储装置1100恢复的数据的误差。虽然在附图中未示出，但是还可包括存储驱动SSD控制器1200所需的码数据的码存储器。码存储器可由非易失性存储装置来实现。
图22示出包括本发明构思的时钟门控电路的嵌入式多媒体卡(eMMC)的框图。参照图22，eMMC 2000包括至少一个NAND闪存装置2100和控制器2200。
NAND闪存装置2100可以是单数据率(SDR)NAND或双数据率(DDR)NAND。NAND闪存装置2100可以是垂直NAND(VNAND)闪存装置。
控制器2200可通过多个通道连接到NAND闪存装置2100。控制器2200包括至少一个控制器核2210、主机接口2240和NAND接口2250。
至少一个控制器核2210可包括多个功能块。至少一个控制器核2210可包括图1至图20中描述的时钟门控电路以减少功耗并高速工作。
主机接口2240可执行控制器2200与主机之间的接口连接。NAND接口2250执行NAND闪存装置2100与控制器2200之间的接口连接。在实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在另一实施例中，主机接口2240可以是串行接口(例如，UHS-II、UFS接口)。
eMMC 2000可从主机接收电源电压Vcc和Vccq。第一电源电压Vcc(例如，3.3V)可被提供给NAND闪存装置2100和NAND接口2250，第二电源电压Vccq(例如，1.8V/3.3V)可被提供给控制器2200。在实施例中，eMMC 2000可选择性地接收外部高电压Vppx。
图23示出包括本发明构思的时钟门控电路的通用闪存(UFS)的框图。参照图23，UFS系统3000包括UFS主机3100和UFS装置3200。
UFS主机3100包括应用3110、装置驱动器3120、主机控制器3130和缓冲RAM 3140。主机控制器3130包括命令队列3131、主机DMA 3132和电力管理器3133。在主机控制器3130中，命令队列3131、电力管理器3133和主机DMA 3132可以以算法、软件或固件工作。
从UFS主机3100的应用3110和装置驱动器3120产生的命令(例如，写入命令)可被输入到主机控制器3130的命令队列3131。命令队列3131可顺序地存储将被提供给UFS装置3200的命令。存储在命令队列3131中的命令可被提供给主机DMA 3132。主机DMA 3132通过主机接口3101将命令发送到UFS装置3200。
参照图23，UFS装置3200包括闪存3210、装置控制器3230和缓冲RAM 3240。装置控制器3230包括中央处理器(CPU)3231、命令管理器3232、闪速DMA 3233、安全管理器3234、缓冲管理器3235、闪速转换层(FTL)3236和闪存管理器3237。在装置控制器3230中，命令管理器3232、安全管理器3234、缓冲管理器3235、闪速转换层(FTL)3236和闪存管理器3237可以以算法、软件或固件工作。
中央处理器(CPU)3231可控制UFS装置3200的总体操作。中央处理器(CPU)3231可包括多个功能块。中央处理器(CPU)3231可包括图1至图20中描述的时钟门控电路以减少功耗并高速工作。
从UFS主机3100输入到UFS装置3200的命令可通过装置接口3201被提供给命令管理器3232。命令管理器3232解释从UFS主机3100提供的命令并使用安全管理器3234认证输入的命令。命令管理器3232可通过缓冲管理器3235分配缓冲RAM 3240以接收数据。如果数据传输准备完成，则命令管理器3232将RTT(ready_to_transfer)UFS协议信息单元(UPIU)发送到UFS主机3100。
UFS主机3100可响应于RTT(ready_to_transfer)UPIU将数据发送到UFS装置3200。数据可通过主机DMA 3132和主机接口3101被发送到UFS装置3200。UFS装置3200可通过缓冲管理器3235将提供的数据存储在缓冲RAM 3240中。存储在缓冲RAM 3234中的数据可通过闪速DMA 3233被提供给闪存管理器3237。闪存管理器3237可参照闪速转换层3236的地址映射信息将数据存储在闪存3210的选择的地址中。
如果命令必需的数据传输和程序完成，则UFS装置3200通过接口将响应发送到UFS主机3100并通知命令完成。UFS主机3100向装置驱动器3120和应用3110通知命令是否完成并可结束针对相应命令的操作。
图24示出包括本发明构思的时钟门控电路的移动装置的框图。参照图24，移动装置4000包括应用处理器4100、通信模块4200、显示/触摸模块4300、存贮装置4400和移动RAM4500。
应用处理器4100可控制移动装置4000的总体操作。应用处理器4100可包括多个功能块。应用处理器4100可包括图1至图20中描述的时钟门控电路以减少功耗并高速工作。
通信模块4200可被实现为控制与外部的有线/无线通信。显示/触摸模块4300可被实现为显示在应用处理器4100中处理的数据或从触摸面板接收数据。存贮装置4400可被实现为存储用户的数据。存贮装置4400可以是eMMC、SSD、UFS装置。移动RAM 4500可被实现为临时存储移动装置4000的处理操作必需的数据。
根据本发明构思的实施例的存储系统或存贮装置可使用各种类型的封装件(诸如封装体叠层(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料有引线的塑料芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、窝伏尔封装件中裸片(Die in Waffle Pack)、晶片形式中裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄四方扁平封装件(TQFP)、小外型集成电路(SOIC)、缩小外型封装(SSOP)、薄小外型封装(TSOP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级堆叠封装件(WSP))被安装。
如在本发明构思的技术领域中惯常的那样，可按照实现描述的功能或多个功能的块来描述和示出实施例。这里可被称为单元或模块等的这些块在物理上由模拟和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子组件、有源电子组件、光学组件、硬件电路等)来实现并可选择性地由固件和/或软件驱动。例如，电路可在一个或更多个半导体芯片中被实现，或者可以在基底支撑件(诸如印刷电路板等)上被实现。构成块的电路可由专用硬件或由处理器(例如，一个或更多个编程的微处理器和相关电路)或者由用于执行块的一些功能的专用硬件和用于执行块的其它功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，实施例的每个块可在物理上被分为两个或更多个交互分立块。同样，在不脱离本发明构思的范围的情况下，实施例的块可在物理上组合为多个复杂块。
根据本发明构思的实施例，可通过经由控制单元控制充放电节点并减小时钟使能信号与输出时钟信号之间的延迟路径来提供高速工作的时钟门控电路。
前述内容是本发明构思的示例并且不被解释为对本发明构思的限制。虽然已描述了本发明构思的一些实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，在实施例中可以有许多修改。因此，所有这样的修改意图包括在由权利要求限定的本发明构思的范围内。本发明构思由权利要求以限定，权利要求的等同物包括在其中。

Claims (19)

1.一种时钟门控电路，包括：
第一预充电电路，被配置为基于时钟信号对第一节点充电；
第二预充电电路，被配置为基于时钟信号对第二节点充电；
第一放电电路，被配置为基于时钟信号使第一节点放电；
第二放电电路，被配置为基于时钟信号使第二节点放电；
第一交叉耦合保持电路，被配置为根据控制输出信号使第一节点保持在充电状态；
第二交叉耦合保持电路，被配置为根据第一节点的电压电平使第二节点保持在充电状态；
控制电路，被配置为控制第一放电电路使第一节点放电,被配置为控制第二放电电路使第二节点放电，并被配置为将所述控制输出信号输出到第一交叉耦合保持电路，
其中，所述时钟门控电路基于时钟使能信号，输出输出时钟信号，
其中，所述输出时钟信号是时钟信号或反相的时钟信号。
2.如权利要求1所述的时钟门控电路，其中，控制电路基于时钟使能信号，控制第一放电电路使第一节点放电并控制第二放电电路使第二节点放电。
3.如权利要求1所述的时钟门控电路，其中，控制电路基于时钟使能信号、测试使能信号、第一节点的电压电平以及第二节点的反相的电压电平，控制第一放电电路使第一节点放电并控制第二放电电路使第二节点放电。
4.如权利要求1所述的时钟门控电路，其中，所述反相的时钟信号在特定时间期间在第二节点被输出。
5.如权利要求1所述的时钟门控电路，其中，所述输出时钟信号基于时钟使能信号而改变。
6.如权利要求1所述的时钟门控电路，还包括：反相电路，被配置为产生时钟信号作为所述输出时钟信号。
7.如权利要求6所述的时钟门控电路，其中，反相电路将内部信号反相以产生时钟信号作为所述输出时钟信号，其中，所述内部信号是电平根据第二节点的充放电而改变的信号。
8.如权利要求1所述的时钟门控电路，其中，控制电路对时钟使能信号执行逻辑运算来产生用于控制第一放电电路和第二放电电路的输出信号。
9.如权利要求1所述的时钟门控电路，其中，当时钟信号是第一电平时，第一预充电电路使第一节点充电至第二电平并且第二预充电电路使第二节点充电至第二电平。
10.一种时钟门控电路，包括：
第一晶体管，具有连接至电源节点的第一端以及连接至第一节点的第二端，其中,第一晶体管被配置为基于时钟信号对第一节点充电；
第二晶体管，具有连接至电源节点的第一端以及连接至第二节点的第二端，其中,第二晶体管被配置为基于时钟信号对第二节点充电；
第三晶体管，具有连接至电源节点的第一端以及连接至第一节点的第二端，其中,第三晶体管被配置为基于第三节点的电压电平对第一节点充电；
第四晶体管，具有连接至电源节点的第一端以及连接至第二节点的第二端，其中,第四晶体管被配置为基于第一节点的电压电平对第二节点充电；
第五晶体管，被配置为基于第三节点的电压电平使第一节点放电；
第六晶体管，具有连接至第二节点的第一端以及连接至第三节点的第二端，其中,第六晶体管被配置为基于第三节点的电压电平使第二节点放电；
第七晶体管，连接至第五晶体管；
控制电路，被配置为基于时钟使能信号控制第三节点的电压电平，
其中，当第五晶体管和第七晶体管导通时，第一节点被放电。
11.如权利要求10所述的时钟门控电路，其中，当时钟信号是第一电平时，第一晶体管和第二晶体管导通。
12.如权利要求10所述的时钟门控电路，其中，所述时钟门控电路基于时钟使能信号，输出输出时钟信号，
所述输出时钟信号是时钟信号或反相的时钟信号。
13.如权利要求12所述的时钟门控电路，其中，所述反相的时钟信号在特定时间期间在第二节点被输出。
14.如权利要求12所述的时钟门控电路，还包括：反相电路，被配置为产生时钟信号作为所述输出时钟信号。
15.一种时钟门控电路，包括：
第一预充电电路，被配置为基于时钟信号对第一节点充电；
第二预充电电路，被配置为基于时钟信号对第二节点充电；
第一放电电路，被配置为基于时钟信号使第一节点放电；
第二放电电路，被配置为基于时钟信号使第二节点放电；
第一交叉耦合保持电路，被配置为根据控制输出信号使第一节点保持在充电状态；
第二交叉耦合保持电路，被配置为根据第一节点的电压电平使第二节点保持在充电状态；
控制电路，被配置为基于时钟使能信号、测试使能信号、第一节点的电压电平以及第二节点的反相的电压电平,控制第一放电电路使第一节点放电并控制第二放电电路使第二节点放电，其中，控制电路被配置为将所述控制输出信号输出到第一交叉耦合保持电路，
其中，当时钟信号是第一电平时，第一预充电电路使第一节点充电至第二电平，并且第二预充电电路使第二节点充电至第二电平。
16.如权利要求15所述的时钟门控电路，其中，所述时钟门控电路基于时钟使能信号，输出输出时钟信号，
所述输出时钟信号是时钟信号或反相的时钟信号。
17.如权利要求16所述的时钟门控电路，其中，所述反相的时钟信号在特定时间期间在第二节点被输出。
18.如权利要求16所述的时钟门控电路，还包括：反相电路，被配置为产生时钟信号作为所述输出时钟信号。
19.如权利要求15所述的时钟门控电路，其中，控制电路对时钟使能信号、第一内部信号和第二内部信号的反相信号执行逻辑运算以产生用于控制第一放电电路和第二放电电路的输出信号，其中，第一内部信号是电平根据第一节点的充放电而改变的信号，第二内部信号是电平根据第二节点的充放电而改变的信号。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088765A (ko) * 2016-01-25 2017-08-02 삼성전자주식회사 반도체 장치 및 그 구동 방법
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock
KR102369635B1 (ko) 2017-09-06 2022-03-03 삼성전자주식회사 증가된 네거티브 셋업 시간을 갖는 시퀀셜 회로
US10936046B2 (en) * 2018-06-11 2021-03-02 Silicon Motion, Inc. Method for performing power saving control in a memory device, associated memory device and memory controller thereof, and associated electronic device
US10784864B1 (en) 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
KR102714221B1 (ko) 2019-11-12 2024-10-10 삼성전자주식회사 집적 클럭 게이팅 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585268A (zh) * 2003-08-20 2005-02-23 松下电器产业株式会社 半导体集成电路
CN1650522A (zh) * 2002-03-01 2005-08-03 皮考耐提克斯公司 具有全电压摆动运行的低功率动态逻辑门电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010054850A (ko) * 1999-12-08 2001-07-02 윤종용 고속 다이나믹 래치
KR100612417B1 (ko) 2004-07-21 2006-08-16 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
KR101074424B1 (ko) 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
KR20080027048A (ko) 2006-09-22 2008-03-26 삼성전자주식회사 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법
KR20080064307A (ko) 2007-01-04 2008-07-09 삼성전자주식회사 클록 게이팅을 이용한 절전회로 및 그 설계방법
US8433025B2 (en) 2008-01-04 2013-04-30 Qualcomm Incorporated Digital phase-locked loop with gated time-to-digital converter
US7902878B2 (en) 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
EP2515197A1 (en) 2011-04-21 2012-10-24 STMicroelectronics SA Clock gating circuit using a Muller C- element
US8575965B2 (en) * 2011-05-27 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Internal clock gating apparatus
US8890573B2 (en) 2012-09-07 2014-11-18 Nvidia Corporation Clock gating latch, method of operation thereof and integrated circuit employing the same
US9362910B2 (en) 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
KR102060073B1 (ko) * 2013-03-04 2019-12-27 삼성전자 주식회사 반도체 회로
US8975949B2 (en) * 2013-03-14 2015-03-10 Samsung Electronics Co., Ltd. Integrated clock gater (ICG) using clock cascode complimentary switch logic

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1650522A (zh) * 2002-03-01 2005-08-03 皮考耐提克斯公司 具有全电压摆动运行的低功率动态逻辑门电路
CN1585268A (zh) * 2003-08-20 2005-02-23 松下电器产业株式会社 半导体集成电路

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