CN1585268A - 半导体集成电路 - Google Patents

Abstract

一种半导体集成电路，包括锁存电路，保持电路和反馈电路。其中锁存电路把输入数据信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；保持电路保持输出数据信号；反馈电路把输入数据信号和输出数据信号输入其中，由此基于输入数据信号和输出数据信号的逻辑组合产生反馈信号，其中锁存电路的内部操作通过反馈信号被接通/断开。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路，尤其是涉及一种用于控制触发电路中的不必要功耗以及必要时进一步确保高速操作的技术。

背景技术

常规D触发器的范围包括动态类型、静态类型以及读出放大器类型等。“IEEE Journal Of Solid-State Circuits，Vol.34，No.4，April，1999”的图18公开了一种半动态触发器，其代表能够在其中实现高速操作的电路例子。

本发明的图13显示了作为其电路例子的动态类型D触发器。即使当输入数据信号D和输出数据信号NQ处于相同状态，动态类型D触发器也消耗大量功率，由此导致大的平均电流。

未审查的专利申请公开No.2001-267889公开了一种实现功耗减小的电路例子。该电路例子是附加了时钟信号控制功能的静态类型触发器。图14显示了静态类型D触发器。在静态类型触发电路中，当输入数据信号D和输出数据信号Q处于相同状态时，内部时钟被中断，由此导致由内部操作中断引起的功耗减小。静态类型触发电路的问题在于，建立时间长，且难以实现较高速度的操作。

随着半导体元件的不断微型化，半导体衬底拥有浅沟隔离区(浅沟隔离)，以便隔离各个晶体管或电路块。在形成浅沟隔离区过程中，当作为组成金属氧化物半导体(MOS)型晶体管的源极或漏极的扩散区的特征的分子结构点阵常数产生失真时，在浅沟隔离区的邻近区域中形成的晶体管的扩散区受到了应力。应力造成了电荷迁移性的降低，由此导致了较低的电流容量(Ids)和增大的阈值电压(Vth)。

发明内容

根据本发明的半导体集成电路包括：

锁存电路，把输入数据信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；

保持电路，保持输出数据信号；

反馈电路，把输入数据信号和输出数据信号输入其中，并且基于输入数据信号和输出数据信号的逻辑组合产生反馈信号，其中锁存电路的内部操作通过反馈信号被接通/断开。

以下说明具有上述配置的半导体集成电路的操作。当在时钟信号处于被断言(asserted)的状态之前和之后的输入数据信号和输出数据信号的逻辑组合没有不相同时，如果锁存电路的内部操作被激活，则导致不必要的操作。

当在时钟信号被断言(asserted)之前和之后的输入数据信号和输出数据信号的逻辑组合没有不相同时，反馈电路基于该逻辑组合产生用于断开锁存电路的内部操作的反馈信号。

锁存电路响应反馈信号中断其内部操作，除了被供给锁存电路的没有被中断的时钟信号。根据本发明的半导体集成电路的操作的主要目的是中断锁存电路的内部操作而不用中断时钟信号。这样，可以减小功耗。

当在时钟信号被断言(asserted)之前和之后的输入数据信号和输出数据信号的逻辑组合是不同的，来自反馈电路的反馈信号断言(assert)锁存电路的内部操作。因此，锁存电路重新启动其内部操作，由此把输入数据信号的波动引入输出数据信号的波动。在该点处，时钟信号连续地振荡，由此允许更好的设置响应性和高速操作。简言之，迄今被认为不相容的较低功耗和较高速操作可以同时达到。

以下又说明输出数据信号。例如，在D触发器的情况下，相对于输入数据信号D和时钟信号CK，输出数据信号包括输出数据信号Q和作为输出数据信号Q的反相逻辑的输出数据信号NQ。当在本发明中提到输出数据信号时，其代表输出数据信号Q和输出数据信号NQ之一或两者，在以下说明中始终如此。

早先提及的情况，其中“在时钟信号处于被断言(asserted)的状态之前和之后的输入数据信号和输出数据信号的逻辑组合没有不相同”，按照相对于输入数据信号的第一输出数据信号Q，包括D＝“H”、Q＝“H”和D＝“L”、Q＝“L”，以及按照相对于输入数据信号D的输出数据信号NQ，包括D＝“H”、NQ＝“L”和D＝“L”、NQ＝“H”。

优选地，反馈电路拥有输入数据信号和输出数据信号，由此基于输出信号产生第一反馈信号，并且通过合成基于输出数据信号和输入数据信号产生的信号产生第二反馈信号。

附图说明

通过附图中的例子但是不限于附图，来说明本发明，其中相同的附图标记指示相似的元件，在附图中：

图1所示框图说明了根据本发明第一实施例的半导体集成电路的示意配置。

图2所示电路图说明了根据第一实施例的半导体集成电路的特定配置的例子。

图3所示波形图说明了根据第一实施例的半导体集成电路的操作。

图4所示框图说明了根据本发明第二实施例的半导体集成电路的示意配置。

图5所示电路图说明了根据第二实施例的半导体集成电路的特定配置的例子。

图6所示波形图说明了根据第二实施例的半导体集成电路的操作。

图7所示平面图部分地说明了根据本发明第三实施例的半导体集成电路的例子。

图8所示平明图部分地说明了根据第三实施例的半导体集成电路的另一例子。

图9所示电路图说明了根据本发明第四实施例的半导体集成电路的特定配置的例子。

图10所示框图说明了在根据第四实施例的半导体集成电路中的电源控制电路的外围电路的配置。

图11所示电路图说明了根据本发明第五实施例的半导体集成电路的特定配置的例子。

图12所示框图说明了在根据第五实施例的半导体集成电路中的衬底电位控制电路的外围电路的配置。

图13所示电路图说明了根据常规技术的半导体集成电路的配置。

图14所示电路图说明了根据常规技术的另一半导体集成电路的配置。

图15所示电路图说明了根据本发明第六实施例的半导体集成电路的特定配置的例子。

具体实施方式

以下参照附图详细说明根据优选实施例的半导体集成电路。

第一实施例

图1至图3显示了本发明的第一实施例。

参考图1，附图标记A1表示锁存电路，其把输入数据信号D、时钟信号CK以及反馈信号S01和S02输入其中，并输出输出数据信号NQ。

附图标记A2表示保持电路，其保持输出数据信号NQ。附图标记A3表示反馈电路，其把输入数据信号D和输出数据信号NQ输入其中，并基于输入数据信号D和输出数据信号NQ的逻辑组合产生反馈信号S01和S02。对于到反馈电路A3的输入，可以采用来自保持电路A2的信号线L2(如双点划线所示)来代替信号线L1。附图标记I02表示反相器。

图2所示电路图说明了图1的半导体集成电路的特定配置。附图标记P01-P10表示P型MOS晶体管(P沟道晶体管)，附图标记N01-N11表示N型MOS晶体管(N沟道晶体管)。附图标记I01和I02分别表示反相器。该半导体集成电路把输入数据信号D和时钟信号CK输入其中，并输出输出数据信号Q和作为输出数据信号Q的反相逻辑的输出数据信号NQ。附图标记C01和C02表示预充电节点，C03表示数据保持节点。附图标记S01和S02表示反馈信号。锁存电路A1包括“与非”(NAND)型动态电路a1和“与非”型动态电路a2。

“与非”型动态电路a1由串联的P沟道晶体管P01、N沟道晶体管N02、N沟道晶体管N03及N沟道晶体管N01组成。输入数据信号D、时钟信号CK以及来自反馈电路A3的反馈信号S01被输入“与非”型动态电路a1，“与非”型动态电路a1控制关于预充电节点C01的充电/放电。在输入数据信号D和反馈信号S01都处于“H”(高)电平的情况下，“与非”型动态电路a1在时钟信号CK的下降至上升期间对预充电节点C01充电，在时钟信号CK的上升至下降期间释放预充电节点C01的电荷，并且在输入数据信号D和反馈信号S01之一处于“L”(低)电平的情况下，保持预充电节点C01的电荷。

“与非”型动态电路a2由串联的P沟道晶体管P02、N沟道晶体管N04、N沟道晶体管N05及N沟道晶体管N01组成。预充电节点C02、时钟信号CK以及来自反馈电路A3的反馈信号S02被输入“与非”型动态电路a2，“与非”型动态电路a2控制关于预充电节点C02的充电/放电。在预充电节点C01和反馈信号S02都处于“H”电平的情况下，“与非”型动态电路a2在时钟信号CK的下降至上升期间对预充电节点C02充电，在时钟信号CK的上升至下降期间释放预充电节点C02的电荷，并且在预充电节点C01和反馈信号S02至少之一处于“L”电平的情况下，保持预充电节点C02的电荷。

为了执行上述操作，锁存电路A1由多个P沟道晶体管P01-P07、多个N沟道晶体管N01-N07以及单个反相器I01组成。以下进行更详细的说明。

锁存电路A1包括：

P沟道晶体管P01，其中栅极连接到时钟信号CK，源极连接到电源，漏极连接到预充电节点C01；

N沟道晶体管N01，其中栅极连接到时钟信号CK，源极接地；

N沟道晶体管N02，其中栅极连接到输入数据信号D，漏极连接到预充电节点C01；

N沟道晶体管N03，其中栅极连接到反馈信号S01，漏极连接到N沟道晶体管N02的源极，源极连接到N沟道晶体管N01的漏极；

P沟道晶体管P02，其中栅极连接到时钟信号CK，源极连接到电源，漏极连接到预充电节点C02；

N沟道晶体管N04，其中栅极连接到预充电节点C01，漏极连接到预充电节点C02；

N沟道晶体管N05，其中栅极连接到反馈信号S02，漏极连接到N沟道晶体管N04的源极，源极连接到N沟道晶体管N01的漏极；

反相器I01，其中输入端连接到预充电节点C02；

P沟道晶体管P03，其中栅极连接到反相器I01的输出端，源极连接到电源；

P沟道晶体管P04，其中栅极连接到预充电节点C01，源极连接到P沟道晶体管P03的漏极；

N沟道晶体管N06，其中栅极连接到预充电节点C01，源极接地，漏极连接到P沟道晶体管P04的漏极；

P沟道晶体管P05，其中栅极连接到预充电节点C02，源极连接到电源，漏极连接到输出数据信号NQ；

N沟道晶体管N07，其中栅极连接到N沟道晶体管N06的漏极，源极接地，漏极连接到输出数据信号NQ；

P沟道晶体管P06，其中栅极连接到反相器I01的输出端，源极连接到电源，漏极连接到预充电节点C02；以及

P沟道晶体管P07，其中栅极连接到预充电节点C02，源极连接到电源，漏极连接到预充电节点C01。

参考上述配置，锁存电路A1可以被配置成这样，在反馈信号S01和反馈信号S02是反相逻辑的信号的情况下，P沟道晶体管被N沟道晶体管代替，N沟道晶体管被P沟道晶体管代替，电源被接地代替，接地被电源代替。

保持电路A2包括：

P沟道晶体管P08，其中栅极连接到输出数据信号NQ，源极连接到电源；

N沟道晶体管N08，其中栅极连接到输出数据信号NQ，源极接地，漏极连接到P沟道晶体管P08的漏极；

P沟道晶体管P09，其中栅极连接到N沟道晶体管N08的漏极，源极连接到电源，漏极连接到反馈信号S01；以及

N沟道晶体管N09，其中栅极连接到N沟道晶体管N08的漏极，源极接地，漏极连接到反馈信号S01。

输入数据信号D和输出数据信号NQ被输入反馈电路A3，由此反馈电路A3基于输出数据信号NQ产生反馈信号S01。反馈电路A3利用基于输出数据信号NQ和输入数据信号D产生的信号进一步产生反馈信号S02。

反馈电路A3具体包括：

P沟道晶体管P10，其中栅极连接到输入数据信号D，漏极连接到反馈信号S02，源极连接到P沟道晶体管P08的漏极；

N沟道晶体管N10，其中栅极连接到输入数据信号D，漏极连接到反馈信号S02，源极接地；以及

第十一个N沟道晶体管N11，其中栅极连接到输出数据信号NQ，漏极连接到反馈信号S02，源极接地。

由反馈电路A3产生和输出的反馈信号S01是由输出数据信号NQ的逻辑反相产生的逻辑反相信号。反馈信号S01用于控制关于“与非”型动态电路a1的放电允许/禁止，并连接到N沟道晶体管N03的栅极。由反馈电路A3产生和输出的反馈信号S02是基于输入数据信号D和输出数据信号NQ产生的。反馈信号S02用于控制关于“与非”型动态电路a2的放电允许/禁止，并连接到N沟道晶体管N05的栅极。当输出数据信号Q处于“L”电平时，反馈信号S02总是处于“L”电平。当输出数据信号Q处于“H”电平且输入数据信号D也处于“H”电平时，反馈信号S02仍然处于“L”电平，当输入数据信号D处于“L”电平时，反馈信号S02变为“H”电平。虽然图2中显示了输出数据信号Q和输出数据信号NQ，但是仅仅提供输出数据信号Q或仅仅提供输出数据信号NQ也是没有问题的。

图3所示波形图说明了如图2配置的半导体集成电路的操作。

1)在T0时刻，时钟信号CK处于“L”电平，P沟道晶体管P01和P02导通，同时N沟道晶体管N01截止。此时，输入数据信号D和输出数据信号Q都处于“L”电平。输出数据信号NQ处于“H”电平，数据保持节点C03处于“L”电平，反馈信号S01处于“H”电平，因此N沟道晶体管N03处于导通状态。然而，因为输入数据信号D处于“L”电平，因此N沟道晶体管N02处于截止状态，还有，因为时钟信号CK处于“L”电平，因此N沟道晶体管N01也处于截止状态。因此，预充电节点C01被预充电到“H”电平。因为输出数据信号NQ处于“H”电平，因此N沟道晶体管N11处于导通状态，而因为反馈信号S02处于“L”电平，因此N沟道晶体管N05处于截止状态。因为预充电节点C01处于“H”电平，因此N沟道晶体管N04处于导通状态，而N沟道晶体管N05处于截止状态，因此预充电节点C02被预充电到“H”电平。

如上所述，在T0时刻，预充电节点C01和预充电节点C02都被预充电到“H”电平。以下说明在预充电时配置的其余部分的状态。因为预充电节点C02处于“H”电平，因此反相器I01的输出处于“L”电平，作为其结果，P沟道晶体管P06和P03处于导通状态。还有，P沟道晶体管P07和P05处于截止状态。因为预充电节点C01处于“H”电平因此N沟道晶体管N06处于导通状态，并且P沟道晶体管P04处于截止状态。因为N沟道晶体管N06处于导通状态并且接地，因此N沟道晶体管N07处于截止状态。因为输出数据信号NQ处于“H”电平因此P沟道晶体管P08处于截止状态，并且N沟道晶体管N08处于导通状态。因为输入数据信号D处于“L”电平因此P沟道晶体管P10处于导通状态，并且N沟道晶体管N10处于导通状态。因为N沟道晶体管N08处于导通状态并且接地因此P沟道晶体管P09处于导通状态，并且N沟道晶体管N09处于截止状态。数据保持电路A2中的数据保持节点C03处于“L”电平。

2)假设时钟信号CK在T1时刻上升到“H”电平。输入数据信号D然后处于“L”电平，输出数据信号Q处于“L”电平。不同的是，输入数据信号D和输出数据信号Q都用作在处于“L”电平时中断锁存电路的内部操作的条件。P沟道晶体管P01和P02都被转变为截止状态，而N沟道晶体管N01被转变为导通状态。因为输入数据信号D保持为“L”电平，因此N沟道晶体管N02保持为截止状态。因此，预充电节点C01没有放电，且保持“H”电平，保持电荷。同时，因为反馈信号S02保持为“L”电平，因此N沟道晶体管N05保持其截止状态。因此，预充电节点C02没有放电，且保持“H”电平，保持电荷。在锁存电路A1的输出级中的P沟道晶体管P05和N沟道晶体管N07都保持为截止状态。因此，输出数据信号NQ和输出数据信号Q保持相同的状态，反馈信号S01和反馈信号S02保持相同的状态。

当输出数据信号Q处于“L”电平且输入数据信号D处于“L”电平时，由时钟信号CK的上升获得的结果是“L”电平，其与输出数据信号Q的初始状态相同，这意味着锁存电路内部操作的中断导致相同的结果。锁存电路内部操作的中断实现了功耗的减小。重要的是，锁存电路内部操作的中断不是通过时钟信号CK的供给中止来实现的，而是通过逻辑电路内部的信号传输的控制来实现的。这加速了在4)中在取消锁存电路内部操作的中断条件之后的响应速度，以下在3)中说明锁存电路内部操作的中断条件的取消。

3)假设输入数据信号D在T2时刻从“L”电平上升到“H”电平。输入数据信号D和输出数据信号Q的逻辑组合导致了不一致，由此锁存电路内部操作的中断条件被取消。

4)然后，假设时钟信号CK在T3时刻上升到“H”电平。当输入数据信号D转换为“H”电平时，N沟道晶体管N10导通，而反馈信号S02保持为“L”电平。还有，N沟道晶体管N02响应输入数据信号D到“H”电平的转换而导通。此时，因为反馈信号S01已经处于“H”电平因此N沟道晶体管N03处于导通状态，并且N沟道晶体管N01响应时钟信号CK的上升而处于导通状态。因此，预充电节点C01接地，由此放电。

当作为放电的结果，预充电节点C01转换为“L”电平时，由此的影响被传送到N沟道晶体管N06和N04。

N沟道晶体管N06转变为截止状态，而P沟道晶体管P04转变为导通状态。因为P沟道晶体管P03处于导通状态，因此N沟道晶体管N07的栅极转换为“H”电平，由此让N沟道晶体管N07处于导通状态。由此，锁存电路A1的输出状态被转变。尤其是，因为N沟道晶体管N07接地，因此输出数据信号NQ从过去的“H”电平转换为“L”电平。相应地，输出数据信号Q从“L”电平转换为“H”电平。因此输出数据信号Q和输入数据信号D处于“H”电平。同时，反馈信号S01转换为“L”电平。当反馈信号转换为“L”电平时，N沟道晶体管N03返回到截止状态，并且预充电节点C01处于充电允许备用状态。

根据预充电节点C01转换为“L”电平，N沟道晶体管N04处于截止状态。预充电节点C02处于“H”电平，保持电荷。

输出数据信号NQ到“L”电平的转换被保持在数据保持电路A2中。反相器的输出(P08和N08)被转换，数据保持节点C03转换为“H”电平。反相器的输出(P09和N09)被保持为“L”电平。

如上所述，当输入数据信号D从“L”电平转换为“H”电平时，在时钟信号CK上升的状态下，输出数据信号Q从“L”电平转换为“H”电平。尤其是，在锁存电路内部操作的中断条件被取消之后，锁存电路的内部操作响应时钟信号CK的上升高速地重新启动，这是因为时钟信号CK的连续振荡。

上述期间的操作建立了锁存电路内部操作的中断条件：输入数据信号D和输出数据信号Q都处于“H”电平。

5)当时钟信号CK在T4时刻下降为“L”电平时，P沟道晶体管P01和P02导通，且刚刚在此之前处于“L”电平的预充电节点C01被预充电到“H”电平。此时，因为反馈信号S01处于“L”电平，因此N沟道晶体管N03处于截止状态，由此补偿预充电。还有，附加的电荷被供给预充电节点C02。

6)时钟信号CK在T5时刻上升到“H”电平。此时，输入数据信号D和输出数据信号Q都处于“H”电平，这意味着锁存电路内部操作的中断条件被建立。响应时钟信号CK的上升，P沟道晶体管P01和P02转变为截止状态，而N沟道晶体管N01转变为导通状态。还有，因为输入数据信号D处于“H”电平，因此N沟道晶体管N02处于导通状态。因为反馈信号S01保持为“L”电平，因此N沟道晶体管N03保持截止状态。因此，预充电节点C01没有放电，其保持“H”电平，保持电荷。与此相反，因为反馈信号S02处于“L”电平，因此N沟道晶体管N05持续地处于截止状态。因此，预充电节点C02没有放电，其保持“H”电平，保持电荷。从而，锁存电路A1的输出级中的P沟道晶体管P05和N沟道晶体管N07都持续地处于截止状态。因此，输出数据信号NQ和输出信号Q仍然处于相同状态，反馈信号S01和反馈信号S02保持相同的状态。

与4)相比，在4)中，预充电节点C01响应时钟信号CK的上升而放电，导致了锁存电路A1的激活操作，这是因为锁存电路内部操作的中断条件的取消，即在时钟信号CK刚刚上升之前输入数据信号D就处于“H”电平且输出数据信号Q处于“L”电平。

在6)的情况下，尽管时钟信号CK上升了，但是预充电节点C01和预充电节点C02都不放电，导致了锁存电路的中断，这是因为锁存电路内部操作的中断条件的建立，即在时钟信号CK刚刚上升之前输入数据信号D和输出数据信号Q就都处于“H”电平。

当输出数据信号Q处于“H”电平，且输入数据信号D处于“H”电平，由时钟信号CK的上升获得的结果为“H”电平，其与输出数据信号Q的初始状态相同，这意味着锁存电路内部操作的中断导致了相同的结果。锁存电路内部操作的中断可以实现功耗的减小。重要的是，锁存电路内部操作的中断不是通过时钟信号CK的供给中止来实现的，而是通过逻辑电路内部的信号传输的控制来实现的。这加速了在7)中取消锁存电路内部操作的中断条件之后的响应速度，以下说明锁存电路内部操作的中断条件的取消。

7)假设输入数据信号D在T6时刻从“H”电平下降到“L”电平。输入数据信号D和输出数据信号Q的逻辑组合导致了不一致，由此锁存电路内部操作的中断条件被取消。这样，N沟道晶体管N10转变为截止状态，而P沟道晶体管P10转变为导通状态。P沟道晶体管P08已经处于导通状态，因此反馈信号S02从“L”电平转换为“H”电平。结果，N沟道晶体管N05转变为导通状态。然而，放电允许备用状态达到。然而，因为时钟信号CK处于“L”电平，P沟道晶体管P02处于导通状态，且P沟道晶体管P06也处于导通状态，因此预充电节点C02仍然持续地充电。

8)假设时钟信号CK在T7时刻上升到“H”电平。P沟道晶体管P01截止，并且对预充电节点C02的充电被中止。虽然N沟道晶体管N01导通，但是因为反馈信号S01处于“L”电平，因此N沟道晶体管N03保持其导通状态。预充电节点C01处于“H”电平，保持电荷。同时，P沟道晶体管P02截止，对预充电节点C02的充电也被中止。此时，反馈信号S02已经转换为“H”电平，并且连同该转换，N沟道晶体管N05转变为导通状态。N沟道晶体管N04初始处于导通状态，并且N沟道晶体管N01已经响应时钟信号CK的上升而导通，因此预充电节点C02开始放电。当预充电节点C02的电位下降，且反相器I01的输出转换为“H”电平时，P沟道晶体管P06截止，导致了预充电节点C02的电位的迅速下降。

当作为上述放电的结果，预充电节点C02转换为“L”电平时，P沟道晶体管P05转变为导通状态。N沟道晶体管N07仍然处于导通状态。因此，锁存电路A1的输出状态被转变。尤其是，因为P沟道晶体管P05连接到电源电位VDD，因此输出数据信号NQ从过去的“L”电平转换为“H”电平。相应地，输出数据信号Q从“H”电平转换为“L”电平。这导致了锁存电路内部操作的中断条件的建立，即输入数据信号D和输出数据信号Q都处于“L”电平。同时，反馈信号S01转换为“H”电平。当反馈信号S01转换为“H”电平时，N沟道晶体管N03返回到导通状态，留下预充电节点C01处于放电允许备用状态。响应预充电节点C02到“L”电平的转换，P沟道晶体管P07导通，以及由此预充电节点C01又被充电。

输出数据信号NQ到“H”电平的转换被保持在数据保持电路A2中。反相器的输出(P08和N08)被转换，由此使数据保持节点C03转换为“L”电平。反相器的输出(P09和N09)被保持为“H”电平。

如上所述，当输入数据信号D从“H”电平转换为“L”电平时，在时钟信号CK上升的状态下，输出数据信号Q从“H”电平转换为“L”电平。这是因为锁存电路内部操作的中断条件(输入数据信号D和输出数据信号Q都处于“H”电平)先前被取消了。

当输出数据信号NQ转换为“H”电平，且反馈信号S01转换为“H”电平时，N沟道晶体管N03转变为导通状态，留下预充电节点C01处于放电允许备用状态。

还有，响应输出数据信号NQ到“H”电平的转换，反馈电路A3中的N沟道晶体管N11转变为导通状态，且反馈信号S02从“H”电平转换为“L”电平。然后，N沟道晶体管N05由此转变为截止状态，预充电节点C02处于充电允许备用状态。

9)假设时钟信号CK在T8时刻下降为“L”电平。P沟道晶体管P01和P02导通，且刚刚在此之前处于“L”电平的预充电节点C02被预充电到“H”电平。此时，因为反馈信号S02处于“L”电平，因此N沟道晶体管N05处于截止状态，由此补偿预充电。预充电节点C01也被提供附加的电荷。在该点处，恢复到T0时刻的1)的状态。

至此描述的本实施例的概要如下。

当锁存电路内部操作的中断条件即输入数据信号D和输出数据信号Q都处于“L”电平或“H”电平被建立时，锁存电路A1的内部操作可以被中断，与时钟信号CK的波动无关，由此实现低功耗。还有，因为锁存电路A1的内部操作随同时钟信号CK的连续振荡一起被中止，因此逻辑组合或者为“H”和“L”，或者为“L”和“H”，由此实现在取消锁存电路内部操作的中断条件之后的加速设置。

利用电路模拟数据验证根据本发明的半导体集成电路的高速操作。

设置的极限值被定义与某一延迟值相比的5％延迟，该延迟值是通过当利用时钟信号CK的上升沿之前的足够长时间确定输入数据信号D的值时，使时钟信号CK减去输出数据信号NQ而获得的。然后，检验当输入数据信号被确定在设置极限值时的输入数据信号D和输出数据信号NQ的延迟状态。

模拟条件设置如下。

在图2、13和14中，在所有N沟道晶体管中的每单位宽度饱和电流都被设置为380μA/μm，其阈值电压被设置为300mV。在所有P沟道晶体管中的每单位宽度饱和电流都被设置为160μA/μm，并且其阈值电压被设置为-300mV。电源电压VDD被设置为1.3V，且所有晶体管的沟道长度都被设置为0.12μm。

还有，对于图2的配置进行以下假设。

具有2μm沟道宽度的晶体管为N沟道晶体管N01、N02、N03、N04、N05和N07，以及P沟道晶体管P08和P10。具有0.4μm沟道宽度的晶体管为N06、N08、N09、N10和N11，以及P沟道晶体管P01、P02、P06、P07和P09。具有1.6μm沟道宽度的晶体管为P沟道晶体管P03和P04。具有1.6μm沟道宽度的晶体管是P05。

关于反相器，反相器I01的P沟道晶体管具有0.8μm的沟道宽度，反相器I01的N沟道晶体管具有0.4μm的沟道宽度，反相器I02的P沟道晶体管具有5.4μm的沟道宽度，反相器I02的N沟道晶体管具有3.2μm的沟道宽度。

“IEEE Journal Of Solid-State Circuits，Vol.34，No.4，April，1999”的图18中所示的配置显示在本发明的图13中，对其进行以下假设。N沟道晶体管N201具有3.6μm的沟道宽度。N沟道晶体管N202具有4.9μm的沟道宽度。N沟道晶体管N203具有5.5μm的沟道宽度。N沟道晶体管N204具有1.7μm的沟道宽度。N沟道晶体管N205具有1.7μm的沟道宽度。P沟道晶体管P201具有0.8μm的沟道宽度。P沟道晶体管P202具有5.5μm的沟道宽度。反相器I201的P沟道晶体管具有1.16μm的沟道宽度。反相器I201的N沟道晶体管具有0.6μm的沟道宽度。反相器I202的P沟道晶体管具有0.8μm的沟道宽度。反相器I202的N沟道晶体管具有0.4μm的沟道宽度。反相器I203的P沟道晶体管具有0.4μm的沟道宽度。反相器I203的N沟道晶体管具有0.4μm的沟道宽度。反相器I204的P沟道晶体管具有0.4μm的沟道宽度。反相器I204的N沟道晶体管具有1.2μm的沟道宽度。反相器I205的P沟道晶体管具有5.4μm的沟道宽度。反相器I205的N沟道晶体管具有3.1μm的沟道宽度。反相器I206的P沟道晶体管具有0.6μm的沟道宽度。反相器I206的N沟道晶体管具有0.4μm的沟道宽度。“与”门A201的两个P沟道晶体管具有0.5μm的沟道宽度。“与”门A201的两个N沟道晶体管具有1.9μm的沟道宽度。

在图14中，反相器10h的P沟道晶体管具有0.8μm的沟道宽度。反相器10h的N沟道晶体管具有0.4μm的沟道宽度。传输门10i的P沟道晶体管具有1.0μm的沟道宽度。传输门10i的N沟道晶体管具有0.5μm的沟道宽度。反相器10j的P沟道晶体管具有1.6μm的沟道宽度。反相器10j的N沟道晶体管具有0.8μm的沟道宽度。传输门10c的P沟道晶体管具有2.0μm的沟道宽度。传输门10c的N沟道晶体管具有1.0μm的沟道宽度。反相器10d的P沟道晶体管具有1.6μm的沟道宽度。反相器10d的N沟道晶体管具有0.8μm的沟道宽度。反相器10e的P沟道晶体管具有5.2μm的沟道宽度。反相器10e的N沟道晶体管具有3.2μm的沟道宽度。反相器10a的P沟道晶体管具有5.2μm的沟道宽度。反相器10a的N沟道晶体管具有3.2μm的沟道宽度。时钟控制反相器10g的两个P沟道晶体管具有0.4μm的沟道宽度。时钟控制反相器10g的两个N沟道晶体管具有0.4μm的沟道宽度。P沟道晶体管PM1具有1.5μm的沟道宽度。P沟道晶体管PM2具有1.5μm的沟道宽度。N沟道晶体管NM1具有1.0μm的沟道宽度。N沟道晶体管NM2具有1.0μm的沟道宽度。反相器11的P沟道晶体管具有0.4μm的沟道宽度。反相器11的N沟道晶体管具有0.4μm的沟道宽度。“与”门13的三个P沟道晶体管具有0.4μm的沟道宽度。“与”门13的三个N沟道晶体管具有0.4μm的沟道宽度。“或非”门15的两个P沟道晶体管具有0.8μm的沟道宽度。“或非”门15的两个N沟道晶体管具有0.4μm的沟道宽度。“与非”门17的两个P沟道晶体管具有0.4μm的沟道宽度。“与非”门17的两个N沟道晶体管具有0.4μm的沟道宽度。反相器19的两个P沟道晶体管具有1.6μm的沟道宽度。反相器19的两个N沟道晶体管具有0.8μm的沟道宽度。

作为基于如上设置的条件的电路模拟的结果，在图2中从输入数据信号D上升直到输出数据信号NQ上升的延迟时间为320ps(皮秒)，而从输入数据信号D下降直到输出数据信号NQ下降的延迟时间为460ps。

与上述结果对比，在图13中从输入数据信号D上升直到输出数据信号NQ上升的延迟时间为720ps，而从输入数据信号下降直到输出数据信号NQ下降的延迟时间为500ps。

还有，在图14中从输入数据信号D上升直到输出数据信号NQ上升的延迟时间为890ps，而从输入数据信号D下降直到输出数据信号NQ下降的延迟时间为890ps。

如上所述，在根据本发明第一实施例的锁存电路的电路配置中，最初为静态类型的动态D触发器的第二级被动态“与非”类型的第二级代替，并且在第一和第二级的数据输入单元中反馈电路串联有N沟道晶体管。当输入数据信号D和输出数据信号Q处于相同状态，基于输入数据信号D和输出数据信号Q的逻辑，锁存电路的内部操作被中断，由此减小功耗，并且还保持动态电路自身的高速操作。

根据本发明第一实施例的锁存电路的电路配置除了具有所述的效果外，还具有以下优点：当时钟信号CK的电压电平低于锁存电路A1的工作电压而没有任何静止直通电流流过时，锁存电路A1仍然可操作。参考图2和图3说明其原因。

在T3时刻，当预充电P沟道晶体管P01和P02的性能差时，在处于逻辑“H”电平的时钟信号CK的电压值较低、然而仅仅超过N沟道晶体管N01的阈值电平的情况下，N沟道晶体管N02和N03处于导通状态。因此预充电节点C01放电。在上述状态下，P沟道晶体管P01没有完全截止，这样允许N沟道晶体管N02和N03处于导通状态，由此产生直通电流。然而，N沟道晶体管N03立即截止，由此阻止直通电流。

还有，在T7时刻，当预充电P沟道晶体管P01和P02的性能差时，在处于逻辑“H”电平的时钟信号CK的电压值较低、然而仅仅超过N沟道晶体管N01的阈值电平的情况下，N沟道晶体管N04和N05处于导通状态。因此，预充电节点C02放电。在上述状态下，P沟道晶体管P02没有完全截止，这样允许N沟道晶体管N04和N05处于导通状态，由此产生直通电流。然而，N沟道晶体管N05立即截止，由此阻止直通电流。

如上所述，在图2所示的电路配置中，时钟的振荡宽度可以被减小，由此减小充电/放电能量。从而，可以进一步减小半导体集成电路中的功耗。

第二实施例

图4所示框图说明了根据本发明第二实施例的半导体集成电路的示意配置。附图标记A11、A12和A13分别表示锁存电路、数据保持电路和反馈电路。双点划线所示的信号线L12可以用于代替信号线L11输入到反馈电路A13。

图5所示电路图说明了根据第二实施例的半导体集成电路的配置的例子。在图5中，图4中所示的A11、A12和A13被相应地表示。附图标记P101-P113表示P沟道晶体管，N101-N117表示N沟道晶体管，I101-I104表示反相器。D1表示具有低转变几率(low transition probability)的输入数据信号。D2表示具有高转变几率的输入数据信号。SEL表示输入数据信号选择信号。CK表示时钟信号。Q和NQ表示输出数据信号。C101和C102表示预充电节点。C103表示数据保持节点。S101和S102表示反馈信号。

根据第二实施例的半导体集成电路包括：

锁存电路A11，其把输入数据信号D1和D2、输入数据信号选择信号SEL、时钟信号CK以及反馈信号S101和S102输入其中，并输出输出数据信号NQ；

保持电路A12，其保持输出数据信号NQ；

反馈电路A13，其把输入数据信号D1、输入数据信号选择信号SEL输入其中，并输出数据信号NQ，

当输入数据信号选择信号SEL选择输入数据信号D1时，反馈电路A13基于输入数据信号D1和输出数据信号NQ的逻辑组合控制反馈信号S101和S102，

当输入数据信号选择信号SEL选择输入数据信号D2时，反馈电路A13总是输出恒值作为反馈信号S101和S102，其特征在于

当输入数据信号选择信号SEL选择输入数据信号D1时，锁存电路A11的内部操作通过反馈信号S101和S102被接通/断开，当输入数据信号选择信号SEL选择输入数据信号D2时，锁存电路A11的内部操作持续地被激活。

根据上述配置的操作如下。当输入数据信号选择信号SEL选择输入数据信号D1时，与第一实施例中相同的功能被执行。尤其是，当在时钟信号CK被断言(assert)之前和之后，输入数据信号D1和输出数据信号NQ的逻辑组合并没有不同时，反馈电路A13产生反馈信号S101和S102，用于根据逻辑组合断开锁存电路A11的内部操作。从而锁存电路A11根据反馈信号S101和S102中断其内部操作，虽然供给锁存电路A11的时钟信号CK没有被中断。第二实施例中的重要因素在于，中断锁存电路A11的内部操作，而不中断时钟信号CK。这使得功耗减小。接下来，当在时钟信号CK被assert之前和之后，输入数据信号D1和输出数据信号NQ的逻辑组合不同时，来自反馈电路A13的反馈信号S101和S102断言(assert)锁存电路A11的内部操作，锁存电路A11响应这一点重新启动其内部操作，把输入数据信号的波动引入输出数据信号的波动。此时，时钟信号CK连续地振荡，由此以更好的响应性和更高速的操作实现设置。从而，迄今被认为是不相容的低功耗和高速操作可以同时被实现。当输入数据信号选择信号SEL选择输入数据信号D2时，获得与一般动态类型半导体集成电路中相同的操作，其中保证高速操作。

为输入数据信号D1设置了具有低转变几率的信号，为输入数据信号D2设置了具有高转变几率的信号。例如，在由一组触发器构成的逻辑电路的情况下，正常操作下的输入数据信号相当于数据输入信号D1，在作为扫描链的测试操作下的输入数据信号相当于输入数据信号D2。

根据第二实施例的半导体集成电路的锁存电路A11包括动态电路a11和“与非”型动态电路a12。以以下方式配置动态电路a11。在输入数据信号选择信号SEL选择输入数据信号D1的情况下，输入数据信号D1，和基于输出数据信号NQ被输出以便具有相对于输入数据信号D1的反极性的反馈信号S101，被输入。在从时钟信号CK的下降至上升期间，预充电节点C101被充电。当输入数据信号D1和反馈信号S101都处于“H”电平时，在从时钟信号CK的上升至下降期间，电荷从预充电节点C101被释放。当输入数据信号D1和反馈信号S101之一处于“L”电平时，预充电节点C101的电荷被保持。还有，在输入数据信号选择信号SEL选择输入数据信号D2的情况下，当输入数据信号D2处于“H”电平时，预充电节点C101的电荷被释放，当输入数据信号D2处于“L”电平时，预充电节点C101的电荷被保持。

以以下方式配置“与非”型动态电路a12。在输入数据信号选择信号SEL选择输入数据信号D1的情况下，输入数据信号D1，和作为信号的逻辑和的、基于预充电节点C101和输出数据信号NQ被输出以便具有与输入数据信号D1相同极性的反馈信号S102，被输入。在从时钟信号CK的下降至上升期间，预充电节点C102被充电。当预充电节点C101和反馈信号S102都处于“H”电平时，在从时钟信号CK的上升至下降期间，电荷从预充电节点C102被释放。当预充电节点C101和反馈信号S102之一处于“L”电平时，预充电节点C102的电荷被保持。还有，在输入数据信号选择信号SEL选择输入数据信号D2的情况下，当输入数据信号选择信号SEL处于“H”电平且预充电节点C101处于“H”电平时，预充电节点C102的电荷被释放，当预充电节点C101处于“L”电平时，预充电节点C102的电荷被保持。

锁存电路A11包括多个P沟道晶体管P101-P107和多个N沟道晶体管N101-N107、N117和N118，以及单个反相器I101。尤其是，锁存电路包括：

P沟道晶体管P101，其中栅极连接到时钟信号，源极连接到电源，漏极连接到预充电节点C101；

N沟道晶体管N101，其中栅极连接到时钟信号CK，源极接地；

N沟道晶体管N102，其中栅极连接到输入数据信号D1，漏极连接到预充电节点C101；

N沟道晶体管N103，其中栅极连接到反馈信号S101，漏极连接到N沟道晶体管N102的源极，源极连接到N沟道晶体管N101的漏极；

P沟道晶体管P102，其中栅极连接到时钟信号CK，源极连接到电源，漏极连接到预充电节点C102；

N沟道晶体管N104，其中栅极连接到预充电节点C101，漏极连接到预充电节点C102；

N沟道晶体管N105，其中栅极连接到反馈信号S102，漏极连接到N沟道晶体管N104的源极，源极连接到N沟道晶体管N101的漏极；

反相器I101，其中输入端连接到预充电节点C102；

P沟道晶体管P103，其中栅极连接到反相器I101的输出端，源极连接到电源；

P沟道晶体管P104，其中栅极连接到预充电节点C101，源极连接到P沟道晶体管P103的漏极；

N沟道晶体管N106，其中栅极连接到预充电节点C101，源极接地，漏极连接到P沟道晶体管P104的漏极；

P沟道晶体管P105，其中栅极连接到预充电节点C102，源极连接到电源，漏极连接到输出数据信号NQ；

N沟道晶体管N107，其中栅极连接到N沟道晶体管N106的漏极，源极接地，漏极连接到输出数据信号NQ；

P沟道晶体管P106，其中栅极连接到反相器I101的输出端，源极连接到电源，漏极连接到预充电节点C102；

P沟道晶体管P107，其中栅极连接到预充电节点C102，源极连接到电源，漏极连接到预充电节点C101；

N沟道晶体管N117，其中栅极连接到输入数据信号D2，漏极连接到预充电节点C101；以及

N沟道晶体管N118，其中栅极连接到输入数据信号选择信号SEL，漏极连接到N沟道晶体管N117的源极，源极连接到N沟道晶体管N101的漏极。

动态电路a11包括一个“与非”型动态电路和“与非”型电路的组合，其中前一个“与非”型动态电路包括串联起来的P沟道晶体管P101、N沟道晶体管N102、N沟道晶体管N103和N沟道晶体管N101，后一个“与非”型电路包括串联起来的P沟道晶体管P101、N沟道晶体管N117、N沟道晶体管N118和N沟道晶体管N101。“与非”型动态电路a12包括串联起来的P沟道晶体管P102、N沟道晶体管N104、N沟道晶体管N105和N沟道晶体管N101。

根据第二实施例的半导体集成电路的反馈电路A13包括：

P沟道晶体管P108，其中栅极连接到输出数据信号NQ，源极连接到电源；

P沟道晶体管P110，其中栅极连接到输入数据信号D1，漏极连接到反馈信号S102，源极连接到P沟道晶体管P108的漏极；

N沟道晶体管N110，其中栅极连接到输入数据信号D1，漏极连接到反馈信号S102；

N沟道晶体管N111，其中栅极连接到输出数据信号NQ，漏极连接到反馈信号S102，源极连接到N沟道晶体管N110的源极；

P沟道晶体管P111，其中栅极连接到输入数据信号选择信号SEL，源极连接到电源；

N沟道晶体管N112，其中栅极连接到输入数据信号选择信号SEL，源极接地，漏极连接到P沟道晶体管P111的漏极；

N沟道晶体管N113，其中栅极连接到N沟道晶体管N112的漏极，源极接地，漏极连接到N沟道晶体管N110的源极；

P沟道晶体管P112，其中栅极连接到N沟道晶体管N112的漏极，源极连接到电源，漏极连接到反馈信号S102；

P沟道晶体管P113，其中栅极连接到数据保持节点C103，源极连接到P沟道晶体管P111的漏极，漏极连接到反馈信号S101；

N沟道晶体管N114，其中栅极连接到输入数据信号选择信号SEL，漏极连接到反馈信号S101，源极接地；以及

N沟道晶体管N115，其中栅极连接到数据保持节点C103，漏极连接到反馈信号S101，源极接地。

当在上述配置中，在预充电节点C101的放电路径中关于预充电节点C101的放电操作和在预充电节点C102的放电路径中关于预充电节点C102的放电操作相互竞争(race)时，可能会产生错误。为了防止竞争，预充电节点C101的电荷更早一些被释放，预充电节点C102的电荷更晚一些被释放。

以下说明改进。

在上述配置中，优选地以这种方式配置锁存电路A11，即参考依据实际布置的空间距离，N沟道晶体管N101与N沟道晶体管N103之间的距离被设置为小于N沟道晶体管N101与N沟道晶体管N105之间的距离。

根据上述配置的操作如下。空间距离越小，操作越容易，由此实现更好的响应性。因此，在存在具有更短距离的N沟道晶体管N103的预充电节点C101的放电路径中，放电更早地被执行，并且由此操作能够更稳定。

在上述配置中，优选地以这种方式配置锁存电路A11，即参考MOS晶体管的阈值电压，N沟道晶体管N102和N沟道晶体管N103的阈值电压被设置为低于N沟道晶体管N104和N沟道晶体管N105的阈值电压。

根据上述配置的操作如下。阈值电压越低，操作更容易，由此实现更好的响应性。因此，在存在具有更低阈值电压的N沟道晶体管N102和N103的预充电节点C101的放电路径中，放电更早地被执行，并且由此操作能够更稳定。

图6所示波形图说明了根据图5的配置的半导体集成电路的操作。

从T10至T18时刻，输入数据信号选择信号SEL处于“L”电平，因此N沟道晶体管N118保持其截止状态。尤其是，因为输入数据信号选择信号SEL处于“L”电平，因此P沟道晶体管P111处于导通状态，同时N沟道晶体管N112和N114处于截止状态。还有，因为输出数据信号Q处于“L”电平，且数据保持电路A12的数据保持节点C103也处于“L”电平，因此P沟道晶体管P113处于导通状态，同时N沟道晶体管N115处于截止状态。因此，关于“与非”型动态电路a12中的N沟道晶体管N103的栅极的反馈信号S101处于“H”电平，且N沟道晶体管N103处于导通状态。由于上述缘故，在从T10时刻至T18时刻的期间的操作实质上与第一实施例中的操作相同，如图6的波形图所示。

T18时刻的状态如下。时钟信号CK处于“L”电平，并且在此期间要被预充电。在锁存电路A11中，预充电节点C101和预充电节点C102都处于“H”电平。输出数据信号Q处于“L”电平，输出数据信号NQ处于“H”电平。数据保持电路A12的数据保持节点C103处于“L”电平。P沟道晶体管P101、P102、P106和P103处于导通状态。P沟道晶体管P107、P105和P104处于截止状态。N沟道晶体管N103、N104和N106处于导通状态。N沟道晶体管N101、N102、N105、N107、N117和N118处于截止状态。同时，在反馈电路A13中，P沟道晶体管P110、P111和P113处于导通状态。P沟道晶体管P108和P112处于截止状态。N沟道晶体管N111和N113处于导通状态。N沟道晶体管N110、N112、N114和N115处于截止状态。

1)在T19时刻，假设输入数据信号选择信号SEL上升到“H”电平。P沟道晶体管P111然后转变为截止状态，N沟道晶体管N112转变为导通状态，N沟道晶体管N1 14也转变为导通状态。反馈信号S101从“H”电平转换为“L”电平。结果，N沟道晶体管N103转变为截止状态。还有，因为P沟道晶体管P111处于截止状态且N沟道晶体管N112处于导通状态，因此P沟道晶体管P112处于导通状态，N沟道晶体管N113处于截止状态。反馈信号S102从“L”电平转换为“H”电平。结果，N沟道晶体管N105转变为导通状态。然而，时钟信号CK处于“L”电平，并且N沟道晶体管N101处于截止状态，因此预充电节点C101和预充电节点C102保持它们的“H”电平。

2)假设时钟信号CK在T20时刻上升到“H”电平。N沟道晶体管N101由此转变为导通状态。此时，N沟道晶体管N118已经处于导通状态。刚好在T20时刻之前，输入数据信号D2从“L”电平转换为“H”电平，N沟道晶体管N117由此处于导通状态。因此，预充电节点C101放电，导致了“L”电平。据此，N沟道晶体管N104转变为截止状态，且预充电节点C102没有放电。因此预充电节点C102保持其电荷，保持其“H”电平。

预充电节点C101到“L”电平的转换导致了P沟道晶体管P104到导通状态的转变，还有N沟道晶体管N106到截止状态的转变。因为P沟道晶体管P103处于导通状态，因此N沟道晶体管N107转变为导通状态。结果，输出数据信号NQ转换为“L”电平，而输出数据信号Q转换为“H”电平。数据保持节点C103转换为“H”电平。

3)当时钟信号CK在T21时刻下降时，P沟道晶体管P101转变为导通状态，且预充电节点C101被充电。

4)当时钟信号CK在T22时刻上升时，N沟道晶体管N101转变为导通状态，且在包括N沟道晶体管N117、N118和N101的路径中，进行放电。由此，预充电节点C101转换为“L”电平。

此后，时钟信号CK在T23时刻再次下降，且由此预充电节点C101被充电。

5)在T23时刻，输入数据信号D2从“H”电平转换为“L”电平，且N沟道晶体管N117转变为截止状态。

6)假设时钟信号CK在T24时刻上升到“H”电平。P沟道晶体管P101和P102转变为截止状态。此时，反馈信号S101处于“L”电平，N沟道晶体管N103处于截止状态。同时，反馈信号S102处于“H”电平，且N沟道晶体管N105处于导通状态。预充电节点C101处于“H”电平，因此N沟道晶体管N104处于导通状态。因此，当P沟道晶体管P102转变为截止状态时，预充电节点C102经过N沟道晶体管N104、N105和N101接地，由此放电。此时，反相器I101的输出转换为“H”电平，且P沟道晶体管P106转换为截止状态。结果，预充电节点C102从“H”电平转换为“L”电平。

7)假设时钟信号CK在T25时刻下降为“L”电平。P沟道晶体管P102转变为导通状态，而N沟道晶体管N101转变为截止状态。由此，预充电节点C102被充电，且转换为“H”电平。

如上所述，当输入数据信号选择信号SEL处于“H”电平时，预充电通过时钟信号CK的下降被执行，放电通过时钟信号CK的上升被执行。输入数据信号D2然后被取来。当输入数据信号D2处于“H”电平时，在动态电路a11中执行放电，当输入数据信号D2处于“L”电平时，在“与非”型动态电路a12中执行放电。

以下说明第二实施例的特征。

在具有低转变几率的输入数据信号D1被选择的情况下，当输入数据信号D1和输出数据信号Q处于相同状态时，锁存电路A11的内部操作通过输入数据信号D1和输出数据信号Q的逻辑被中断，由此减小功耗，并保持动态电路自身的高速操作，如第一实施例中一样。当具有高转变几率的输入数据信号D2被选择时，锁存电路A11的内部操作保持活动，使得动态电路自身高速地操作。

第三实施例

图7所示平面图部分地说明了根据本发明第三实施例的半导体集成电路的例子。第三实施例提供了一种防止在图5所示的锁存电路A11中的N沟道晶体管N104、N105与N117、N118之间的竞争的技术。预充电节点C101的电荷更早一些被释放，而预充电节点C102更晚一些被释放。

图7显示了包括图5中的N沟道晶体管N101、N117和N118的电路块30，以及包括图5中的N沟道晶体管N104和N105的电路块31，电路块30和31被形成在半导体衬底上。

电路块30由以下扩散区构成：组成N沟道晶体管N101的源极和漏极及其栅电极的扩散区；组成N沟道晶体管N118的源极和漏极及其栅电极的扩散区；以及组成N沟道晶体管N117的源极和漏极及其栅电极的扩散区，这些扩散区被顺序地布置在横向。组成N沟道晶体管N118的源极的扩散区与组成N沟道晶体管N101的漏极的扩散区相同。组成N沟道晶体管N117的源极的扩散区与组成N沟道晶体管N118的漏极的扩散区相同。

电路块31由以下扩散区构成：组成N沟道晶体管N105的源极和漏极及其栅电极的扩散区；以及组成N沟道晶体管N104的源极和漏极及其栅电极的扩散区，这些扩散区被顺序地布置在横向。组成N沟道晶体管N104的源极的扩散区与组成N沟道晶体管N105的漏极的扩散区相同。

N沟道晶体管N101的源极扩散区连接到地电位。还有，N沟道晶体管N101的漏极和N沟道晶体管N118的源极连接到N沟道晶体管N105的源极。

在第二实施例中，电路块30和31被相邻地布置在横向，然而可以被相邻地布置在纵向。

以下说明根据第三实施例具有上述配置的半导体集成电路的操作。

例如，在时钟信号在图6中的T22时刻上升之前，因为输入数据信号选择信号SEL处于“H”电平，因此N沟道晶体管N118处于导通状态。因为输入数据信号D2处于“H”电平，因此N沟道晶体管N117处于导通状态。因为反馈信号S102处于“H”电平，因此N沟道晶体管N105处于导通状态。因为预充电节点C101处于“H”电平，因此N沟道晶体管N104处于导通状态。

此后，一旦时钟信号CK上升，预充电节点C102的电平就依照N沟道晶体管N104和N105的容量向“L”电平方向下降，直到预充电节点C101转换为“L”电平。

为此，组成N沟道晶体管N101的漏极的扩散区和组成N沟道晶体管N118的源极的扩散区被布置成靠近组成N沟道晶体管N105的源极的扩散区。这样，预充电节点C101的电荷更早一些被释放，且预充电节点C102的电荷更晚一些被释放，从而防止N沟道晶体管N104、N105与N沟道晶体管N117、N118相互竞争。

以下说明使预充电节点C101早一些放电且使预充电节点C102晚一些放电的另一种方法。

N沟道晶体管N117和N118的阈值电压被设置为低于N沟道晶体管N104和N105的阈值电压，从而预充电节点C101的电荷更早一些被释放，而预充电节点C102的电荷更晚一些被释放。这样，防止了N沟道晶体管N104和N105与N沟道晶体管N117和N118相互竞争。

还有，当在相邻的电路块之间形成的浅沟隔离(STI)使晶体管的特性恶化时，组成N沟道晶体管N103的源极的扩散区和组成N沟道晶体管N104的漏极的扩散区被形成在STI侧，从而N沟道晶体管N103和N104的漏极的晶体管特性比N沟道晶体管N101、N117和N118的晶体管特性更加恶化(更低的电流容量，增加的阈值电压等)。然后，预充电节点C101早一些被释放，且预充电节点C102晚一些被释放，从而防止N沟道晶体管N104和N105与N沟道晶体管N117和N118相互竞争。

还有，在第三实施例中，在N沟道晶体管N117外部存在STI分离，这可能造成N沟道晶体管N117的晶体管特性的恶化。作为一种可能的配置，如图8所示，具有伪源极扩散区和伪栅电极的伪晶体管N150可以被形成在N沟道晶体管N117的外部，并以相同的方式连接到地电位，由此进一步控制N沟道晶体管N117的晶体管特性的恶化。

基于主要是由于在相邻电路块之间形成的STI造成了晶体管特性的恶化这一事实，例举并说明了第三实施例。

然而，从在相邻电路块之间形成的STI可以改善晶体管特性的未来可能形势来看，在本实施例中N沟道晶体管N117的源极扩散区和N沟道晶体管N118的漏极扩散区被布置在STI侧，由此改善N沟道晶体管N117和N118的晶体管特性。然后，伪源极扩散区和伪栅电极被形成在N沟道晶体管N103的源极扩散区和N沟道晶体管N104的漏极扩散区的外部，并以相同的方式连接到地电位，由此控制N沟道晶体管N103和N104的晶体管特性的改善。

在图7和图8中，N117可以被N102代替，N118可以被N103代替，以理解配置。

第四实施例

图9和图10所示的框图每一个说明了根据本发明第四实施例的半导体集成电路的配置。在图9中，附图标记P01-P10表示P型MOS晶体管。N01-N11表示N型MOS晶体管。I01和I02表示反相器。

附图标记200表示锁存电路。在锁存电路200中，P沟道晶体管P01-P07和反相器I01连接到电源VDD1，且N沟道晶体管N01-N07和反相器I01连接到地电位VSS1。附图标记201表示反馈电路/保持电路。在反馈电路/保持电路201中，P沟道晶体管P08-P10和反相器I02连接到电源VDD，且N沟道晶体管N08-N11和反相器I02连接到地电位VSS。

图10所示配置图说明了反馈电路/保持电路201的电源供电和地电位。CLOCK表示时钟，STOP表示时钟反馈信号。时钟反馈信号STOP在正常操作下输出“H”电平，而当时钟被中断是输出“L”电平。

附图标记202表示“与”电路。“与”电路在正常操作下向锁存电路200供给时钟，而当时钟被中断时供给“L”电平。

该配置显示了当时钟被中断时供给“L”电平的例子，然而，当时钟被中断时如果供给“H”电平，电路操作也没有问题。

附图标记203表示电源控制电路。电源控制电路203把电源VDD和地电位VSS输入其中。

当时钟反馈信号STOP被正常启动时，电源控制电路203向锁存电路200输出具有与电源VDD相同的电平的电源VDD1和具有与地电位VSS相同的电平的地电位VSS1。当时钟反馈信号STOP中断时钟时，电源控制电路203向锁存电路200输出具有与电源VDD相同电平的电源VDD1和具有高于地电位VSS的电位的地电位VSS1。

以上述方式控制锁存电路200，以便当时钟被中断时提高地电位VSS1的电位电平，由此减小来自锁存电路200的泄漏电流。

因为以所述方式控制电源控制电路203，因此当时钟被中断时电源能够被断开，由此可以减小来自锁存电路200的泄漏电流，同时保持在保持电路201中保持的信息。

第五实施例

图11和图12所示框图说明了根据本发明第五实施例的半导体集成电路的配置。

在图11中，附图标记P01-P10表示P型MOS晶体管，附图标记N01-N11表示N型MOS晶体管。附图标记I01和I02分别表示反相器。

附图标记300表示锁存电路。在锁存电路300中，N沟道晶体管N02和N03的衬底电位连接到VBS1，且N沟道晶体管N04和N05的衬底电位连接到VBS2。

图12所示配置图说明了衬底电位向锁存电路300的供电。

来自锁存电路300的反馈信号S01和反馈信号S02还有电源VDD和地电位VSS被输入衬底电位控制电路302中。还有，从衬底电位控制电路302输出衬底电位VBS1和衬底电位VBS2给锁存电路300。衬底电位VBS1被提供给锁存电路300中的“与非”型动态电路a1的N沟道晶体管N02和N03。衬底电位VBS2被提供给锁存电路300中的“与非”型动态电路a2的N沟道晶体管N04和N05。

当反馈信号S01处于“L”电平时，衬底电位VBS1输出比地电位低的电位，且当反馈信号S01处于“H”电平时，输出比地电位高的电位。当反馈信号S02处于“L”电平时，衬底电位VBS2输出比地电位低的电位，且当反馈信号S02处于“H”电平时，输出比地电位高的电位。

这样控制衬底电位控制电路302，以便当反馈信号S01处于“H”电平且N沟道晶体管N02和N03被操作时，衬底电位以前向偏置方向(forward bias direction)被控制，并且N沟道晶体管N02和N03的阈值电位被降低，由此允许高速操作。

相反，当反馈信号S01处于“L”电平，且N沟道晶体管N02和N03被中断时，衬底电位以后向偏置方向(back bias direction)被控制，从而N沟道晶体管N02和N03的阈值电位被提升，由此减小泄漏电流。

当反馈信号S02处于“H”电平，且N沟道晶体管N04和N05被操作时，衬底电位以前向偏置方向被控制，从而N沟道晶体管N04和N05的阈值电位被降低，由此允许高速操作。

相反，当反馈信号S02处于“L”电平，且N沟道晶体管N04和N05被中断时，衬底电位以后向偏置方向被控制，从而N沟道晶体管N04和N05的阈值电位被提升，由此减小泄漏电流。

第六实施例

图15所示电路图说明了根据本发明第六实施例的半导体集成电路的配置的例子。在图15中，附图标记P501-P511表示P沟道晶体管，N501-N512表示N沟道晶体管。附图标记I501、I502、I503、I504和I505分表表示反相器。C501和C502表示预充电节点，C503表示数据保持节点。S501和S502分别表示反馈信号。附图标记500表示反馈电路。在图15中，在第一实施例中所述的图2的配置进一步配有通道门电路(path gatecircuit)和用于保持通道门电路的输出的电路。

接下来，以下说明根据第六实施例具有上述配置的半导体集成电路的操作。

例如，在输入数据信号D处于“H”电平，输出数据信号Q处于“H”电平，输出数据信号NQ处于“L”电平，且时钟信号CK处于“L”电平的情况下，P沟道晶体管P508导通，P沟道晶体管P510截止，N沟道晶体管N511截止，以及N沟道晶体管N510导通。还有，因为时钟信号CK处于“L”电平，因此N沟道晶体管N512处于导通状态。因为反相器I505输出“H”电平，因此P沟道晶体管P511处于导通状态，且反馈信号S502处于“L”电平。

接下来，当时钟信号CK上升到“H”电平时，因为时钟信号CK处于“H”电平，因此N沟道晶体管N512处于截止状态，因为反相器I505的输出电平为“L”，因此P沟道晶体管P511处于截止状态，P沟道晶体管P511处于截止状态。因此，反馈信号S502通过反相器I503和I504保持先前的值。

在时钟信号CK处于“L”电平期间，反馈信号S502的值被确定。然后，当时钟信号CK上升时，P沟道晶体管P511和N沟道晶体管N512截止，从而反馈信号S502的值被保持，而与输入数据信号D、输出数据信号Q和输出数据信号NQ的值无关，由此减小了关于输入数据信号D的保持时间。

通过基于第一实施例的电路配置说明了第六实施例。还有，第二至第五实施例也可以通过在它们的配置中进一步提供通道门电路和用于保持通道门电路的输出的电路，来达到相应的效果。

虽然已详细地说明了本发明，但是应该清楚地理解，上述说明仅仅是说明性和例举性而非限制性的，本发明的精神和范围仅仅由以下的权利要求来限定。

Claims (23)

1.一种半导体集成电路，包括：

锁存电路，把输入数据信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；

保持电路，保持输出数据信号；

反馈电路，把输入数据信号和输出数据信号输入其中，由此基于输入数据信号和输出数据信号的逻辑组合产生反馈信号，其中锁存电路的内部操作通过反馈信号被接通/断开。

2.根据权利要求1所述的半导体集成电路，其中

输入数据信号和输出数据信号被输入反馈电路中，

反馈电路基于输出数据信号产生第一反馈信号，并且通过合成基于输出数据信号和输入数据信号产生的信号产生第二反馈信号。

3.根据权利要求2所述的半导体集成电路，其中

锁存电路包括第一“与非”型动态电路和第二“与非”型动态电路，

配置第一“与非”型动态电路，以致

输入数据信号、时钟信号和第一反馈信号被输入其中，以及

当输入数据信号和第一反馈信号都处于“高”电平时，在从时钟信号的下降至上升期间第一预充电节点被充电，在从时钟信号的上升至下降期间第一预充电节点的电荷被释放，以及当输入数据信号和第一反馈信号的至少之一处于“低”电平时，第一预充电节点的电荷被保持，

配置第二“与非”型动态电路，以致

第一预充电节点、时钟信号和第二反馈信号被输入其中，以及

当第一预充电节点和第二反馈信号都处于“高”电平时，在从时钟信号的下降至上升期间第二预充电节点被充电，在从时钟信号的上升至下降期间第二预充电节点的电荷被释放，以及当第一预充电节点和第二反馈信号的至少之一处于“低”电平时，第二预充电节点的电荷被保持。

4.根据权利要求3所述的半导体集成电路，其中

锁存电路包括：

第一P型MOS晶体管，其中栅极连接到时钟信号，源极连接到电源，漏极连接到第一预充电节点；

第一N型MOS晶体管，其中栅极连接到时钟信号，源极接地；

第二N型MOS晶体管，其中栅极连接到输入数据信号，漏极连接到第一预充电节点；

第三N型MOS晶体管，其中栅极连接到第一反馈信号，漏极连接到第二N型MOS晶体管的源极，源极连接到第一N型MOS晶体管的漏极；

第二P型MOS晶体管，其中栅极连接到时钟信号，源极连接到电源，漏极连接到第二预充电节点；

第四N型MOS晶体管，其中栅极连接到第一预充电节点，漏极连接到第二预充电节点；

第五N型MOS晶体管，其中栅极连接到第二反馈信号，漏极连接到第四N型MOS晶体管的源极，源极连接到第一N型MOS晶体管的漏极；

第一反相器，其中输入端连接到第二预充电节点；

第三P型MOS晶体管，其中栅极连接到第一反相器的输出端，源极连接到电源；

第四P型MOS晶体管，其中栅极连接到第一预充电节点，源极连接到第三P型MOS晶体管的漏极；

第六N型MOS晶体管，其中栅极连接到第一预充电节点，源极接地，漏极连接到第四P型MOS晶体管的漏极；

第五P型MOS晶体管，其中栅极连接到第二预充电节点，源极连接到电源，漏极连接到第一输出数据信号；

第七N型MOS晶体管，其中栅极连接到第六N型MOS晶体管的漏极，源极接地，漏极连接到第一输出数据信号；

第六P型MOS晶体管，其中栅极连接到第一反相器的输出端，源极连接到电源，漏极连接到第二预充电节点；以及

第七P型MOS晶体管，其中栅极连接到第二预充电节点，源极连接到电源，漏极连接到第一预充电节点。

5.根据权利要求4所述的半导体集成电路，其中

配置锁存电路，以致

当第一和第二反馈信号是反相逻辑的信号时，P型MOS晶体管被N型MOS晶体管代替，N型MOS晶体管被P型MOS晶体管代替，电源被接地代替，以及接地被电源代替。

6.根据权利要求4所述的半导体集成电路，其中

保持电路包括：

第八P型MOS晶体管，其中栅极连接到输出数据信号，源极连接到电源；

第八N型MOS晶体管，其中栅极连接到输出数据信号，源极接地，漏极连接到第八P型MOS晶体管的漏极；

第九P型MOS晶体管，其中栅极连接到第八N型MOS晶体管的漏极，源极连接到电源，漏极连接到第一输出数据信号和第一反馈信号；以及

第九N型MOS晶体管，其中栅极连接到第八N型MOS晶体管的漏极，源极接地，漏极连接到第一输出数据信号和第一反馈信号。

7.根据权利要求4所述的半导体集成电路，其中

反馈电路包括：

第十P型MOS晶体管，其中栅极连接到输入数据信号，漏极连接到第二反馈信号，源极连接到第八P型MOS晶体管的漏极；

第十N型MOS晶体管，其中栅极连接到输入数据信号，漏极连接到第二反馈信号，源极接地；以及

第十一N型MOS晶体管，其中栅极连接到输出数据信号，漏极连接到第二反馈信号，源极接地。

8.一种半导体集成电路，包括：

锁存电路，把多个输入数据信号、一个输入数据信号选择信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；

保持电路，保持输出数据信号；以及

反馈电路，把输入数据信号、输入数据信号选择信号和输出数据信号输入其中，由此基于由输入数据信号选择信号选择的输入数据信号和输出数据信号的逻辑组合来产生反馈信号，其中

通过按照由输入数据信号选择信号选择的输入数据信号的反馈信号，来接通/断开锁存电路的内部操作。

9.一种半导体集成电路，包括：

锁存电路，把第一输入数据信号、第二输入数据信号、输入数据信号选择信号、时钟信号和反馈信号输入其中，并且输出输出数据信号；

保持电路，保持输出数据信号；以及

反馈电路，把第一输入数据信号输入数据信号选择信号和输出数据信号输入其中，

当输入数据信号选择信号选择第一输入数据信号时，反馈电路基于第一输入数据信号和输出数据信号的逻辑组合控制反馈信号，以及

当输入数据信号选择信号选择第二输入数据信号时，反馈电路总是输出恒值作为反馈信号，其中

当输入数据信号选择信号选择第一输入数据信号时，锁存电路的内部操作通过反馈信号被接通/断开，以及

当输入数据信号选择信号选择第二输入数据信号时，锁存电路的内部操作持续地被激活。

10.根据权利要求9所述的半导体集成电路，其中

锁存电路包括动态电路和“与非”型动态电路，

配置动态电路，以致

在输入数据信号选择信号选择第一输入数据信号的情况下，

基于第一输入数据信号和输出数据信号被输出以便具有与第一输入数据信号相反极性的第一反馈信号被输入其中，

当第一输入数据信号和第一反馈信号都处于“高”电平时，在从时钟信号的下降至上升期间第一预充电节点被充电，在从时钟信号的上升至下降期间第一预充电节点的电荷被释放，当第一输入数据信号和第一反馈信号之一处于“低”电平时，第一预充电节点的电荷被保持，以及

在输入数据信号选择信号选择第二输入数据信号的情况下，

当第二输入数据信号处于“高”电平时第一预充电节点的电荷被释放，以及当第二输入数据信号处于“低”电平时第一预充电节点的电荷被保持，

配置“与非”型动态电路，以致

在输入数据信号选择信号选自第一输入数据信号的情况下，

作为信号的逻辑和的、基于第一预充电节点和输出数据信号被输出以便具有与第一输入数据信号相同的极性的第二反馈信号被输入，

当第一预充电节点和第二反馈信号都处于“高”电平时，在从时钟信号的下降至上升期间第二预充电节点被充电，在从时钟信号的上升至下降期间第二预充电节点的电荷被释放，当第一预充电节点和第二反馈信号之一处于“低”电平时，第二预充电节点的电荷被保持，以及

在输入数据信号选择信号选择第二输入数据信号的情况下，

当输入数据信号选择信号处于“高”电平且第一预充电节点处于“高”电平时，第二预充电节点的电荷被释放，以及当第一预充电节点处于“低”电平时第二预充电节点的电荷被保持。

11.根据权利要求9所述的半导体集成电路，其中

锁存电路包括：

第一P型MOS晶体管，其中栅极连接到时钟信号，源极连接到电源，漏极连接到第一预充电节点；

第一N型MOS晶体管，其中栅极连接到时钟信号，源极接地；

第二N型MOS晶体管，其中栅极连接到第一输入数据信号，漏极连接到第一预充电节点；

第三N型MOS晶体管，其中栅极连接到第一反馈信号，漏极连接到第二N型MOS晶体管的源极，源极连接到第一N型MOS晶体管的漏极；

第二P型MOS晶体管，其中栅极连接到时钟信号，源极连接到电源，漏极连接到第二预充电节点；

第四N型MOS晶体管，其中栅极连接到第一预充电节点，漏极连接到第二预充电节点；

第五N型MOS晶体管，其中栅极连接到第二反馈信号，漏极连接到第四N型MOS晶体管的源极，源极连接到第一N型MOS晶体管的漏极；

第一反相器，其中输入端连接到第二预充电节点；

第三P型MOS晶体管，其中栅极连接到第一反相器的输出端，源极连接到电源；

第四P型MOS晶体管，其中栅极连接到第一预充电节点，源极连接到第三P型MOS晶体管的漏极；

第六N型MOS晶体管，其中栅极连接到第一预充电节点，源极接地，漏极连接到第四P型MOS晶体管的漏极；

第五P型MOS晶体管，其中栅极连接到第二预充电节点，源极连接到电源，漏极连接到第一输出数据信号；

第七N型MOS晶体管，其中栅极连接到第六N型MOS晶体管的漏极源极接地，漏极连接到第一输出数据信号；

第六P型MOS晶体管，其中栅极连接到第一反相器的输出端，源极连接到电源，漏极连接到第二预充电节点；

第七P型MOS晶体管，其中栅极连接到第二预充电节点，源极连接到电源，漏极连接到第一预充电节点；

第十七N型MOS晶体管，其中栅极连接到第二输入数据信号，漏极连接到第一预充电节点；以及

第十八N型MOS晶体管，其中栅极连接到输入数据信号选择信号，漏极连接到第十七N型MOS晶体管的源极，源极连接到第一N型MOS晶体管的漏极。

12.根据权利要求9所述的半导体集成电路，其中

反馈电路包括：

第八P型MOS晶体管，其中栅极连接到输出数据信号，源极连接到电源；

第十P型MOS晶体管，其中栅极连接到第一输入数据信号，漏极连接到第二反馈信号，源极连接到第八P型MOS晶体管的漏极；

第十N型MOS晶体管，其中栅极连接到第一输入数据信号，漏极连接到第二反馈信号；

第十一N型MOS晶体管，其中栅极连接到输出数据信号，漏极连接到第二反馈信号，源极连接到第十N型MOS晶体管的源极；

第十一P型MOS晶体管，其中栅极连接到输入数据信号选择信号，源极连接到电源；

第十二N型MOS晶体管，其中栅极连接到输入数据信号选择信号，源极接地，漏极连接到第十一P型MOS晶体管的漏极；

第十三N型MOS晶体管，其中栅极连接到第十二N型MOS晶体管的漏极，源极接地，漏极连接到第十N型MOS晶体管的源极；

第十二P型MOS晶体管，其中栅极连接到第十二N型MOS晶体管的漏极，源极连接到电源，漏极连接到第二反馈信号；

第十三P型MOS晶体管，其中栅极连接到数据保持节点，源极连接到第十一P型MOS晶体管的漏极，漏极连接到第一反馈信号；

第十四N型MOS晶体管，其中栅极连接到输入数据信号选择信号，漏极连接到第一反馈信号，源极接地；以及

第十五N型MOS晶体管，其中栅极连接到数据保持节点，漏极连接到第一反馈信号，源极接地。

13.根据权利要求4所述的半导体集成电路，其中

关于锁存电路中依据实际配置的空间距离，

第一N型MOS晶体管和第三N型MOS晶体管之间的距离被设置为短于第一N型MOS晶体管和第五N型MOS晶体管之间的距离。

14.根据权利要求4所述的半导体集成电路，其中

关于锁存电路中MOS晶体管的阈值电压，第二N型MOS晶体管和第三N型MOS晶体管的阈值电压被设置为低于第四N型MOS晶体管和第五N型MOS晶体管的阈值电压。

15.根据权利要求4所述的半导体集成电路，其中

在锁存电路中，

包括第一N型MOS晶体管、第二N型MOS晶体管和第三N型MOS晶体管的电路块被形成在半导体衬底上，

包括第四N型MOS晶体管和第五N型MOS晶体管的另一电路块被形成在半导体衬底上，

分别组成第一N型MOS晶体管、第二N型MOS晶体管和第三N型MOS晶体管的源极和漏极及其栅电极的扩散区在相对于其它相邻电路块的横向上顺序地被形成，以及

分别组成第四N型MOS晶体管和第五N型MOS晶体管的源极和漏极的扩散区在相对于其它相邻电路块的横向上顺序地被形成。

16.根据权利要求15所述的半导体集成电路，其中

在锁存电路中，

在由于在相邻电路块之间形成的浅沟隔离区造成扩散区的特性恶化的情况下，组成第四N型MOS晶体管的源极的扩散区和组成第五N型MOS晶体管的漏极的扩散区被形成在浅沟隔离区侧。

17.根据权利要求15所述的半导体集成电路，其中

在锁存电路中，

在由于在相邻电路块之间形成的浅沟隔离区造成扩散区的特性被改善的情况下，组成第一N型MOS晶体管、第二N型MOS晶体管和第三N型MOS晶体管的漏极的扩散区被形成在浅沟隔离区侧。

18.根据权利要求4所述的半导体集成电路，其中

配置锁存电路，以致当时钟信号被中断时，第一N型MOS晶体管的源极的电位、第六N型MOS晶体管的源极的电位和第七N型MOS晶体管的源极的电位被提升。

19.根据权利要求1所述的半导体集成电路，其中

锁存电路的电源与保持电路和反馈电路的电源相互独立，且可以分开控制。

20.根据权利要求4所述的半导体集成电路，其中

配置锁存电路，以致

当第一反馈信号处于“低”电平时，第二N型MOS晶体管和第三N型MOS晶体管的衬底电位被设置为低于地电位，

当第一反馈信号处于“高”电平时，第二N型MOS晶体管和第三N型MOS晶体管的衬底电位被设置为高于地电位，

当第二反馈信号处于“低”电平时，第四N型MOS晶体管和第五N型MOS晶体管的衬底电位被设置为低于地电位，

当第二反馈信号处于“高”电平时，第四N型MOS晶体管和第五N型MOS晶体管的衬底电位被设置为高于地电位。

21.根据权利要求10所述的半导体集成电路，其中

配置锁存电路，以致当第一和第二反馈信号是反相逻辑的信号时，P型MOS晶体管被N型MOS晶体管代替，N型MOS晶体管被P型MOS晶体管代替，电源被接地代替，以及接地被电源代替。

22.根据权利要求1所述的半导体集成电路，其中

配置反馈电路，以致当时钟信号处于“低”电平时，基于输入数据信号和输出数据信号的逻辑组合产生的反馈信号被保持，以及当时钟信号处于“高”电平时，输出保持的反馈信号给锁存电路。

23.根据权利要求1所述的半导体集成电路，其中

反馈电路包括：

通道门，当时钟信号处于“低”电平时通道门导通；以及

反馈信号锁存电路，其包括用于保持反馈信号的电路。

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