JPH04277923A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH04277923A JPH04277923A JP3039719A JP3971991A JPH04277923A JP H04277923 A JPH04277923 A JP H04277923A JP 3039719 A JP3039719 A JP 3039719A JP 3971991 A JP3971991 A JP 3971991A JP H04277923 A JPH04277923 A JP H04277923A
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- JP
- Japan
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- channel mos
- effect transistor
- mos field
- inverter
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- 230000005669 field effect Effects 0.000 claims description 29
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ回路に関し
、特に、ＭＯＳ電界効果型トランジスタを用いたインバ
ータ回路に関する。
、特に、ＭＯＳ電界効果型トランジスタを用いたインバ
ータ回路に関する。
【０００２】
【従来の技術】図３に、この種のインバータ回路の一例
の回路図を示す。この回路は、高位電源端子１と接地端
子２との間にＰチャンネルＭＯＳ電界効果型トランジス
タ（以後ＭＯＳトランジスタと記す）Ｐ１ とＮチャン
ネルＭＯＳトランジスタＮ１ とを直列に接続したもの
である。そして２つのＭＯＳトランジスタのゲートを共
通に接続してここを入力端子３とし、またドレインを共
通に接続してここを出力端子４としている。
の回路図を示す。この回路は、高位電源端子１と接地端
子２との間にＰチャンネルＭＯＳ電界効果型トランジス
タ（以後ＭＯＳトランジスタと記す）Ｐ１ とＮチャン
ネルＭＯＳトランジスタＮ１ とを直列に接続したもの
である。そして２つのＭＯＳトランジスタのゲートを共
通に接続してここを入力端子３とし、またドレインを共
通に接続してここを出力端子４としている。
【０００３】上記のようなインバータ回路では、入力端
子３への入力信号ＩＮが電源電圧レベルと接地レベルと
の間をフルスイングしないような条件、あるいは入力信
号ＩＮの電位が緩慢に変化するような条件などの条件の
もとで用いられる場合には、このインバータ回路での貫
通電流を抑えしかも高速で動作させるために、インバー
タ回路の論理しきい値電圧を中間電位より高く設定した
り、あるいは低く設定することがよく行なわれる。
子３への入力信号ＩＮが電源電圧レベルと接地レベルと
の間をフルスイングしないような条件、あるいは入力信
号ＩＮの電位が緩慢に変化するような条件などの条件の
もとで用いられる場合には、このインバータ回路での貫
通電流を抑えしかも高速で動作させるために、インバー
タ回路の論理しきい値電圧を中間電位より高く設定した
り、あるいは低く設定することがよく行なわれる。
【０００４】
【発明が解決しようとする課題】上述のような従来のイ
ンバータ回路では、インバータ回路の論理しきい値電圧
を低く設定した場合には、以下に述べるように、入力信
号ＩＮの電位レベルの変化の仕方によっては出力信号Ｏ
ＵＴの遅れが大きくなるという問題が生じる場合がある
。以下にその説明を行なう。
ンバータ回路では、インバータ回路の論理しきい値電圧
を低く設定した場合には、以下に述べるように、入力信
号ＩＮの電位レベルの変化の仕方によっては出力信号Ｏ
ＵＴの遅れが大きくなるという問題が生じる場合がある
。以下にその説明を行なう。
【０００５】今、図３に示す従来のインバータ回路にお
いて、論理しきい値電圧が低く設定されているものとす
る。図４（ａ）にはこのような場合における入力信号Ｉ
Ｎおよび出力信号ＯＵＴの動作波形を示す。この図では
、入力信号ＩＮの電位は、緩慢ではあるが正常（単調）
に変化している。ここで、入力信号ＩＮの電位が低レベ
ルから一旦上昇したあとで下降する場合を考える。 図４（ｂ）にこのような場合における入出力信号の動作
波形を実線で示す。
いて、論理しきい値電圧が低く設定されているものとす
る。図４（ａ）にはこのような場合における入力信号Ｉ
Ｎおよび出力信号ＯＵＴの動作波形を示す。この図では
、入力信号ＩＮの電位は、緩慢ではあるが正常（単調）
に変化している。ここで、入力信号ＩＮの電位が低レベ
ルから一旦上昇したあとで下降する場合を考える。 図４（ｂ）にこのような場合における入出力信号の動作
波形を実線で示す。
【０００６】この場合、インバータ回路の論理しきい値
電圧を低く設定していることから、入力レベルは、図４
（ｂ）に示すように、ハイ側に感度がよくなっているの
で、出力信号ＯＵＴが一旦ロウレベルになるとこの状態
からハイレベルに回復するまでに時間が掛かる上記のよ
うな入力信号ＩＮの電位変化の状況は、例えばこのイン
バータ回路の前段に増幅回路（図示せず）を接続したよ
うな場合に、この増幅回路での増幅のもつれによって比
較的頻繁に発生することであって、このような場合には
そのた
電圧を低く設定していることから、入力レベルは、図４
（ｂ）に示すように、ハイ側に感度がよくなっているの
で、出力信号ＯＵＴが一旦ロウレベルになるとこの状態
からハイレベルに回復するまでに時間が掛かる上記のよ
うな入力信号ＩＮの電位変化の状況は、例えばこのイン
バータ回路の前段に増幅回路（図示せず）を接続したよ
うな場合に、この増幅回路での増幅のもつれによって比
較的頻繁に発生することであって、このような場合には
そのた
【課題を解決するための手段】本発明のインバータ回路
は、ＰチャンネルＭＯＳ電界効果型トランジスタとＮチ
ャンネルＭＯＳ電界効果型トランジスタとが直列に接続
され、共通に接続されたゲートに入力信号が入力される
ＣＭＯＳインバータと、このＣＭＯＳインバータの出力
信号を入力とし、この出力信号を遅延させた同相の信号
を発生する回路と、前記遅延された同相の信号を入力と
して、前記ＣＭＯＳインバータの論理しきい値電圧を、
前記入力信号の電位がハイレベルの時には高く変化させ
、前記入力信号の電位がロウレベルの時には低く変化さ
せるように動作する回路と、を有することを特徴とする
。
は、ＰチャンネルＭＯＳ電界効果型トランジスタとＮチ
ャンネルＭＯＳ電界効果型トランジスタとが直列に接続
され、共通に接続されたゲートに入力信号が入力される
ＣＭＯＳインバータと、このＣＭＯＳインバータの出力
信号を入力とし、この出力信号を遅延させた同相の信号
を発生する回路と、前記遅延された同相の信号を入力と
して、前記ＣＭＯＳインバータの論理しきい値電圧を、
前記入力信号の電位がハイレベルの時には高く変化させ
、前記入力信号の電位がロウレベルの時には低く変化さ
せるように動作する回路と、を有することを特徴とする
。
【０００７】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。
【０００８】本実施例が図３に示す従来のインバータ回
路と異なるのは、本実施例では、ＣＭＯＳインバータ５
の出力端子４と接地端子２との間に、直列に接続された
２つのＮチャンネルＭＯＳトランジスタＮ２ およびＮ
３ が設けられている点と、出力端子４に縦続２段接続
の２つのインバータ６及び７が接続されている点である
。
路と異なるのは、本実施例では、ＣＭＯＳインバータ５
の出力端子４と接地端子２との間に、直列に接続された
２つのＮチャンネルＭＯＳトランジスタＮ２ およびＮ
３ が設けられている点と、出力端子４に縦続２段接続
の２つのインバータ６及び７が接続されている点である
。
【０００９】そしてＮチャンネルＭＯＳトランジスタＮ
２ のゲートには入力信号ＩＮが入力され、またＮチャ
ンネルＭＯＳトランジスタＮ３ のゲートには、インバ
ータ７の出力端子８からこのインバータ回路自身の出力
信号Ｎが入力されている。
２ のゲートには入力信号ＩＮが入力され、またＮチャ
ンネルＭＯＳトランジスタＮ３ のゲートには、インバ
ータ７の出力端子８からこのインバータ回路自身の出力
信号Ｎが入力されている。
【００１０】以下に本実施例の回路動作について述べる
。図１において、入力信号ＩＮの電位が、図４（ｂ）に
示すように変化した場合を考える。この場合には初期状
態ではインバータ７の出力がハイレベルであるため、Ｎ
チャンネルＭＯＳトランジスタＮ３ は導通している。 従ってＣＭＯＳインバータ５の論理しきい値電圧は、Ｐ
チャンネルＭＯＳトランジスタＰ１ 並びにＮチャンネ
ルＭＯＳトランジスタＮ１ 及びＮ２ のトランジスタ
能力によって決まる。
。図１において、入力信号ＩＮの電位が、図４（ｂ）に
示すように変化した場合を考える。この場合には初期状
態ではインバータ７の出力がハイレベルであるため、Ｎ
チャンネルＭＯＳトランジスタＮ３ は導通している。 従ってＣＭＯＳインバータ５の論理しきい値電圧は、Ｐ
チャンネルＭＯＳトランジスタＰ１ 並びにＮチャンネ
ルＭＯＳトランジスタＮ１ 及びＮ２ のトランジスタ
能力によって決まる。
【００１１】次に入力信号ＩＮの電位レベルが上昇して
ＣＭＯＳインバータ５の出力端子４の電位がロウレベル
になると、これに応じてインバータ６及び７の出力が変
化しインバータ７の出力レベルがロウレベルになる。こ
のためＮチャンネルＭＯＳトランジスタＮ３ が非導通
状態となる。
ＣＭＯＳインバータ５の出力端子４の電位がロウレベル
になると、これに応じてインバータ６及び７の出力が変
化しインバータ７の出力レベルがロウレベルになる。こ
のためＮチャンネルＭＯＳトランジスタＮ３ が非導通
状態となる。
【００１２】この結果初段のＣＭＯＳインバータ５の論
理しきい値電圧は、ＰチャンネルＭＯＳトランジスタＰ
１ 及びＮチャンネルＭＯＳトランジスタＮ１ だけで
決まることになり、初期状態の時の論理しきい値電圧よ
りも高くなる。
理しきい値電圧は、ＰチャンネルＭＯＳトランジスタＰ
１ 及びＮチャンネルＭＯＳトランジスタＮ１ だけで
決まることになり、初期状態の時の論理しきい値電圧よ
りも高くなる。
【００１３】従ってこのあと入力信号ＩＮの電位が図４
（ｂ）に示すように下降すると、出力信号ＯＵＴの電位
レベルは同図中に破線で示すように速やかにハイレベル
に回復する。
（ｂ）に示すように下降すると、出力信号ＯＵＴの電位
レベルは同図中に破線で示すように速やかにハイレベル
に回復する。
【００１４】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の回路図である。
する。図２は、本発明の第２の実施例の回路図である。
【００１５】本実施例が図１に示す第１の実施例と異な
るのは、ＣＭＯＳインバータ５の電源電位および接地電
位が、ＭＯＳトランジスタを介して与えられていること
である。
るのは、ＣＭＯＳインバータ５の電源電位および接地電
位が、ＭＯＳトランジスタを介して与えられていること
である。
【００１６】即ち、ＣＭＯＳインバータ５を構成するＰ
チャンネルＭＯＳトランジスタＰ１ のソースと高位電
源端子１との間には、並列に接続された２つのＰチャン
ネルＭＯＳトランジスタＰ２ ，Ｐ３ が接続されてい
る。またＮチャンネルＭＯＳトランジスタＮ１ のソー
スと接地端子２との間には、直列に接続された２つのＮ
チャンネルＭＯＳトランジスタＮ４ ，Ｎ５ が接続さ
れている。このＮチャンネルＭＯＳトランジスタＮ４
には、さらにＮチャンネルＭＯＳトランジスタＮ６ が
並列に接続されている。
チャンネルＭＯＳトランジスタＰ１ のソースと高位電
源端子１との間には、並列に接続された２つのＰチャン
ネルＭＯＳトランジスタＰ２ ，Ｐ３ が接続されてい
る。またＮチャンネルＭＯＳトランジスタＮ１ のソー
スと接地端子２との間には、直列に接続された２つのＮ
チャンネルＭＯＳトランジスタＮ４ ，Ｎ５ が接続さ
れている。このＮチャンネルＭＯＳトランジスタＮ４
には、さらにＮチャンネルＭＯＳトランジスタＮ６ が
並列に接続されている。
【００１７】そしてＰチャンネルＭＯＳトランジスタＰ
２ のゲートには、外部からの活性化信号φ１ が入力
されている。またこの活性化信号φ１ は、インバータ
９によって反転され、ＮチャンネルＭＯＳトランジスタ
Ｎ４ 及びＮ５ のゲートに入力されている。さらにＰ
チャンネルＭＯＳトランジスタＰ３ 及びＮチャンネル
ＭＯＳトランジスタＮ６ のゲートには、このインバー
タ回路自身の出力信号Ｎがインバータ７の出力端子８か
ら入力されている。
２ のゲートには、外部からの活性化信号φ１ が入力
されている。またこの活性化信号φ１ は、インバータ
９によって反転され、ＮチャンネルＭＯＳトランジスタ
Ｎ４ 及びＮ５ のゲートに入力されている。さらにＰ
チャンネルＭＯＳトランジスタＰ３ 及びＮチャンネル
ＭＯＳトランジスタＮ６ のゲートには、このインバー
タ回路自身の出力信号Ｎがインバータ７の出力端子８か
ら入力されている。
【００１８】ここで、図２に示す回路において、入力信
号ＩＮの電位が図４（ｂ）に示すように変化した場合を
考える。但しこの時には、活性化信号φ１ の電位がロ
ウレベルであってＰチャンネルＭＯＳトランジスタＰ２
及びＮチャンネルＭＯＳトランジスタＮ４ が導通し
ているものとする。
号ＩＮの電位が図４（ｂ）に示すように変化した場合を
考える。但しこの時には、活性化信号φ１ の電位がロ
ウレベルであってＰチャンネルＭＯＳトランジスタＰ２
及びＮチャンネルＭＯＳトランジスタＮ４ が導通し
ているものとする。
【００１９】この場合初期状態では、インバータ７の出
力信号の電位がハイレベルであるので、ＮチャンネルＭ
ＯＳトランジスタＮ６ は導通状態にあり、Ｐチャンネ
ルＭＯＳトランジスタＰ３ は非導通状態にある。
力信号の電位がハイレベルであるので、ＮチャンネルＭ
ＯＳトランジスタＮ６ は導通状態にあり、Ｐチャンネ
ルＭＯＳトランジスタＰ３ は非導通状態にある。
【００２０】この時ＣＭＯＳインバータ５の論理しきい
値電圧は、次の３つの電流パスによって決る。 （１）ＰチャンネルＭＯＳトランジスタＰ２ を通して
流れる電流Ｉ２ のパス。 （２）ＮチャンネルＭＯＳトランジスタＮ４ を通して
流れる電流Ｉ４ のパス。 （３）ＮチャンネルＭＯＳトランジスタＮ６ を通して
流れる電流Ｉ６ のパス。
値電圧は、次の３つの電流パスによって決る。 （１）ＰチャンネルＭＯＳトランジスタＰ２ を通して
流れる電流Ｉ２ のパス。 （２）ＮチャンネルＭＯＳトランジスタＮ４ を通して
流れる電流Ｉ４ のパス。 （３）ＮチャンネルＭＯＳトランジスタＮ６ を通して
流れる電流Ｉ６ のパス。
【００２１】次に入力信号ＩＮの電位が上昇してインバ
ータ７の出力のレベルがロウレベルになると、Ｎチャン
ネルＭＯＳトランジスタＮ６ が非導通状態となりＰチ
ャンネルＭＯＳトランジスタＰ３ が導通状態となる。 従ってこの時はＣＭＯＳインバータ５の論理しきい値電
圧は下記の３つの電流パスできまる。 （１）ＰチャンネルＭＯＳトランジスタＰ２ を通して
流れる電流Ｉ２ のパス。 （２）ＮチャンネルＭＯＳトランジスタＮ４ を通して
流れる電流Ｉ４ のパス。 （３）ＰチャンネルＭＯＳトランジスタＰ３ を通して
流れる電流Ｉ３ のパス。
ータ７の出力のレベルがロウレベルになると、Ｎチャン
ネルＭＯＳトランジスタＮ６ が非導通状態となりＰチ
ャンネルＭＯＳトランジスタＰ３ が導通状態となる。 従ってこの時はＣＭＯＳインバータ５の論理しきい値電
圧は下記の３つの電流パスできまる。 （１）ＰチャンネルＭＯＳトランジスタＰ２ を通して
流れる電流Ｉ２ のパス。 （２）ＮチャンネルＭＯＳトランジスタＮ４ を通して
流れる電流Ｉ４ のパス。 （３）ＰチャンネルＭＯＳトランジスタＰ３ を通して
流れる電流Ｉ３ のパス。
【００２２】すなわち、この時の論理しきい値電圧の方
が初期状態での論理しきい値電圧よりも高くなる。
が初期状態での論理しきい値電圧よりも高くなる。
【００２３】このため、このあと入力信号ＩＮの電位が
図４（ｂ）に示すように、下降すると、出力端８の電位
レベルは同図中に破線で示すように、速かにハイレベル
に復帰する。
図４（ｂ）に示すように、下降すると、出力端８の電位
レベルは同図中に破線で示すように、速かにハイレベル
に復帰する。
【００２４】本実施例は、第１の実施例に対して、初段
のＣＭＯＳインバータ５のレシオの変化を、Ｐチャンネ
ルＭＯＳトランジスタＰ２ 及びＰ３ 並びにＮチャン
ネルＭＯＳトランジスタＮ４ 及びＮ６ の電流能力で
操作するために、入力信号ＩＮに対するゲート容量を小
さくすることができるという利点を持っている。
のＣＭＯＳインバータ５のレシオの変化を、Ｐチャンネ
ルＭＯＳトランジスタＰ２ 及びＰ３ 並びにＮチャン
ネルＭＯＳトランジスタＮ４ 及びＮ６ の電流能力で
操作するために、入力信号ＩＮに対するゲート容量を小
さくすることができるという利点を持っている。
【００２５】
【発明の効果】以上説明したように、本発明では、ＣＭ
ＯＳ構成のインバータ回路に対して、このインバータ回
路の出力信号を入力とし、この出力信号を遅延させた同
相の信号を発生する回路と、この遅延された同相の信号
を入力として、このＣＭＯＳインバータ回路の論理しき
い値電圧を、入力信号の電位がハイレベルの時には高く
変化させ、入力信号の電位がロウレベルの時には低く変
化させるように動作する回路とを備えている。
ＯＳ構成のインバータ回路に対して、このインバータ回
路の出力信号を入力とし、この出力信号を遅延させた同
相の信号を発生する回路と、この遅延された同相の信号
を入力として、このＣＭＯＳインバータ回路の論理しき
い値電圧を、入力信号の電位がハイレベルの時には高く
変化させ、入力信号の電位がロウレベルの時には低く変
化させるように動作する回路とを備えている。
【００２６】このことにより、本発明によれば、インバ
ータ回路において、入力信号の電位がもつれて変化する
ことによって、出力信号が一旦ロウレベルに低下したよ
うな場合でも、出力信号の電位レベルが、従来のインバ
ータ回路に比べて、速くハイレベルに回復し、全体とし
て高速で動作するインバータ回路を提供することができ
る。
ータ回路において、入力信号の電位がもつれて変化する
ことによって、出力信号が一旦ロウレベルに低下したよ
うな場合でも、出力信号の電位レベルが、従来のインバ
ータ回路に比べて、速くハイレベルに回復し、全体とし
て高速で動作するインバータ回路を提供することができ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のインバータ回路の回路図である。
【図４】分図（ａ）は、インバータ回路における入出力
信号の動作波形図であって、入力信号の電位レベルが正
常に変化する場合の波形図である。 分図（ｂ）は、インバータ回路における入出力信号の動
作波形図であって、入力信号の電位レベルが途中で変化
した場合の波形図である。
信号の動作波形図であって、入力信号の電位レベルが正
常に変化する場合の波形図である。 分図（ｂ）は、インバータ回路における入出力信号の動
作波形図であって、入力信号の電位レベルが途中で変化
した場合の波形図である。
１ 高位電源端子
２ 接地端子
３ 入力端子
４，８ 出力端子
５ ＣＭＯＳインバータ
６，７，９ インバータ
Claims (3)
- 【請求項１】 ＰチャンネルＭＯＳ電界効果型トラン
ジスタとＮチャンネルＭＯＳ電界効果型トランジスタと
が直列に接続され、共通に接続されたゲートに入力信号
が入力されるＣＭＯＳインバータと、このＣＭＯＳイン
バータの出力信号を入力とし、この出力信号を遅延させ
た同相の信号を発生する回路と、前記遅延された同相の
信号を入力として、前記ＣＭＯＳインバータの論理しき
い値電圧を、前記入力信号の電位がハイレベルの時には
高く変化させ、前記入力信号の電位がロウレベルの時に
は低く変化させるように動作する回路と、を有すること
を特徴とするインバータ回路。 - 【請求項２】 ＰチャンネルＭＯＳ電界効果型トラン
ジスタと第１のＮチャンネルＭＯＳ電界効果型トランジ
スタとが直列に接続され、共通に接続されたゲートに入
力信号が入力されるＣＭＯＳインバータと、このＣＭＯ
Ｓインバータの出力端に接続された縦続二段接続のイン
バータと、前記ＣＭＯＳインバータの出力端と接地端子
との間に直列に接続された第２のＮチャンネルＭＯＳ電
界効果型トランジスタ及び第３のＮチャンネルＭＯＳ電
界効果型トランジスタとを含み、前記第２のＮチャンネ
ルＭＯＳ電界効果型トランジスタのゲートには前記入力
信号が入力され、前記第３のＮチャンネルＭＯＳ電界効
果型トランジスタのゲートには前記縦続二段接続のイン
バータの出力が入力されるように接続されていることを
特徴とするインバータ回路。 - 【請求項３】 第１のＰチャンネルＭＯＳ電界効果型
トランジスタと第１のＮチャンネルＭＯＳ電界効果型ト
ランジスタとが直列に接続され、共通に接続されたゲー
トに入力信号が入力されるＣＭＯＳインバータと、この
ＣＭＯＳインバータの出力端に接続された縦続二段接続
のインバータと、前記第１のＰチャンネルＭＯＳ電界効
果型トランジスタの電源側端子と高位電源端子との間に
接続された、並列接続の第２のＰチャンネルＭＯＳ電界
効果型トランジスタ及び第３のＰチャンネルＭＯＳ電界
効果型トランジスタと、前記第１のＮチャンネルＭＯＳ
電界効果型トランジスタの電源側端子と接地端子との間
に接続された、直列接続の第２のＮチャンネルＭＯＳ電
界効果型トランジスタ及び第３のＮチャンネルＭＯＳ電
界効果型トランジスタと、前記第２のＮチャンネルＭＯ
Ｓ電界効果型トランジスタに並列に接続された第４のＮ
チャンネルＭＯＳ電界効果型トランジスタとを含み、前
記第２のＰチャンネルＭＯＳ電界効果型トランジスタの
ゲートには、外部からの制御信号が入力され、前記第２
のＮチャンネルＭＯＳ電界効果型トランジスタのゲート
と前記第３のＮチャンネルＭＯＳ電界効果型トランジス
タのゲートには、前記制御信号の反転信号が入力され、
前記第３のＰチャンネルＭＯＳ電界効果型トランジスタ
のゲートと前記第４のＮチャンネルＭＯＳ電界効果型ト
ランジスタのゲートには、前記縦続二段接続のインバー
タの出力が入力されるように接続されていることを特徴
とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039719A JP3019437B2 (ja) | 1991-03-06 | 1991-03-06 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039719A JP3019437B2 (ja) | 1991-03-06 | 1991-03-06 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277923A true JPH04277923A (ja) | 1992-10-02 |
| JP3019437B2 JP3019437B2 (ja) | 2000-03-13 |
Family
ID=12560796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039719A Expired - Fee Related JP3019437B2 (ja) | 1991-03-06 | 1991-03-06 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019437B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101639526B1 (ko) | 2015-06-17 | 2016-07-13 | 성태수 | 지압바가 부착된 의자 |
-
1991
- 1991-03-06 JP JP3039719A patent/JP3019437B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019437B2 (ja) | 2000-03-13 |
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