A7 ________B7五、發明説明（1 ) 經濟部中央標率局負工消費合作社印掣 發明所屬之技術領域 本發明係關於非揮發性半導體記憶裝置，及其做爲位元 線偏壓電路使用之定電壓電路，可用於例如EPROM(可用 紫外線消去及重寫的唯讀記憶格）或EEPROM(可用電氣消 去及重寫的唯讀記憶格）等。 先前技術 一般而言，在EPROM或一次消去型（FLASH TYPE)EEPR〇M中’爲了固定讀取時的隹元線電位，係在 連接於記憶格中之位元線與位元線負荷電路間插入MOS電 晶體，並從一定電壓產生電路對該M〇S電晶體供給一偏壓 ，此一定電壓產生電路一般稱爲位元線偏墨電路。 圖1所示爲具備位元線偏壓電路的EpROM的一例（讀取電 路系統）。 圖1所示之EPROM具有記憶格陣列丨1 :行解碼器12，其 連接於記憶格陣列11的字元線，並選擇此等字元線：列選 擇開關1.3，其連接於鸡憶格陣列11的位元線，並選擇記憶 格：行預解碼器14，其連接於上述行解碼器12 :行解碼器 15 ’其進行列選擇開關13 ή導通控制：感測放大電路16， 其將從所選定的記憶格讀取的資料與從假記憶格（dummy cell)讀取的資料做比較，並檢測、放大之：增強型位元線 電位固定用MOS電晶體17及假位元線電位固定用MOS電晶 體17，其設置於感測放大電路16及列選擇開關13之間：及 定電壓產生電路19，對應於控制電路SW而產生偏壓的上 述定電壓產生電路19的輸出端則連接於上述MOS電晶體17 (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ΑΊ B7 經濟部中央標準局員工消費合作社印掣 五、發明説明（2 ) ' 18 ° =述控制信號SW可用例如對應於從EpR〇]^外部 供給 TO片致能（chip-enabie)信號/CE(/代表反向信號）而在 __部所產生的晶片致能信號。 、十述感測放大電路16包括差動型感測放大器，其將自上 迷《己隐格陣列11讀取的資料與參考電位（假記憶格的讀取電 位）做比較而進行檢測。 上憶格陣列11中’各具有積層閘極構造的複數個記 憶格(EPR〇M記憶格）排列成行列狀（矩陣狀） ，且各記憶格 的源極連接於例如接地電位。 圖2具體地表_丨之重要部分，在與圖w同之部分則賦 予同一符號。 在施^讀取電源電位Vdd的Vdd節點及施加接地電位Vss 的接地節點之間’負荷電路（L)22、位元線電位固定用電晶 體17 '增強型列選擇開闞甩電晶體23及記憶格24係串聯連 接。 同樣地’在上述Vdd節點及接地節點之間，負荷電路 (L)25、假位元線電位固定用電晶體18、增強型假列選擇 開關用電晶體26及做爲假記憶格的定電流源27係串聯連接 〇 上述負荷電路（L)22與電晶體17的連接節點及上述負荷 電路（L)25與電晶體18的連接節點係對應連接於上述感測 放大電路16所包含的感測放大器21的一對輸入端。 上述電晶體17、18的閘極被供給予上述定電壓產生電路 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 、-°
A7 B7五、發明説明（3 ) 經濟部中央標準局員工消費合作社印製 19所輸出的偏壓Vbias，上述電晶體23的閘極被供給予上 述行解碼器15的解碼輸出（列選擇信號）Y，上述電晶體26 的閘極被供给予假列選擇信號V，連接於上述記憶格24的 控制閘極的字元線則被供給予上述行解碼器12的輸出信號 X。 上述記憶格視其所記德的内容爲"1"或"0"而保持位元線 的電位或放電使電位降低。或是，做爲假記憶硌的定電流 源27在讀取時使假記憶格側位元線的電荷放電達一定量， 以降低其電位。 ， 圖3所示爲圖2中之位元線之電壓與負荷電流、導通記憶 格（on-cell)電流之關係之一例。上述負荷電流，對位元線 電位的變化具有位元線負荷電流的變化特性。又，導通記 憶格電流在連接於位元線的記憶格爲導通狀態時，對位元 線電位的變化顯示流向記憶格的記憶格電流的變化特性。 在讀取時，相當於上述二特性曲線的交點的位元線電位 爲"L”位準，上述負荷電流爲零的位元線電位（ = Vbias-Vtn)(於此，Vtn係包含基板偏壓效果的NMOS電晶體的臨 限電壓）則爲” H"位準。 又，在讀取EPROM時，將上述定電壓產生電路的輸出電 壓設定於一定的位準以下。其理由如下。 (1)避免在讀取時對記憶格產生寫入錯誤（所謂軟線（soft line)現象） 在EPROM中，在寫入時/讀取時均使電流從記憶格的汲 極流向源極。因此，在讀取時，定電壓產生電路的輸出電 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家榇準（CNS ) A4規格（210Χ297公釐） A7 B7 五、發明説明（4 合4 '必要的電壓，則施加於記憶格的没極的奄壓亦襞 鬲，汲極電壓越高，則記憶格電流越大。在讀取時，上述 Ϊΐίί若過高，則每次讀取資料之時電子會注入到記槔 、洋動閘（對記憶格徐徐地進行寫入），因此在長時間之 後，記憶格的臨限値電壓變高’使時記憶格即使本來導通 =了，亦會變化成斷路狀態，而誤判纪憶格&所記憶的 △此時’在讀取時，將記憶格内祕極麵設定得夠低（通 辛在iv以下），即可確保記憶格的記憶資料的信賴性。 (2)在讀取時，限制位元線電位的振幅變化，可使 度高速化 " ' 但是，有人提出具有後迷構造的上述定電壓產 照例如圖12)，在上述控制信號§貨爲非致能（dis_enaMe、 非活性）狀態時輪出電壓成爲"Η”位準（Vdd)，而在晶片致 能信號爲致能（enable、活性）狀態之時輪出電壓爲特定之 位準。以下茲以使用此種定電壓產生電路之情形爲例，説 明圖2的電路的動作。 經濟部中央標準局員工消費合作社印掣 • * ^#衣-- 广#^間该背^"^意^^項\^^;^^本頁) 首先’在晶片致能信號爲非活性狀態之時，控制信號sw 爲”L"位準，定電壓產生電路19所輸出的偏壓電壓Vbias爲 Vdd。因此，電晶體17、18成爲導通狀態，電晶體17及電 晶體23間的配線！】及電晶體18與電晶體25間的配線12則 從Vdd節點透過負荷22、25被充電。 在此狀態下，爲了讀取記憶格内所記憶的資料，晶片致 能信號被活性化，則電晶體23、26對應於行解碼器12及列 本紙法尺度通用中國國家標準（CNS ) A4规格（210X2S»7公釐） 五、發明説明（5 ) A7 B7 經濟部中央標率局貝工消費合作社印繁 解碼器15的輸出信號被導通，而選擇記憶格24。 此時，上述配線11、12已被充電，故記憶格24所記憶的 資料在記憶格24被選擇之時即被讀取，並由感測放大器21 測出並放大。因此，可高速地讀取資料。 圖12爲本案申請人之申請案(曰本專利申請案特願平7-232510號）所揭示之定電壓產生電路的基本構造。 此一定電恩產生電路只使用增強型（enhancement type)MOS 電晶體，未使用壓抑型（depression type)MOS 電晶體，故在將雜質注入通道區域以使臨限値電壓降低時 ，不必使用專用的罩幕，只須較少的製造步驟即可。 在此一定電壓產生電路中，構成電流鏡電路的P通道 MOS電晶體（以下稱爲PM0S電晶體）P1、P2的各源極連接 於Vdd節點。此等PMOS電晶體PI、P2的閘極除了共通連 接之外，亦連接至PMOS電晶體P1的汲極。PMOS電晶體 PI、P2的各汲極連接於NMOS電晶體Nl、N2的各波極， NMOS電晶體N1、N2的閘極除了共通連接之外，亦連接 至PMOS電晶體P2的汲極。 > 上遂NMOS電晶體N1的的源極接地，NMOS電晶體N2的 源極則連接於NMOS電晶體N3的閘極及汲極所連接的節點 nl，此NMOS電晶體N3的源極接地。 從上述PMOS電體體P2的汲極與NMos電晶體N2的閘桎 及汲極所連接的節點n〇，輸出電壓V〇，成爲偏壓電壓 Vbias。上述NMOS電晶體N1構成定電流源，NM〇s電體 體N2、N3構成負荷電路。 本紙張尺度適用中國國家標準（CNS ) A4規格 (請先閱讀背面之注意事項再填寫本頁) 裝- 訂 A7 B7 "" 1 ................ ' _ ... ..五、發明説明（6 ) 經濟部中央標準局員工消費合作社印^ 圖13係圖12之電路之一具體實例，與圖12相同之部分使 用同一符號。 在圖13中，PMOS電晶體P1、P2的各源極與vdd節點間 各連接PMOS電晶體P3、P4。PM0S電晶體p4的閘極接地 ，PMOS電晶體P3的閘極上則透過反相電路IV被供以控制 信號SW。 上述PMOS電晶趙P1及NMOS電晶體^^^的連接節點與接 地節點間連接有NM〇S電晶禮N5。此nm〇s電晶體^^的 閘極則透遇反相電路IV被供以·控制信號sw。 另外’上述節點no與接地之間，NMOS電晶禮N6、N7 被串聯連接。NMOS電晶體N6的閘極連接於上述節點nl， NMOS電晶體N7的閘極上則被供以上述控制信號SW。 NMOS電晶體N6與]SiMOS電晶體N7的連接節點上則連接 上述NMOS電晶體N3的源極。 其次，茲參照圖14之波形圖説明圖13之電路之動作。 在晶片致能信號爲非活性狀態時，控制信號SW爲”1>〃位 準6此時，反相電路IV的輸出信號爲"H”位準，故PMOS 電晶體P3成爲導通狀態，NMOS電晶體N5成爲導通狀態。 因此，PMOS電晶體P2亦成爲導通狀態。此時，被供以 位準的控制信號SW的NMOS電晶體N7成爲斷路狀態， 因此NMOS電晶體N2、N3、N6成爲導通狀態。 因此，節點nO的電壓（即偏壓電壓Vbias)則被恆導通狀態 的PMOS電晶體P4及導通狀態的PMOS電晶體P2設定成電 源電壓Vdd » 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 A7 B7 五、發明説明（7 ) 經濟部中央標準局貝工消費合作社印繁 另外，當晶片致信號被活性化時，控制信號sw成爲11 位準。此時，NMOS電晶體N7成爲導通狀態，NM〇S電晶 體N2、N3、N6將節點nO降歷到接地電位。 上述NMOS電晶體N6設置的目的在於將節點nO瞬間降廉 到接地電位（使節點n〇的電位的轉移速度高速化）。沒I NMO$電晶體N6時，由於NMOS電晶體N2、N3的電阻作 用，不可能高速動作。藉上述動作，當晶片致能信號被活 性化時，偏壓電壓Vbias從電源電壓Vdd急速降低。 。又，控制信號SW成爲"H"位準時，反相電路IV的輸出信 號成爲"L"位準，故PMOS電晶體P3成爲導通狀態， NMOS電晶體N5成爲斷路狀態。因此PMOS電晶體PI、p2 成爲導通狀態，進行電流鏡動作。偏壓電壓Vbias成爲 1.7V，此一電壓不依附於電源電壓Vdd。即，此定電壓產 生電路將偏整電壓'Vbias保持於1.7V 9 再者，上述控制信號SW若成爲"L"位準，則如前所述 PMOS電晶體P3、NMOS電晶體N7成爲導通狀態，NMOS 電晶N5成爲導通狀態，偏學電壓Vbias成爲電源電壓Vdd α 又，上述EPROM中，若加入一等化電路，以在特定時點 使位元線、假位元線互相短路而使二者之電位等化 (equalize)，則可達成讀取動作的高速化。 又，亦可在Vdd節點與列選擇開關之間插入位元線充電 用增強型N通道電晶體，再同樣地在Vdd節點與假列選擇開 關之間插入假位元線充電用增強型N通道電晶趙’並於各 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） V请先閱讀背命之注意事項再填寫本萸) -装. A7 B7 五、發明説明（8 ) 閘極上施加上述定電壓產生電路的輸出電壓。 一 · ^ r· ^ ^ ·裝 ί (請先閲讀背面之注意事項再填寫本頁) 但是，上述圖12及圖13的定電壓產生電路在動作上具有 2個安定點。第一安定點係如上所述電晶體Ni及j>2均爲導 通之狀態’此時Vo=2Vtn »第二安定點係在11=12 = 0之時（ 電路啓動時）Vo<Vtn且Vl(PMOS電晶髏P2的閘極電赛 )>Vdd-Vtp(Vtp爲PMOS電晶體的臨限値電壓），此時電晶 趙N1及p2不成爲導通狀態（即，電晶體N1及P2各爲斷路狀 態）’而達到Vo=0V的安定狀態。 因此，爲了得到原來的目的（即第一安定點），則設定偏 壓’以使電路動作開始時Vo=Vdd、V1=0V。即，在定電 壓產生電路的非活性狀態（EPROM晶片的非選擇狀態）下， 控制信號SW爲"L"位準，反相電路的輸出信號爲"H”位準 ，電晶體N5爲導通狀態，電晶體P2爲導通狀態，電晶體 N7爲斷路狀態。在此狀態下，電路活性化時（起動睛）的控 制信號SW若反轉成"H"位準，則Vo從Vdd向2Vtn變逯’ 在電路的活性狀態下，位元線電位VBL變成Vo_Vtn。 如上所述，若定電壓產生電路的非活性狀態下的v〇(- Λ
Vdd)比電路的活性狀態下的v〇(=2Vtn)高，則在定電麽產 生電路的活性化之後立即產生位元線的過度充電。 經濟部中央栋準局員工消費合作社印繁 即，位元線電位VBL在穩定狀態下係爲直流且Vo = 2Vtn ，在過渡狀態下則有一瞬間爲交流且Vo>2Vtn。在此過渡 狀態下的Vo使得位元線電位比穩定時的電位（Vo-Vtn-汉） 高的現象代表位元線過度充電。此時的動作波形如圖15所 示0
本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 五、發明説明（9 ) A7. B7 經濟部中央標準局員工消費合作社印聚 圖15係圖13的定電壓產生電路在剛活性化之後的位元線 電壓·的依時變化的模樣。相對於位元線的充電時間，定電 壓產生電路的輸出電壓安定爲止的時間過長時，容易產生 如上的過度充電。 但是，若造成過度充電，會有如下的（1)、（2)的問題。 (1) 軟線現象的產生 定電壓產生電路爲了如上所述般抑制軟線現象，具有將 讀取時的位元線電位固定在一定位準以下的目的，但若造 成過度充電，位元線電位會暫時過高，對所選擇的記憶格 會造成寫入錯誤。 (2) 讀取速度（access time)的降低 若造成過度充電，讀取時的位元線電荷的放電時間必須 較多，使讀取速度（access time)降低。 本發明欲解決的問題 上述之先前之定電壓產生電路在非活性狀態下的輸出電 壓Vo(Vdd)比活性狀態下的Vo(=2Vtn)高，因此在剛活性 化時會暫時地造成位元線巧過度充電，產生軟線現象的發 生及讀取速度降低等問題。 本發明係爲解決上述課題而完成者，其目的在於提供一 種非揮發性半導體記憶裝置及其位元線偏壓電路用定電壓 產生電路，其可防止定電壓產生電路控制信號在剛活性化 之後暫時造成位元線的過度充電，並防止软線現象的產生 及讀取速度的降低。 解決問題的手段 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） (請先閱讀背面之注意事項再填寫本頁) .裝‘ 訂 A7 B7五、發明説明（l〇 ) 經濟部中央標準局員工消費合作社印繁 本發明之定電壓產生電路具備第一 PMOS電晶體，其源 極連接於第一電源節點，閘極及汲極連接於第一節點：第 二PMOS電晶體，其源極連接於上述第一電源節點，閘極 連接於上述第一節點，汲極連接於爲輸出節點的第二節點 ，並與上述第一 PMOS電晶體共同形成電源鏡（current mirror)電路：第一NM0S電晶體，其汲極連接於上述第一 節點，閘極連接於上述第二節點，源極連接於第二電源節 點，並構成一定電流源：第二NM0S電晶體，其汲極及閘 /極連接於上述第二節點，源極連接於第三節點：主動元件 或電阻元件，連接於上述第三節點與上述第二電源節點之 間：及控制電路，其在控制信號的輸入爲非活性狀態下時 ，會將上述第一節點及第二節點設定於上述第二電源節點 的位準，並將上述電流鏡電路控制於非活性狀態下，在控 制信號的輸入活性化之時，則解除上述第一節點及第二節 點的位準設定，並控制上述電流鏡電路以使其活性化。 又，上述控制電路另較佳在控制信號的輸入爲非活性狀 態下時，會將上述第一節點設定於上述第二電源節點的位 Λ 準，在控制信號的輸入活性化之時，則解除第一位節點的 位準設定並控制其位準使之緩慢變化。 又，本發明的非揮發性半導體記憶體裝置係具有記憶格 陣列，其中複數個非揮發性記憶格呈矩陣狀配置；列選擇 開關，連接於上述記憶格陣列之位元線，並選擇記憶格； 放大電路，其將讀取自被選擇的上述記憶格的資料與讀取 自假記憶格的資料比較並檢測、放大；MOS電晶體，設置 -13- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 、1Τ A7 B7五、發明説明（11 ) 經濟中央標準局貝工消費合作社印製 於上述放大電路與上述列選擇開關之間；以及位元線偏壓 電路，用於對上述MOS電晶體的閘極供給偏壓電壓；且使 用一定電壓產生電路做爲上述位元線偏壓電路，其在 EEROM晶片的致能控制信號爲非活性狀態時對上述MOS 電晶體的閘極供給電源電壓，使該MOS電晶體導通並使該 MOS電晶體與上述列解碼器間的配線充電，上述控制信號 爲活性狀態時輸出位準低於上述電源電壓的定電壓，並將 上述MOS電晶體保持於導通狀態。 發明的實施態樣 以下茲參照圖式説明本發明之實施態樣。 圖1所示係本發明之非揮發性記憶體之第一實施態樣之 EPROM之一部分（讀取電路系）。圖2具體地顯示圖1的重要 部分。圖3顯示圖2中的位元線的電壓與負荷電流、記憶格 電流之關係之一例。 在圖1及圖2所示之EPROM中，記憶格陣列11係將各具 積層構造的複數個記憶格（EPROM記憶格）呈行列狀（矩陣 陣）配置，各記憶格的源極則連接於例如接地電位Vss。如 此，字元線則共通地連接於配置在記憶格陣列11的同一行 的複數個記憶格的閘極上。又，位元線BL則共通地連接於 配置在記憶格陣列11的同一行的複數個記憶格的汲極上。 又，在上述記憶格陣列1 1的字元線及位光線上，爲了對 應於位址信號Add而選擇一個記憶格，對應連接字元線選 擇驅動用行解碼器12及列選擇開關13。在此等行解碼器12 及列選擇開關13上則連接行預解碼器14及列解碼器15。 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) A7 B7五、發明説明（l2 ) 經濟部中央標準局員工消費合作社印掣 在上述列選擇開關13及感測放大電路16的一對感測輸入 端之間連接增強型的位元線固定用電晶體17及假位元線固 定用電晶體18。在此等電晶體17、18的閘極上連接定電壓 產生電路19的輸出端，該定電壓產生電路19對應於控制信 號SW產生特定的偏壓電壓Vbias。上控控制信號SW可用 例如對應於從EPROM的外部供給的晶片致能/CE而在 EPROM内部產生的晶片致能信號。 上述感測放大電路16包含差動型感測放大器或寫入控制 電路，用於將讀自上述記憶格:陣列11的資料與參考電位（從 假記憶格所讀出的電位）比較並檢測出。再者，在感測放大 電路16上連接輸出入電路20，除了將感測放大t路16檢測 出的資料透過輸出入電路20輸出之外，亦將所輸入的寫入 資料透過輸出入電路20供給到感測放大電路16。 圖2中，被供給讀出電位Vdd的Vdd節點與被供給接地電 位Vss的接地節點之間係串聯連接負荷電路(L)22、位元線 電位固定用電晶體17、增強型之列選擇開關用電晶體23及 記憶格24。 同樣地，在上述Vdd節點與接地節點之間，串聯連接負 荷電路（L)25、假位元線電位固定用電晶體18、增強型之 假列選擇開關用電晶體26及做爲假記憶格之定電流源24。 上述負荷電路（L)22及25可用閘極.汲極互相連接的增 強型P通道電晶體、或是閘極連接於Vss節點的增強型P通 道電晶體、或是閘極•汲極互相連接的增強型N通道電晶 體。 (請先閱讀背面之注意事項再填寫本頁) -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 經濟部中央標準局負工消費合作社印聚 A7 ._____B7 五、發明説明（u ) 再者’上述負荷電路（L)22與電晶體17的連接節點及上 述負荷電路（L)25與電晶體18的連接節點對應連接於上述 感測放大電路16所包含的感測放大器21的一對輸入端。 上逑電晶趙17、18的閘極被供给上述定電廢產生電路 的輪出的偏壓電壓Vbias，上述電晶體23的閘極被供給上 述列解碼器15的解碼輸出（列選擇信號，上述電晶體26 的閘極被供給假列輸出信號γ，，連接於上述記憶格24的控 制閘的字元線則被供給上述行解碼器12的輸出信號χ。 上述-記憶格視所記憶之資料的内容爲，，〗"、"〇”而保持位 疋線的電位或是放電以降低電位。又，做爲假記憶格的定 電流源27則在讀取時放出假記憶格的電荷相當的特定電查 而使電位降低。 上述定電壓產生電路19係只用做爲電晶體的增強型mojs 電晶體而構成。在本發明中，係在例如EpR〇M晶片的致能 控制仏號爲非活性狀態下之時輪出接地電位，在上述晶片 致能控制信號爲活性狀態時則輸出比電源電壓低的一固定 電壓以使上述MOS電晶體17、18導通。 圖4所示爲圖1中的定電壓產生電路19之一例。此定電壓 產生電路若參照圖12與上述定電壓產生電路相較即可得知 ，其基本構造相同，但控制定電壓產生電路的活性/非活性 狀態的控制電路3 〇則相異》 即，在圖4中，第一PMOS電晶髏P1的源極連接於第—電 源節點（以下稱電源節點A)，閘極及汲極則連接於第—節點 nl。第二PM0S電晶體P2的源極連接於上述電源節點A， (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 -16 -
五 、發明説明（Μ A7 B7 經濟部中央標隼局員工消費合作社印掣 閘極連接於上述第一節點η1，汲極連接於爲輸出節黠的第 二節點n2，並與上述第一 PM0S電晶體"並同構成電流鏡 電路CM ^ 第一 NMOS電晶體N1的汲極連接於上述第一節點nl，閘 極連接於上述第二節黠n2，源極連接於第二電源節點（以下 稱接地節點），而構成上述電源鏡電路(：河的定電源流。第 二NMOS電晶體N2的汲極及閘極連接於上述第二節點n2， 源極連接於第三節點n3。 上述第三節點n3與接地節點之間途接主動元件或電阻元 件。在本例中，做爲上述主動元件，第三NM〇s電晶體 的没極.閘極互相連接於上述第三節點n3，其源椏接地。 上述NMOS電晶體N2、N3構成負荷電路。 控制電路30接收用於控制定電壓產生電路的活性/非活性 狀態的控制信號SW，在控制信號的非活性狀態下將上述第 一節點nl及上述第二節點n2各設定於接地節點的電位（接 位電位)_’同時將上述電源鏡電路CM設定於非活性狀態， 在控制信號輸入活性化之哼，解除上述第一節點nl的位準 設定，並控制其位準使之緩慢變化，並解除上述第二節點 n2的位準設定，使上述電源鏡電路CM活性化。上述控制 信號SW係對應於自EPROM外部輸入的晶片致能控制信號 而在EPROM内部產生的信號。 上述控制電路30的一具體例具有··反相器電路31，其產 生將控制信號輸入SW反相的反相信號/SW;第三PMOS電 晶體P3，其源極.汲極間連接於被供給電源電壓的電源供 • IJ ----f 裝 (請先聞讀背面之注意事項再填寫本頁) - n J— 111 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） A7 --—~ ---- B7五、發明説 經濟部中央標準局貝工消費合作衽印聚 給郎點與上述電源節點之間，其閘極被供給上述反相信號 /S=第四NMOS電晶體N4，連接於上述第一節點nl與接 地^點^間’閘極被供給上述反相信號/SW ;第五NMOS 電晶體N5 ’其及極.源極間連接於上述第二節點n與接地 ，點心間’其閘極被供給上述反相錢/SW ;以及第一電 谷C1，連接於上述第一節點ul及接地節點之間。 再者’更佳具備第六NMOS電晶體N6，其汲極.源極間 連接於上述第二節點n2及接地節點之間，閘極被供給上述 第三節點n3的信號。 在構造如上的定電壓產生電路中，控制信號輸出SW爲 "L"位準狀態（非活性狀態）下，藉反相信號/sw ’ pM〇s電 晶體P3被控制於斷路狀態，NM〇s電晶體N4被控制於等通 狀態，NMOS電晶體N5被控制於導通狀態。藉此，電流鏡 電路C]V[成爲非活性狀態，第一節點nl及第二節點n2的位 準各设定於接地電位β 控制信號S W若成成”Η"位準（活性化）’則藉反相信號 /SW，PMOS電晶體Ρ3被控制於導通狀態，NMOS電晶體 Ν4被控制於斷路狀態，NM〇s電晶體Ν5被控制於斷路狀 態，第一節點nl及第二節點n2的位準設定被解除。 此時，若電流開始流到其閘極袜供給第一節點nl電位的 PMOS電晶體Pi、P2，第二節點n2的電位高於Vtn ’則電 流開始流到其閘極被供給第二節點n2電位的NMOS電晶體 N1，故上述電流鏡電路CM被活性化。 此時，第一節點nl與接地節點之間連接的第一電容C1因 -18 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐 (請先閱讀背面之注意事項再填寫本 装. 訂 A7 B7 五、發明説明（16 ) 電路活性化之後進行充電的作用，具有控制第一節點η 1的 位準使其緩慢上昇的作用。 藉此作用，在第二節點η2的電位高於Vtn之前，可將抑 制第一節點η 1的位準的上昇。此第一節熬η 1的電位越低， PMOS電晶體Ρ2的驅動能力（對第二節點η2的充電叙力）越 高，大量電流流到第二節點η2，因此第二節點η2的電位快 速提昇。 又，電路活性化之後NMOS電晶體Ν2、Ν3的操作電阻大 ，從PMOS電晶體Ρ2來的電流少，故插入圖4中的NMOS電 晶體Ν6，以使更多電流從PMOS電晶體Ρ2流向第二節點η2 ，藉此作用，達到使第二節點η2的電位快速提高的功能。 又，第一電容的電容値C1與第二電容的電容値（即上述第 二節點η2的寄生電容）的關係若爲C1«C2，則在電路活性 化之後第二節點n2的電位Vo超過Vtn之前第一節點nl的電 位VI過快達到Vdd-|Vtp丨，PMOS電晶、體PI、P2成爲斷路 ，可能無法達成上述所要的動作。 又，上述C1與C2的關係若成爲C2«C1，則到第一節點 nl的電位安定爲止，第二節點n2的電位可能會高於所要的 輸出電壓。 經濟部中央標準局員工消費合作社印掣 (請先閱讀背面之注意事項再填寫本頁) 因此，上述C1與C2的關係較佳爲與第一PMOS電晶體P1 的相互電導gml對第二PMOS電晶體P2的相互電導gm2的 比率幾乎相等者（即Cl : C2 = gml : gm2)。 滿足此等條件（Cl : C2 = gml :名m2)時，電路的活性化 之後，第二節點n2的電位與第一節點nl的電位幾乎以同樣 -19 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7五、發明説明（17 ) 經濟部中央標準局員工消費合作社印製 的波形上昇。意即，PMOS電晶體P1使第一節點nl的電位 與（Vg-|Vtp|)的二次方成比例地上昇，而PMOS電晶體>2 使第二節點n2以同樣的特性上昇。此上昇速度視PMOS電 晶體P2的負荷特性而定，與定電流負荷之情形相較下十分 快速。 又，滿足上述條件（Cl : C2=gml : gm2)的情形下，受 到電源雜訊時第一節點η 1與第二節點n2的電位同相地變動 ，因此可預期其具有擴大雜訊容許度的優點。 又，在上述控制信號輸入的非活性狀態下，爲了將一節 點nl及第二節點n2各設定於接地電位，將NMOS電晶體N4 、N5的相互電導比設定成大致等於C2 : C1時，可使本電 路成爲非活性狀態後的nl、n2的電位變化（時常數）相同， 即使因雜訊的影響使本電路暫時成爲非活性狀態，再度活 性化之時亦可得到安定的動作，此一優點可預期。如果 NMOS電晶體Nl、N2的動作不平衡，有可能因雜串訊的 影響陷入一安定狀態。 即，在上述實施態樣的定電壓產生電路下，可以不犧牲 速度，而以簡單的電路構造使控制信號爲非活性狀態時的 輸出設定成低預充電狀態。藉此，對於控制信號活性化之 後的位元線過度充電不必採取對策，可不損及以往的性能 而大幅地簡化讀取電路。 又，在上述電流鏡電路CM的活性狀態下，PMOS電晶體 P1、P2可控制流向NMOS電晶體N1的電流11及流向 NMOS電晶體N2、N3的電流12。PMOS電晶體PI、P2的 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --^--------f -裝------訂------ (請先閱讀背面之注意事項再填寫本頁) A7 ___B7五、發明说明（is ) 經濟部中央標準局員工消費合作社印製 相互電導gm的比爲1 ·· 2之時，電流π、12的比亦爲】：2。 輸出電/$·ν〇係由上述NMOS電晶體N2、N3的負荷特性 與電流12所決定，爲了正確地控制此輸出電壓ν〇，電流π 的控制非常重要。 圖5所示爲圖4的電路中PMOS電晶體PI、P2的相互電導 gm的比設定爲1 : 1之時各電晶體的負荷特性。 輸出電壓Vo係由流向PMOS電晶體P2的電流量12及串聯 連接的NMOS電晶體N2、N3的負荷特性所決定，設計上 ，儘量使負荷特性的斜率成爲為限大。此時，節點n2的輸 出電壓Vo大致爲2Vtn，節點nl的電壓VI大致爲vtn。 此等電壓在電流鏡電路CM操作中的期間内爲一定。因此 ，藉將節點n2或節點nl的電歷供給到NMOS電晶體N1的閘 極，可用NMO》電晶體N1構成定電流源。 又，此電路的動作範園的條件爲PMOS電晶體P2在五極 管的領域内動作，下式成立： Vdd-Vo δ Vdd-Vl + |Vtp|>0 VddS2Vtn+2|Vtp| Vo = 2Vtn+a、Vl = Vl-|Vtp| 電源電壓Vdd爲例如3_3V，Vtn=0.6V，|Vtp卜0.7V時 ，此電路可在電源電壓Vdd爲2.6V左右下動作，VddS 2.6V下輸出電壓Vo爲一定値，可將該輸出電壓Vo做爲偏 壓電壓Vbias供給。 用此電路，可將不受上述外部電源之影響而保持定電壓 的節點n2的輸出電壓Vo的電位回饋到NMOS電晶體N1的 (锖先閱讀背面之注意事項再填寫本頁) 裝. ,ιτ -21 - 本紙張尺度適用}國國家標準(〇阽）八4規格（210\297公釐） A7 B7五、發明説明（19 ) 經濟部中央標準局員工消費合作社印製 閘極，而以簡單的構造構成電流鏡電路CM。 圖6所示爲圖4的定電壓產生電路的變形例。圖6的電路與 上述圖4的電路相較之下，其NMOS電晶體N1的閘極的連 接位置變更爲NMOS電晶體N3的閘極•汲極，除此點相異 之外，其他均相同，故編成與圖4相同的編號，省略其説明 〇 圖6的定電壓產生電路的動作與圖4的定電壓產生電路的 動作基本上一樣，在穩定狀態下的輸出電壓Vo(偏壓電壓 Vbias·)約爲1.7V，但與圖4的定電壓產生電路的活性狀態 下的動作相較之下，由於施加在NMOS電晶體N1的閘極上 的電位較低，故NMOS電晶體N1導通的時序較遲，第一節 點nl的電位VI上昇變快。 又，爲了防止上述定電壓產生電路活性化之後位元線過 渡性地過度充電，並防止軟線現象的產生或讀取速度的降 低，除了可修正上述定電壓產生電路外，亦可選擇採用下 述方法（1)、（2)、（3)之一。 (1) 參照圖12使用具有前述基本構造的定電壓產生電路， Λ 在定電壓產生電路的活性化使其輸出電壓安定爲止的期間 内，使列選擇信號Υ的位準從” L”上昇到"Η"的動作延遲而 構成。但爲了設定該延遲時間，必須在例如列解碼器的輸 入侧或輸出側插入信號延遲電路，使電路構造複雜化。又 ，列選擇信號Υ上昇爲止的延遲時間難以設定，若列選擇 信號Υ的上昇過遲，則造成存取時間的降低。 (2) 參照圖12使用具有前述基本構造的定電壓產生電路 -22- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（2〇 經濟部中央梯準局貝工消費合作社印掣 ，在定電壓產生電路的活性化使其輸出電壓安〜 簡（即Vo從Vdd降低到2Vtn的期間）内使漏電流止的期 到接地節點，構成一漏電流電路β但是到定電=元綠流 的輸出電壓安定爲止的期間的時間難以設定，若生電路 位元線流出的時間過長，會導致存取時間的降低。漏電4從 (3)參照圖12使用具有前述基本構造的定電壓 ，以EPR〇m内部所設的電源降恩電路的輸出 生電路 壓電壓）做爲電源供給而構成。 （内部降 圖7(a)、（b)所示爲實現上述（1)之方法之構造之 其關連動作波形之一例。 在圖7(a)中，71爲一延遲電路，其輪入定電壓 的輸由電壓Vbias，在該輸出電壓\^丨衫安定化之生電路 制信號。72爲一 AND電路，其取延遲電路71的二出輸出控 列解碼器輸出信號（列選擇信號γ)的邏輯乘積，並將=== 到列選擇開關用MOS電晶體23的閘極。 卜 使用圖7(a)所示之電路之非揮發性半導體記憶體係如圖1 所示具備：記憶格陣列，等中複數俯非揮發性記憶格呈矩 陣狀配置；列選擇開關，連接於上述記憶格陣列之位元線 ，並選擇記憶格；感測放大電路，其將讀取自被選擇的上 述記憶格的資料與讀取自假記憶格的資料比較並檢測、放 大；MOS電晶體，設置於上述感測放大電路與上述列選擇 開關之間；位元線偏壓電路，用於對上述MOS電晶體的閘 極供給位元線偏壓電壓，並對應於控制信號而活性化；以 及延遲控制電路（如圖7(a)所示之電路），在上述位元線偏 例及
VC ----^---.---(.裝-- (靖先聞讀背面之注意事項再填寫本頁j .訂· ^紙张尺度適用中國國家標隼（CNS ) Α4规格（210X297公釐） A7 ----___B7五、發明説明（21 ) 經濟部中央標準局員工消費合作社印繁 壓電路的活性化使其輪出電壓安定爲止的期間内，使控制 上述列選擇開__選擇㈣的上昇_延遲。 圖7(a)中的延遲電路71可具有例如圖8(〇、〇)所示之構 造。 在圖8(a)所示之延遲電路中，Vbias輸入到NMOS電晶體 Nil的閉極’該NMOS電晶體Nil的源極與Vss節點之間則 連接没極•閘極相互連接的NM〇s電晶體N12❶然後，在 Vdd節點及NMOS電晶髏Nil的汲極之間，連接汲極.閘 極相互連接的PMOS電晶體pii的源極.閘極搿，與上述 PMOS電晶禮P11共同構成電流鏡電路的pmos電晶體P12 其源極連接於Vdd節點，閘極連接於上述pMOS電晶體PU 的閘極。上述PMOS電晶體P12的源極與Vss節點之間連接 電阻元件R，上述PMOS電晶體P12與電阻无件R的連接節 點上連接著例如二段式反相器電路IV1、IV2。 在圖8(a)所示的延遲電路中，vdd節點與Vss節點之間串 聯連接NMOS電晶體N13及電阻元件R1而構成源極跟随 (source follower)電路，並對該源極跟隨電路輸入偏壓電 壓Vbias。其後，將該源極跟隨電路的輸出輸入到NMOS 電晶體N14的閘極，該NMOS電晶體N14的源極則連接到 Vss節點。接著，在Vdd節點與上述NMOS電晶體N13的汲 極之間，連接汲極.閘極相互連接的PMOS電晶體P11的源 極•汲極間，與上述PMOS電晶體P12共同構成電流鏡電路 的PMOS電晶體P12其閘極連接於Vdd節點，閘極連接於上 述PMOS電晶艏P11的閘極。上述PMOS電晶體P12的源極 -24 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本茛，) 裝. 訂 A7 B7五、發明説明（22 ) 經濟部中央標準局負工消費合作社印製 與Vss節點之間連接電阻元件R2，上述PMOS電晶體P12與 電阻元件R2的連接節點上連接例如二段式反相器電路IV1 、IV2。 圖9所示爲位元線漏電流電路，其爲實現上述（2)之方法 之構成之一例。 在圖9中，N21爲位元線與接地節點間所連接的漏電流源 用NMOS電晶體。90爲一驅動電路，其輸出一輸出信號， 在上述定電壓產生電路的輸出電壓Vbias輸入後到安定爲 此的期間内用於導通驅動上述漏電流源用NMOS電晶體 N21。此驅動電路90之一例爲在Vdd節點與Vss節點間，其 閘極輸入Vbias的NMOS電晶體N22及其閘極被供給Vdd電 位的NMOS電晶體N23呈串聯連接者。 使用圖9所示之電路之非揮發性半導體記憶體係如圖1所 示具備：記憶格陣列，其中複數個非揮發性記憶格呈矩陣 狀配置；列選擇開關，連接於上述記憶格陣列之位元線， 並選擇記憶格；放大電路，其將讀取自被選擇的上述記憶 格的資料與讀取自假記憶格的資料比較並檢測、放大； MOS電晶體，設置於上述放大電路與上述列選擇開關之間 ;位元線偏壓電路，用於對上述MOS電晶體的閘極供給位 元線偏壓電壓，並對應於控制信號而活性化·，以及漏電流 電路（如圖9所示之電路），在上述位元線偏壓電路的活性化 使其輸出電壓安定爲止的期間内，使漏電流從上述位元線 流到接地節點。 圖10爲所示爲實現上述（3)之方法的構造之一例。 -25- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝·
'1T A7 B7五、發明説明（23 ) 經漓部中央標準局員工消費合作社印製 在圖10中，100爲電源降壓電路，其使自外部輸入的電 源電壓Vcc下降，產生内部降壓電壓Vdd，以該内部降壓 電壓Vdd做爲上述定電壓產生電路的電源而供給。 使用圖10所示之電路之非揮發性半導體記憶體係如圖1所 示具備：記憶格陣列，其中複數個非揮發性記憶格呈矩陣 狀配置；列選擇開關，連接於上述記憶格陣列之位元線， 並選擇記憶格；放大電路，其將讀取自被選擇的上述記憶 格的資料與讀取自假記憶格的資料比較並檢測、放大； MOS電晶體，設置於上述放大電路與上述列選擇開關之間 ;位元線偏壓電路，用於對上述MOS電晶體的閘極供給位 元線偏壓電壓，並對應於控制信號而活性化；以及電源降 壓電路（如圖10中之符號100所示之電路），使自外部輸入 的電源電壓下降，產生内部降壓電壓，將該内部降壓電壓 做爲上述定電壓產生電路的電源而供給。 圖11(a)之電路圖所示爲圖10中的電源降壓電路100之一 例。此電源降壓電路具備：差動放大器111，其在一輸入 端輸入特定的基準電壓VR，在另一輸入端輸入回饋電壓VB Λ ;回饋電路112,其連接於該差動放大器111的輸出端及另 一輸入端之間，並受到上述差動放大器111之控制，以產 生一控制電壓VA，該控制電壓VA比上述基準電壓VR高出 增強型N通道電晶體一段分的臨限値vtn ;以及增強型 PMOS電晶體113，其閘極被供給上述控制電壓VA，汲極 .源極間連接於Vdd節點與降壓輸出節點之間。 上述回饋電路112具有：增強型P通道電晶體P41，其源 -26 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） - -« ϋ^— 1-1H 1:= 士 — I-!- —II (請先閱讀背面之注意事項再填寫本頁)
、1T A7 ___ B7五、發明説明（24 ) 經濟部中央標準局員工消費合作社印犁 極連接於Vdd節點上；增強型n通道電晶體N41，串聯連接 於該增強型P通道電晶體p41與接地電位之間，汲極.閘極 相互連接；及2個高電阻尺3、R4，並使上述2個高電阻尺3 、R4的串聯連接節點的電壓回饋到上述差動放大器111的 另—輸入端。又，從上述P通道電晶體P41與N通道電晶體 N41的串聯連接節點取出控制電壓Va。 於此兹説明上述電源降壓電路的動作。 差動放大器lieVR>VB時輸出"L"位準，在Vr<Vb時輸 出"H"位準。p通道電晶體P41在閘極輸入爲"L"位準時導 通’在閘極輸入爲"H”位準時斷路。當該P通道電晶體P41 導通之時上述va及VB被拉高（pull up)，當該P通道電晶體 P4i斷路之時上述Va&vb被拉低（puU d〇wn)。藉此動作 進行回饋控制，以使VB=vR。又，流過上述高電阻r3、 R4的電流極少，若預先將N通道電晶體N41的通道寬度設 定得夠大’則VA=VR+Vtn而安定。其後，可得到VA_Vtn( 即Vr) ’·做爲降壓輸出節點的内部降壓電壓Vddint。 圖11(b)之電路圖所示爲圖u(a)之電源降壓電路之變形 例。 、 該電源降壓電路與圖11(a)的電源降壓電路相較之下，省 略了 N通道電晶體N41及PMOS電晶體113，原理上與圖 11(a)的電路進行相同的動作。 又’本發明並不限定於上述實施態樣的EPROM，亦可使 用於NAND型、NOR型等EEPROM等，在不改變發明之要 旨的範園内，可有種種變形。 __ -27- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） |丨 ^------^ 裝-- (讀先閱讀背面之注意事項再填寫本頁) 訂 A7 B7五、發明説明（25 ) 經濟部中央標準局員工消費合作社印製 發明的功效 如上詳述之本發明提供一種非揮發性半導體記憶裝置及 其定電壓產生電路，其可抑制晶片尺寸的大型化及成本的 提高，並可達成存取的高速化。 圖式的簡單説明 圖1之電路圖所示爲本發明之非揮發性半導體記憶體的第 一實施態樣中的EPROM的一例的一部分。 圖2之電路圖具體地顯示圖1的主要部分。 圖3之特性圖所示-爲圖2中之位元線固定用電晶體的負荷 特性之一例。 圖4之電路圖所示爲使用於圖1中的位元線偏壓電路中的 本發明的定電壓產生電路之第一實施例。 圖5之特性圖所示爲圖4的電路中PMOS電晶體PI、P2的 相互電導gm的比設定爲1 ·· 1之時各電晶體的負荷特性。 |禱丨6之|所示爲圖4的定電壓產生電路的變形例。 示爲本發明之非揮發性半導體記憶裝置之 另一例节所使用之列選擇延遲電路。 圖電路圖所示爲圖7中之延遲電路之另一相異具體實 例。 圖9之電路圖所示爲本發明之非揮發性半導體記憶裝置之 另一例之一部分所用之位元線漏電流電路。 圖10之電路圖所示爲圖9中之延遲電路之一相異具體實例 〇 ⑻仏） 圖1 A電路圖所示爲本發明之非揮發性半導體記憶裝置 -28 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（26 ) 經濟部中央標隼局員工消費合作社印製 之另一例所用之電源降壓電路之一相異具體實例。 圖12之電路囷所示爲本案申請人之申請案中之先前之定 電壓產生電路的基本構造。 圖13之電路圖所示爲囷12之電路圖之一具體實例。 圖14之波形圖所示爲圖13之電路之動作之例。 圖15之特性圖所示爲圖13之定電壓產生電路在活性化之 後的位元線電壓的依時變化的模式。 符號之説明 11…記憶格陣列； 12…行解碼器； 13…列選擇開關； 14…行預解碼器； 15…列解碼器； 16…感測放大電路； 17、18…位元線固定用MOS電晶體； 19…定電壓產生電路； 20…輸出入電路； 21…感測放大器； 23…列選擇開關用MOS電晶體； 2 4…記憶格； 26…假列選擇開關用MOS電晶體； 27…假記憶格用定電流源； 3 0…控制電路； 3 1…反相電路； -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（27 ) N1〜N7…NMOS電晶體； P1〜P3-PM0S電晶體；且 CM…電流鏡電路。 ----------^ ^-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）