JP2005108267A - 不揮発性強誘電体メモリの制御装置 - Google Patents
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Abstract
【解決手段】不揮発性強誘電体メモリ制御装置は、ポンピング電圧制御部と、セルプレート電圧制御部と、ライトイネーブル電圧制御部及びレジスタアレイを備える。ここで、ポンピング電圧制御部は電源制御信号の印加時に電源電圧制御信号の状態に従い電源電圧をポンピングしてポンピング電圧制御信号を出力し、セルプレート電圧制御部はセルプレート制御信号の印加時に電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力し、ライトイネーブル電圧制御部はライトイネーブル制御信号の印加時に電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力する。さらに、本発明に係るレジスタアレイはポンピング電圧制御信号と、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従いそれぞれの単位レジスタの出力信号をブースティングして出力する。
【選択図】図4
Description
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ制御装置に関し、特に、低電圧領域で電源電圧の昇圧時に安定的にプログラマブルレジスタを駆動するようにする技術である。
【0002】
【従来の技術】
一般に、不揮発性強誘電体メモリ、すなわち、FRAM(Ferroelectric Random Access Memory)はDRAM(Dynamic Random Access Memory)ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目されている。
【0003】
このようなFRAMは、DRAMと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
【0004】
図1は、一般的な強誘電体の特性であるヒステリシスループ(Hysteresis loop)を示す図である。
【0005】
ヒステリシスループは、電界により誘起された分極が電界を除去しても残留分極(又は自発分極)の存在により消滅せず、一定量(d、a状態)を保持していることが分かる。不揮発性強誘電体メモリセルは、前記d、a状態をそれぞれ1、0に対応させて記憶素子に応用したものである。
【0006】
図2は、従来の不揮発性強誘電体メモリの単位セル素子の構成を示す図である。
【0007】
不揮発性強誘電体メモリの単位セルは、一方向にビットラインBLが形成され、ビットラインBLと交差する方向にワードラインWLが形成される。そして、不揮発性強誘電体メモリの単位セルはワードラインWLに一定の間隔を置いてワードラインWLと同一の方向にプレートラインPLが形成される。
【0008】
そして、トランジスタT1はゲート端子がワードラインWLに連結され、ソース端子はビットラインBLに連結され、ドレイン端子は強誘電体キャパシタFC0の一端と連結される。さらに、強誘電体キャパシタFC0の他の一端はプレートラインPLに連結される。
【0009】
このような構成を有する従来の不揮発性強誘電体メモリのデータ入/出力動作を、図3a及び図3bを参照して説明すると次の通りである。
【0010】
図3aは、従来の不揮発性強誘電体メモリのライトモード(write mode)時の動作タイミング図である。
【0011】
先ず、ライトモード時にアクティブ区間に進入すると、外部から印加されるチップイネーブル信号CEBがハイからローに活性化される。これと同時に、ライトイネーブル信号WEBがハイからローに遷移するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインWLに印加されるパルスがローからハイに遷移してセルが選択される。
【0012】
このように、ワードラインWLがハイ状態を保持している区間で、該当プレートラインPLには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値1又は0を書き込むため、該当ビットラインBLにライトイネーブル信号に同期されるハイ又はロー信号を印加する。このとき、センスアンプイネーブル信号SENはハイ状態を保持する。
【0013】
すなわち、ビットラインBLにハイ信号が印加されてプレートラインPLに印加される信号がローであれば、強誘電体キャパシタFC0には入力データの値がロジック「1」で書き込まれる。そして、ビットラインBLにロー信号が印加されてプレートラインPLに印加される信号がハイであれば、強誘電体キャパシタFC0には入力データの値がロジック「0」で書き込まれる。
【0014】
図3bは、従来の不揮発性強誘電体メモリのリードモード(read mode)時の動作タイミング図である。
【0015】
先ず、リードモード時にアクティブ区間に進入すると外部でチップイネーブル信号CEBをハイからローに活性化させ、該当ワードラインWLが選択される前に全てのビットラインBLはイコライズ(equalize)信号に応じてロー電圧に等電位化される。
【0016】
そして、各ビットラインBLを活性化させた後アドレスをディコーティングすると、ディコーディングされたアドレスにより該当ワードラインWLはハイに遷移されて該当セルを選択する。選択されたセルのプレートラインPLにハイ信号を印加し、強誘電体メモリに貯蔵されたロジック値1に相応するデータQsを破壊させる。
【0017】
若し、強誘電体メモリにロジック値0が貯蔵されていれば、それに相応するデータQnsは破壊されない。このように、破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになる。
【0018】
すなわち、データが破壊された場合は図1のヒステリシスループでのようにdからfに変更される場合であり、データが破壊されない場合はaからfに変更される場合である。したがって、一定時間が経過した後センスアンプイネーブル信号SENによりセンスアンプがイネーブルされる。センスアンプは、データが破壊された場合はデータを増幅して出力データの値にロジック「1」を出力する。一方、センスアンプはデータが破壊されない場合はデータを増幅して出力データの値にロジック「0」を出力する。
【0019】
このように、センスアンプはデータを増幅した後は元のデータに復元しなければならない。したがって、該当ワードラインWLにハイ信号を印加した状態でプレートラインPLをハイからローに非活性化させる。
【0020】
このような従来の不揮発性強誘電体メモリは、ライト動作時にヒステリシスループの特性変更を補償してリード動作時にメモリセルの信頼性を向上させることができるようにする技術が、米国特許No.5,815,430号に開示されている。
【0021】
ところが、このような従来の不揮発性強誘電体メモリでリダンダンシー(Redundancy)を行う場合はメタル/ポリシリコン(Poly-Si)配線等を利用することになる。したがって、このような従来のリダンダンシー方法はレーザーカッティング等の手段を利用するため、カッティング処理のエラー時に誤った配線を元の状態に復旧することができなくなるという問題点がある。さらに、FeRAMチップのセルデータを制御するための基準電圧レベルを正確に調節するのが不可能であり、チップの信頼性が低下するという問題点がある。
【0022】
前述の問題点を克服するため、プログラマブル単位レジスタを利用しソフトウェア的にメモリセルのリダンダンシー及び基準電圧レベルを調整するようにする方法が既に開示されている。しかし、従来のプログラマブル単位レジスタはポンピング電圧VPPでなく外部電源電圧VCCをそのまま用いてレジスタを制御する。
【0023】
したがって、高電圧領域の1.0V以上では正常に動作することになるが、低電圧領域の1.0V以下では動作マージンを確保するため電源電圧ブースティング(Boosting)方法が求められる。ところが、このような従来のプログラマブル単位レジスタを常にポンピング電圧VPPで動作させる場合、ポンピング電圧VPPの発生過程で多量の電力消耗が発生することになるという問題点がある。したがって、本発明は最小限の電力消耗でVPPを利用することができる回路の構成及び動作説明に関する。
【0024】
【特許文献1】
米国特許第5815430号
【0025】
【発明が解決しようとする課題】
本発明は、前述のような問題点を解決するためなされたもので、低電圧領域で電源電圧の昇圧時に安定的にプログラマブルレジスタを駆動させることにより電力消耗を最小化させ、チップの信頼性を向上させるようにすることに目的がある。
【0026】
【課題を解決するための手段】
本発明に係る不揮発性強誘電体メモリ制御装置の構成によると、ポンピング電圧制御部は電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力する。セルプレート電圧制御部はセルプレート制御信号の印加の際、電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を選択的に出力する。ライトイネーブル電圧制御部はライトイネーブル制御信号の印加の際、電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を選択的に出力する。レジスタアレイはそれぞれがポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧レベルをブースティングして出力する複数の単位レジスタを含む。
【0027】
前述のポンピング電圧制御部は、低電圧領域では前記電源電圧をポンピングしてポンピング電圧制御信号をポンピング電圧レベルで出力し、高電圧領域ではポンピング電圧制御信号を電源電圧レベルで出力する。
【0028】
さらに、ポンピング電圧制御部は電源電圧制御信号及び電源制御信号を論理演算する第1の論理素子、第1の論理素子の出力を反転・遅延する第1の遅延部、第1の遅延部の出力状態に従いポンピング電圧制御信号の電圧レベルを選択的にポンピングする第1のMOSキャパシタ、第1のMOSキャパシタの出力端と接地電圧端との間に連結され、第1の論理素子の出力に従い第1の駆動信号を選択的に出力する第1の駆動部、及び第1のMOSキャパシタの出力端と電源電圧印加端との間に連結され、第1の駆動信号の状態に従い第1のMOSキャパシタの出力端を選択的にプリチャージさせる第1の駆動素子を備えることを特徴とする。
【0029】
さらに、セルプレート電圧制御部はセルプレート制御信号を一定時間のあいだ遅延し第1の遅延信号を出力する第2の遅延部、電源電圧制御信号の印加の際、第1の遅延信号に応じて電源電圧ポンピングしポンピング電圧レベルの第1のポンピング信号を出力する第1のポンピング部、及び第1のポンピング信号及びセルプレート制御信号をレベルシフティングし、セルプレートポンピング電圧制御信号を出力する第1のレベル制御部を備えることを特徴とする。
【0030】
前述のセルプレート電圧制御部は、低電圧領域でセルプレート制御信号がハイレベルで入力される場合、第2の遅延部の遅延時間のあいだセルプレートポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはセルプレートポンピング電圧制御信号をポンピング電圧レベルで出力する。
【0031】
さらに、第1のポンピング部は電源電圧制御信号及び第1の遅延信号を論理演算する第2の論理素子、第2の論理素子の出力を反転・遅延する第3の遅延部、第3の遅延部の出力状態に従い第1のポンピング信号の電圧レベルを選択的にポンピングする第2のMOSキャパシタ、第2のMOSキャパシタの出力端と接地電圧端との間に連結され、第2の論理素子の出力に従い第2の駆動信号を選択的に出力する第2の駆動部、及び第2のMOSキャパシタの出力端と電源電圧印加端との間に連結され、第2の駆動信号の状態に従い第2のMOSキャパシタの出力端を選択的にプリチャージさせる第2の駆動素子を備えることを特徴とする。
【0032】
さらに、第1のレベル制御部はセルプレート制御信号を反転する第1のインバータ、第1のインバータの出力信号を反転する第2のインバータ、第1のインバータ及び第2のインバータの出力状態に従い第1のポンピング信号の電圧レベルをレベルシフティングする第1のレベルシフター、及び第1のレベルシフターの出力信号に応じ第1のポンピング信号を駆動し、セルプレートポンピング電圧制御信号の電圧レベルを制御する第3の駆動部を備えることを特徴とする。
【0033】
さらに、ライトイネーブル電圧制御部はライトイネーブル制御信号を一定時間のあいだ遅延し第2の遅延信号を出力する第4の遅延部、電源電圧制御信号の印加の際、第2の遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルの第2のポンピング信号を出力する第2のポンピング部、及び第2のポンピング信号及びライトイネーブル制御信号をレベルシフティングし、ライトイネーブルポンピング電圧制御信号を出力する第2のレベル制御部を備えることを特徴とする。
【0034】
さらに、ライトイネーブル電圧制御部は低電圧領域でライトイネーブル制御信号がハイレベルで入力される場合、第4の遅延部の遅延時間のあいだライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【0035】
さらに、第2のポンピング部は電源電圧制御信号及び第2の遅延信号を論理演算する第3の論理素子、第3の論理素子の出力を反転・遅延する第5の遅延部、第5の遅延部の出力状態に従い第2のポンピング信号の電圧レベルを選択的にポンピングする第3のMOSキャパシタ、第3のMOSキャパシタの出力端と接地電圧端との間に連結され、第3の論理素子の出力に従い第3の駆動信号を選択的に出力する第4の駆動部、及び第3のMOSキャパシタの出力端と電源電圧印加端との間に連結され、第3の駆動信号の状態に従い第3のMOSキャパシタの出力端を選択的にプリチャージさせる第3の駆動素子を備えることを特徴とする。
【0036】
さらに、第2のレベル制御部はライトイネーブル制御信号を反転する第3のインバータ、第3のインバータの出力信号を反転する第4のインバータ、第3のインバータ及び第4のインバータの出力信号に応じ第2のポンピング信号の電圧レベルをレベルシフティングする第2のレベルシフター、及び第2のレベルシフターの出力信号に応じ第2のポンピング信号を駆動し、ライトイネーブルポンピング電圧制御信号の電圧レベルを制御する第5の駆動部を備えることを特徴とする。
【0037】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第1のポンピング電圧駆動部、イコライジング信号により単位レジスタの両端ノードをイコライジングさせるイコライジング部、ライトイネーブルポンピング電圧制御信号に応じ単位レジスタの両端ノードにビットラインの電圧を出力する第1のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第1の強誘電体キャパシタ部、単位レジスタの両端ノードをプルダウン駆動させる第1の電圧駆動部、プルダウンイネーブル信号に応じ第1の電圧駆動部に接地電圧を印加させる第1のプルダウン駆動素子、及び単位レジスタの両端ノードと接地電圧印加端との間にそれぞれ連結され、両端ノードのキャパシタロードを調整する複数の第2の強誘電体キャパシタ等を備えることを特徴とする。
【0038】
さらに、第1のポンピング電圧駆動部はプルアップイネーブル信号に応じてポンピング電圧制御信号を選択的に印加させるためのプルアップ駆動素子、及びプルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたラッチ構造のPMOSトランジスタ対を備え、プルアップ駆動素子及びPMOSトランジスタ対は独立した1つのNウェル領域に連結されることを特徴とする。
【0039】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第2のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第2のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第2の強誘電体キャパシタ部、単位レジスタの両端ノードをプルダウン駆動させる第2の電圧駆動部、及びプルダウンイネーブル信号に応じて第2の電圧駆動部に接地電圧を印加させる第2のプルダウン駆動素子を備えることを特徴とする。
【0040】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第3のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第3のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第3の強誘電体キャパシタ部、及び単位レジスタの両端ノードをプルダウン駆動させる第3の電圧駆動部を備えることを特徴とする。
【0041】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第4のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号のイネーブル時にライトイネーブル信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第4のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第4の強誘電体キャパシタ部、及び単位レジスタの両端ノードをプルダウン駆動させる第4の電圧駆動部を備えることを特徴とする。
【0042】
さらに、第4のライトイネーブルポンピング駆動部はゲートを介して印加されるライトイネーブルポンピング電圧制御信号に応じライトイネーブル信号をそれぞれ出力する第6のNMOSトランジスタ及び第7のNMOSトランジスタ、及び第6のNMOSトランジスタ及び第7のNMOSトランジスタを介して印加されるライトイネーブル信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第8のNMOSトランジスタ及び第9のNMOSトランジスタを備えることを特徴とする。
【0043】
さらに、複数の単位レジスタのそれぞれはパワーアップモード時にセルプレートポンピング電圧制御信号がポンピング電圧レベルであり、ポンピング電圧制御信号が電源電圧レベルの場合第1のデータを不揮発性強誘電体キャパシタに再び貯蔵し、セルプレートポンピング電圧制御信号が接地電圧レベルであり、ポンピング電圧制御信号がポンピング電圧レベルの場合第2のデータを不揮発性強誘電体キャパシタに再び貯蔵することを特徴とする。
【0044】
さらに、複数の単位レジスタのそれぞれはライトプログラムモード時にセルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号がポンピング電圧レベルであり、ポンピング電圧制御信号が電源電圧レベルの場合第3のデータを不揮発性強誘電体キャパシタに書き込み、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号が接地電圧レベルであり、ポンピング電圧制御信号がポンピング電圧レベルの場合第4のデータを不揮発性強誘電体キャパシタに書き込むことを特徴とする。
【0045】
さらに、本発明は低電圧領域で電源電圧制御信号と互いに異なるタイミングで入力されるポンピング電圧制御信号に応じ不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードを増幅及びプルアップさせるポンピング電圧駆動部を備え、ポンピング電圧駆動部は他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、ポンピング電圧制御信号が印加されることを特徴とする。
【0046】
前述のポンピング電圧駆動部は、プルアップイネーブル信号に応じポンピング電圧制御信号を選択的に出力するプルアップ駆動素子、プルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたPMOSトランジスタ対を備え、プルアップ駆動素子及びPMOSトランジスタ対は独立した1つのNウェル領域に連結されることを特徴とする。
【0047】
さらに、本発明は電源制御信号に応じて電源電圧をポンピングし、不揮発性強誘電体キャパシタを含む単位レジスタの出力信号をブースティングするためのポンピング電圧制御信号を出力するポンピング電圧制御部を備え、ポンピング電圧制御部はポンピング電圧発生の可否を決定する電源電圧制御信号の状態に従い、低電圧領域では電源電圧をポンピングしてポンピング電圧制御信号をポンピング電圧レベルで出力し、高電圧領域ではポンピング電圧制御信号を電源電圧レベルで出力することを特徴とする。
【0048】
前述のポンピング電圧制御部は、電源電圧制御信号及び電源制御信号を論理演算する論理素子、論理素子の出力を反転・遅延する遅延部、遅延部の出力端に連結されたMOSキャパシタ、MOSキャパシタの出力端と接地電圧端との間に連結され共通ゲートが論理素子の出力と連結された駆動部、及びMOSキャパシタと電源電圧印加端との間に連結され、ゲートに駆動部の出力信号が印加される駆動素子を備えることを特徴とする。
【0049】
さらに、本発明はセルプレート制御信号の印加の際、電源電圧制御信号の状態に従い単位レジスタに備えられた不揮発性強誘電体キャパシタのセルプレートにポンピング電圧制御信号を出力するセルプレート電圧制御部を備え、セルプレート電圧制御部は電源電圧制御信号がハイレベルの低電圧領域でセルプレート制御信号がハイレベルで入力される場合、一定の遅延時間のあいだセルプレートポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはセルプレートポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【0050】
前述のセルプレート電圧制御部は、セルプレート制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、電源電圧制御信号の印加の際遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及びポンピング信号及びセルプレート制御信号をレベルシフティングし、セルプレートポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備えることを特徴とする。
【0051】
さらに、本発明はライトイネーブル制御信号の印加の際、電源電圧制御信号の状態に従い不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードにライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部を備え、ライトイネーブル電圧制御部は電源電圧制御信号がハイレベルの低電圧領域でライトイネーブル制御信号がハイレベルで入力される場合、一定の遅延時間のあいだライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【0052】
前述のライトイネーブル電圧制御部は、ライトイネーブル制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、電源電圧制御信号の印加の際遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及びポンピング信号及びライトイネーブル制御信号をレベルシフティングし、ライトイネーブルポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備えることを特徴とする。
【0053】
さらに、本発明はそれぞれ複数のサブデータ入/出力ピンで分けられた複数のデータ入/出力ピンにおいて、複数のサブデータ入/出力ピンの活性化の可否を設けるための入/出力設定制御部、不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備えて入/出力設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、レジスタアレイから印加されるデータを解析して入/出力ピンの設定のための制御信号を出力するデータ入/出力制御部、及びデータ入/出力制御部から印加される制御信号に応じて複数のサブデータ入/出力ピンの個数を選択的に活性化させる入/出力バッファを備えることを特徴とする。
【0054】
さらに、レジスタアレイは電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かによりその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、セルプレート制御信号の印加の際電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及びライトイネーブル制御信号の印加の際電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、ポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする。
【0055】
さらに、本発明は複数のセクター領域で構成されているメモリアレイ領域に書き込まれるデータを保存するためのセクター保護領域を設けるセクター保護設定制御部、不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備え、セクター保護設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、及びレジスタアレイから印加されるセクター保護情報を解析し、メモリアレイ領域の該当セクターを制御するメモリセクター制御部を備えることを特徴とする。
【0056】
前述のレジスタアレイは、電源制御信号の印加の際電源電圧が低電圧領域か高電圧領域かによりその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、セルプレート制御信号の印加の際電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及びライトイネーブル制御信号の印加の際電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、ポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする。
【0057】
【発明の実施の形態】
図4は、本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【0058】
本発明はポンピング電圧制御部10、セルプレート電圧制御部20、ライトイネーブル電圧制御部30及びレジスタアレイ40を備える。
【0059】
ここで、ポンピング電圧制御部10は電源電圧制御信号VCC_CON及び電源制御信号PWR_VPP_CONに応じてポンピング電圧制御信号PWR_VPPを出力する。
【0060】
セルプレート電圧制御部20は、電源電圧制御信号VCC_CON及びセルプレート制御信号CPL_VPP_CONに応じてセルプレートポンピング電圧制御信号CPL_VPPを出力する。
【0061】
ライトイネーブル電圧制御部30は、電源電圧制御信号VCC_CON及びライトイネーブル制御信号ENW_VPP_CONに応じてライトイネーブルポンピング電圧制御信号ENW_VPPを出力する。
【0062】
レジスタアレイ40は、複数の単位レジスタURを備える。
【0063】
それぞれの単位レジスタURはプルアップイネーブル信号ENP、イコライジング信号EQN、プルダウンイネーブル信号ENN、ポンピング電圧制御信号PWR_VPP、セルプレートポンピング電圧制御信号CPL_VPP及びライトイネーブルポンピング電圧制御信号ENW_VPPの状態に従い電源電圧VCCを選択的にブースティングさせて出力信号OUT、/OUTを出力する。
【0064】
図5は、図4に示したレジスタアレイ40で単位レジスタURの詳細な回路図である。
【0065】
単位レジスタURはポンピング電圧駆動部41、イコライジング部42、ライトイネーブルポンピング駆動部43、強誘電体キャパシタ部44、電圧駆動部45及びプルダウン駆動素子N7を備える。
【0066】
その詳細な構成を説明すると、ポンピング電圧駆動部41は他の回路ブロックと独立的に分離されたNウェル領域で構成される。そして、ポンピング電圧駆動部41はPMOSトランジスタP1〜P3を備える。
【0067】
ここで、PMOSトランジスタP1は単位レジスタURに供給される電源の活性化の可否を決定する。PMOSトランジスタP1は、ポンピング電圧制御信号PWR_VPP印加端とPMOSトランジスタP2、P3の共通ソース端子との間に連結され、ゲート端子を介してプルアップイネーブル信号ENPを受信する。
【0068】
ラッチ構造のPMOSトランジスタP2、P3は、単位レジスタURの内部ノードCN1、CN2の増幅を制御する。PMOSトランジスタP2のゲートはPMOSトランジスタP3のドレイン端子と連結され、PMOSトランジスタP3のゲートはPMOSトランジスタP2のドレイン端子と連結される。
【0069】
ここで、PMOSトランジスタP1〜P3は他の回路のブロックと独立的に分離された1つのNウェル領域に形成され、このNウェル領域にポンピング電圧制御信号PWR_VPPが印加される。
【0070】
イコライジング部42は、パワーオン初期時にノードCN1、CN2をプルダウン駆動するためのNMOSトランジスタN1、N2を備える。
【0071】
NMOSトランジスタN1、N2はソース端子を介して接地電圧が印加され、ドレイン端子はノードCN1、CN2とそれぞれ連結される。そして、NMOSトランジスタN1、N2は共通ゲート端子を介してイコライジング信号EQNを受信し、単位レジスタURの両端ノードCN1、CN2をイコライジングさせる。
【0072】
ライトイネーブルポンピング駆動部43はNMOSトランジスタN3、N4を備える。NMOSトランジスタN3、N4は、共通ゲート端子を介して受信されるライトイネーブルポンピング電圧制御信号ENW_VPPの状態に従い、両端ノードCN1、CN2とビットラインBIT、/BITの選択的な連結を制御する。
【0073】
強誘電体キャパシタ部44は、強誘電体キャパシタFC1〜FC4を備える。強誘電体キャパシタFC1、FC2はその一端がノードCN1、CN2にそれぞれ連結され、他の一端を介してセルプレートポンピング電圧制御信号CPL_VPPを受信する。さらに、強誘電体キャパシタFC3、FC4はその一端がノードCN1、CN2にそれぞれ連結され、他の一端を介して接地電圧VSSが印加される。強誘電体キャパシタFC3、FC4は、単位レジスタURの両端ノードCN1、CN2のキャパシタロードを調整する。
【0074】
電圧駆動部45は、ラッチ構造のNMOSトランジスタN5、N6を備える。NMOSトランジスタN5のゲート端子はNMOSトランジスタN6のドレイン端子と連結され、NMOSトランジスタN6のゲート端子はNMOSトランジスタN5のドレイン端子と連結されてノードCN1、CN2をプルダウン増幅する。
【0075】
プルダウン駆動素子のNMOSトランジスタN7は、NMOSトランジスタN5、N6の共通ソース端子と接地電圧VSS印加端との間に連結され、ゲート端子を介してプルダウンイネーブル信号ENNを受信する。ここで、プルダウンイネーブル信号ENNは単位レジスタURのプルダウン増幅活性化の可否を制御する信号である。
【0076】
図6は、本発明に係る単位レジスタURの他の実施の形態である。
【0077】
図6に示した単位レジスタURは、図5の構成に比べ初期のパワーオン時の出力信号OUT、/OUTのプルダウンを制御するためのイコライジング部42が省かれた構造である。初期電源のパワーオン時に電源電圧が供給されない場合、レジスタ内部の出力信号OUTと出力信号/OUTの電圧レベルが同様になればプルダウン動作を省略することが可能である。これ以外の残りの構成は図5と同様であるので、その詳細な説明を省略する。
【0078】
図7は、本発明に係る単位レジスタURのさらに他の実施の形態である。
【0079】
図7に示した単位レジスタURは、図6の構成に比べ単位レジスタURのプルダウン増幅活性化の可否を制御するためのNMOSトランジスタN7が省かれた構造である。出力信号OUT、/OUTのセンシング電圧レベルに従い順方向フィードバック型で出力ノードCN1、CN2が増幅される場合、NMOSトランジスタN7無くともプルダウン増幅活性化動作が可能になる。これ以外の残りの構成は図6と同様であるので、その詳細な説明を省略する。
【0080】
図8は、本発明に係る単位レジスタURのさらに他の実施例である。
【0081】
図8に示した単位レジスタURは、図7の構成に比べ強誘電体キャパシタ部46の構成が相違する。図8の実施の形態に係る強誘電体キャパシタ部46は、レジスタ両端ノードCN1、CN2のキャパシタロードを調整するための強誘電体キャパシタ素子FC3、FC4が省かれた構造である。
【0082】
すなわち、レジスタ両端ノードCN1、CN2自体に連結されたNMOSトランジスタ及びPMOSトランジスタのキャパシタンス(Capacitance)値をセンシングキャパシタに利用する。したがって、データを貯蔵するための強誘電体キャパシタFC1、FC2のキャパシタサイズが非常に小さいとき活用性がさらに良好になる。このような場合、強誘電体キャパシタ素子FC3、FC4を省くのが可能である。これ以外の残りの構成は図7と同様であるので、その詳細な説明を省略する。
【0083】
図9は、本発明に係る単位レジスタURのさらに他の実施の形態である。
【0084】
図9に示した単位レジスタURは、図8の構成に比べライトイネーブルポンピング駆動部47の構成が相違する。このような図9に示した単位レジスタURは、ビットラインBIT、/BITを介して入力される低電圧レベルのライトデータを電圧の損失なく正確に伝達することができるようにする。
【0085】
ライトイネーブルポンピング駆動部47は、図8の構成に比べNMOSトランジスタN8、N9をさらに備える。NMOSトランジスタN8は、NMOSトランジスタN3のゲート端子とライトイネーブル信号ENW印加端との間に連結され、ゲート端子を介してライトイネーブルポンピング電圧制御信号ENW_VPPを受信する。NMOSトランジスタN9は、NMOSトランジスタN4のゲート端子とライトイネーブル信号ENW印加端との間に連結され、ゲート端子を介してライトイネーブルポンピング電圧制御信号ENW_VPPを受信する。
【0086】
ここで、NMOSトランジスタN3、N4はライトイネーブルポンピング電圧制御信号ENW_VPPの活性化の際、ライトイネーブル信号ENWの状態に従いスイッチングされてビットラインBIT、/BITとノードCN1、CN2を選択的に連結する。これ以外の残りの構成は図8と同様であるので、その詳細な説明を省略する。
【0087】
一方、図10は図4に示したポンピング電圧制御部10に関する詳細な回路図である。
【0088】
ポンピング電圧制御部10はNANDゲートND1、遅延部11、MOSキャパシタC1、駆動部12及びプルアップ駆動素子のPMOSトランジスタP4を備える。
【0089】
ここで、NANDゲートND1は電源電圧制御信号VCC_CONと電源制御信号PWR_VPP_CONをNAND演算する。遅延部11は、インバータチェーンで連結されてNANDゲートND1の出力を反転・遅延するインバータIV1〜IV3を備える。
【0090】
MOSキャパシタC1は、PMOSトランジスタP4の活性化に伴い電源電圧VCCレベルにプリチャージされたポンピング電圧制御信号PWR_VPPの電圧レベルをポンピングする。PMOSトランジスタP4は、電源電圧VCC印加端とMOSキャパシタC1の出力端との間に連結され、ゲート端子を介して駆動部12の出力信号を受信する。
【0091】
ここで、駆動部12はPMOSトランジスタP4のドレイン端子と接地電圧VSS印加端との間に直列連結され、共通ゲート端子を介してNANDゲートND1の出力信号を受信するPMOSトランジスタP5及びNMOSトランジスタN8を備える。
【0092】
このような構成を有するポンピング電圧制御部10の動作過程を説明すると、次の通りである。
【0093】
先ず、低電圧領域で電源電圧VCCをポンピングするため電源電圧制御信号VCC_CONと電源制御信号PWR_VPP_CONが全てハイレベルで入力される場合、NANDゲートND1はローレベルを出力する。
【0094】
NANDゲートND1の出力により駆動部12のPMOSトランジスタP5がターンオンされ、PMOSトランジスタP4がターンオフされる。したがって、MOSキャパシタC1の出力により電源電圧VCCがポンピングされ、ポンピング電圧制御信号PWR_VPPがポンピング電圧VPPレベルで出力される。
【0095】
一方、高電圧領域で電源電圧限界検出信号の電源電圧制御信号VCC_CONがローレベルで入力される場合、NANDゲートND1はハイレベルを出力する。
【0096】
NANDゲートND1の出力により駆動部12のNMOSトランジスタN8がターンオンし、PMOSトランジスタP4がターンオフされる。したがって、MOSキャパシタC1の出力がローとなり、ポンピング電圧制御信号PWR_VPPが電源電圧VCCレベルで出力される。
【0097】
図11は、図4に示したセルプレート電圧制御部20及びライトイネーブル電圧制御部30に関し詳細な構成を示す図である。ここで、セルプレート電圧制御部20及びライトイネーブル電圧制御部30の構成及び動作は相互同様であるので、本発明ではセルプレート電圧制御部20の構成をその実施の形態で説明する。
【0098】
セルプレート電圧制御部20は遅延部21、ポンピング部22及びレベル制御部25を備える。
【0099】
遅延部21は、セルプレート制御信号CPL_VPP_CONを一定時間のあいだ遅延し遅延信号DLYを出力する。ポンピング部22は、電源電圧制御信号VCC_CON及び遅延信号DLYに応じ電源電圧ポンピングしてポンピング信号VPP_SIGを出力する。レベル制御部25は、ポンピング信号VPP_SIG及びセルプレート制御信号CPL_VPP_CONをレベルシフティングし、セルプレートポンピング電圧制御信号CPL_VPPを出力する。
【0100】
図12は、図11に示したセルプレート電圧制御部20に関する詳細な回路図である。
【0101】
遅延部21は、セルプレート制御信号CPL_VPP_CONを非反転・遅延し遅延信号DLYを出力するインバータチェーンIV4〜IV7を備える。
【0102】
ポンピング部22はNANDゲートND2、遅延部23、MOSキャパシタC2、駆動部24及びプルアップ駆動素子のPMOSトランジスタP6を備える。ここで、NANDゲートND2は電源電圧制御信号VCC_CON及び遅延信号DLYをNAND演算する。ここで、遅延部23はインバータチェーンで連結されNANDゲートND2の出力を反転・遅延するインバータIV8〜IV10を備える。
【0103】
MOSキャパシタC2は、PMOSトランジスタP6の活性化に伴い電源電圧VCCレベルにプリチャージされたポンピング信号VPP_SIGの電圧レベルをポンピングする。PMOSトランジスタP6は、電源電圧VCC印加端とMOSキャパシタC1の出力端との間に連結され、ゲート端子を介して駆動部24の出力信号を受信する。
【0104】
ここで、駆動部24はPMOSトランジスタP6のドレイン端子と接地電圧VSS印加端との間に直列連結され、共通ゲート端子を介してNANDゲートND2の出力信号を受信するPMOSトランジスタP7及びNMOSトランジスタN9を備える。
【0105】
さらに、レベル制御部25はインバータIV11、IV12、レベルシフター26及び駆動部27を備える。インバータIV11は、セルプレート制御信号CPL_VPP_CONを反転する。インバータIV12は、インバータIV11の出力信号を反転する。
【0106】
レベルシフター26は、ラッチ構造のPMOSトランジスタP8、P9及びNMOSトランジスタN10、N11を備え、インバータIV11、IV12の出力状態に従いポンピング信号VPP_SIGをレベルシフティングする。
【0107】
PMOSトランジスタP8、P9は、共通ソース端子を介してポンピング信号VPP_SIGが印加され、ゲート端子が相互のドレイン端子とクロスカップルド連結される。NMOSトランジスタN10は、PMOSトランジスタP8のドレイン端子と接地電圧VSS印加端との間に連結され、ゲート端子を介してインバータIV11の出力信号を受信する。NMOSトランジスタN11は、PMOSトランジスタP9のドレイン端子と接地電圧VSS印加端との間に連結され、ゲート端子を介してインバータIV12の出力信号を受信する。
【0108】
さらに、駆動部27はレベルシフター26の出力信号に応じてポンピング信号VPP_SIGを駆動し、セルプレートポンピング電圧制御信号CPL_VPPを出力する。駆動部27は、PMOSトランジスタP10及びNMOSトランジスタN12を備える。
【0109】
ここで、PMOSトランジスタP10及びNMOSトランジスタN12はポンピング信号VPP_SIG印加端と接地電圧VSS印加端との間に直列連結され、共通ゲート端子を介してレベルシフター26の出力を受信する。PMOSトランジスタP10及びNMOSトランジスタN12は、共通ドレイン端子を介してセルプレートポンピング電圧制御信号CPL_VPPを出力する。
【0110】
このような構成を有するセルプレート電圧制御部20(ライトイネーブル電圧制御部30)の動作過程を、図13に示した波形図を参照しながら説明する。
【0111】
先ず、低電圧領域で電源電圧VCCをポンピングするため電源電圧制御信号VCC_CON及びセルプレート制御信号CPL_VPP_CONがハイレベルで入力される。このような場合、セルプレート制御信号CPL_VPP_CONは遅延部21により遅延時間Dのあいだ遅延し遅延信号DLYを出力する。
【0112】
したがって、遅延時間Dの間には電源電圧制御信号VCC_CONはハイレベルとなり、遅延信号DLYはローレベルを維持することになりNANDゲートND2の出力がハイレベルとなる。
【0113】
その後、NANDゲートND2の出力により駆動部24のNMOSトランジスタN9がターンオンされる。そして、PMOSトランジスタP6のターンオンに伴いMOSキャパシタC2の出力端が電源電圧VCCにプリチャージされる。これに従い、MOSキャパシタC2の出力によりポンピング信号VPP_SIGが電源電圧VCCレベルを維持することになる。
【0114】
そして、セルプレート制御信号CPL_VPP_CONがハイレベルの場合、レベルシフター26はNMOSトランジスタN11のターンオンによりローレベルを出力する。したがって、駆動部27のPMOSトランジスタP10がターンオンされ、セルプレートポンピング電圧制御信号CPL_VPPが電源電圧VCCレベルで出力される。
【0115】
次に、遅延部21の遅延時間Dが経過した以後はセルプレート制御信号CPL_VPP_CONの遅延信号DLYがハイにイネーブルされ、NANDゲートND2の出力がローレベルとなる。
【0116】
そして、駆動部24のPMOSトランジスタP7がターンオンされ、PMOSトランジスタP6がターンオフされる。これに伴い、MOSキャパシタC2の出力により電源電圧VCCがポンピングされ、ポンピング信号VPP_SIGがポンピング電圧VPPレベルで出力される。
【0117】
次に、レベルシフター26の出力がローレベルの状態で駆動部27のPMOSトランジスタP10がターンオンされる。したがって、ハイレベルのポンピング信号VPP_SIGによりセルプレートポンピング電圧制御信号CPL_VPPがポンピング電圧VPPレベルで出力される。
【0118】
一方、高電圧領域で電源電圧限界検出信号の電源電圧制御信号VCC_CONがローレベルで入力される場合、NANDゲートND2はハイレベルを出力する。
【0119】
NANDゲートND2の出力により駆動部24のNMOSトランジスタN9がターンオンし、PMOSトランジスタP6がターンオンされる。したがって、MOSキャパシタC2の出力がローとなり、ポンピング信号VPP_SIGが電源電圧VCCレベルで出力される。
【0120】
次に、レベルシフター26の出力がローレベルとなり駆動部27のPMOSトランジスタP10がターンオンし、ポンピング信号VPP_SIGの電圧レベルによりセルプレートポンピング電圧制御信号CPL_VPPが電源電圧VCCレベルで出力される。
【0121】
以上でのように、遅延部21はセルプレート制御信号CPL_VPP_CONを遅延時間Dほど遅延してポンピング部22を活性化させることにより、安定したポンピング電圧制御信号CPL_VPPを出力する。
【0122】
すなわち、図13に示されているようにポンピング電圧制御信号CPL_VPPが0Vのレベルから電源電圧レベルVCCにレベルシフティングされる場合、レベルシフター26のスイッチング過程で多少の漏洩電流が発生することになる。
【0123】
しかし、レベル制御部25は遅延部21の遅延時間D以後に安定した状態を維持する電源電圧VCCの電圧レベルをポンピング電圧VPPにレベルシフティングする。したがって、ポンピング電圧VPPのポンピング過程で電流の損失が発生しないので、安定したポンピング電圧制御信号CPL_VPPを出力することができるようになる。
【0124】
一方、図14は本発明に係る不揮発性強誘電体メモリ制御装置のパワーアップモード時の動作タイミング図である。
【0125】
先ず、パワーアップモード時にT0区間では電源電圧VCC及びリセット信号の電圧レベルが徐々に上昇する。そして、T1区間が開始すると安定した電源電圧VCCレベルを維持することになる。
【0126】
T1区間では、リセット信号RESET及びイコライジング信号EQNがローレベルに遷移する。そして、単位レジスタURのプルアップ駆動素子であるPMOSトランジスタP1を制御するプルアップイネーブル信号ENPがハイでイネーブルされる。
【0127】
さらに、セルプレートポンピング電圧制御信号CPL_VPPはT1区間の進入時からポンピング電圧制御信号PWR_VPPがポンピング電圧VPPレベルになる前のT2区間の間にポンピング電圧VPP電圧レベルを維持する。
【0128】
次に、T2区間ではセルプレートポンピング電圧制御信号CPL_VPPがポンピング電圧VPPレベルを維持し、ポンピング電圧制御信号PWR_VPpは電源電圧VCCレベルを維持することになる。
【0129】
そして、プルダウンイネーブル信号ENNがハイにイネーブルされ、プルアップイネーブル信号ENPがローにイネーブルされると、単位レジスタURの両端ノードCN1、CN2はCMOSレベルに増幅される。したがって、出力信号OUT、/OUTのうちデータ「0」を有するノードはポンピング電圧VPPレベルでデータ「0」を再び貯蔵(Restore)する。このとき、出力信号OUT、/OUTは電源電圧VCCレベルとなる。
【0130】
その後、T3区間ではセルプレートポンピング電圧制御信号CPL_VPPが接地電圧VSSレベルに遷移し、ポンピング電圧制御信号PWR_VPPはポンピング電圧VPPレベルに遷移する。
【0131】
したがって、単位レジスタURの両端ノードCN1、CN2のうちデータ「1」を有するノードは、ポンピング電圧VPPレベルに昇圧してデータ「1」を再び貯蔵する。このとき、出力信号OUT、/OUTはポンピング電圧VPPレベルとなる。
【0132】
次に、T4区間ではポンピング電圧制御信号PWR_VPPが電源電圧VCCレベルに遷移し全ての動作が安定した状態を維持する。これに伴い、出力信号OUT、/OUTは電源電圧VCCレベルを維持する。このとき、ライトイネーブルポンピング電圧制御信号ENW_VPPはパワーアップ区間の間には動作しないため非活性化状態を維持する。
【0133】
一方、図15は本発明に係る不揮発性強誘電体メモリ制御装置において単位レジスタURに新しいデータをライトする場合の動作タイミング図である。
【0134】
先ず、T1区間ではライトイネーブル信号ENWがハイに活性化される。そして、T2区間の間にはライトイネーブルポンピング電圧制御信号ENW_VPP及びセルプレートポンピング電圧制御信号CPL_VPPが接地電圧VSSレベルからポンピング電圧VPPレベルに遷移する。
【0135】
したがって、ビットラインBIT、/BITのデータが単位レジスタURの両端ノードCN1、CN2に出力され、以前のデータ(A)でない新しい書込みデータ(B)が出力信号OUT、/OUTで出力される。
【0136】
ここで、新しい書込みデータ(B)のうちポンピング電圧VPPレベルを有するセルプレートポンピング電圧制御信号CPL_VPPによりデータ「0」がライトされる。このとき、新しい書込みデータ(B)は電源電圧VCCレベルを維持する。
【0137】
次に、T3区間ではポンピング電圧制御信号PWR_VPPが電源電圧VCCレベルからポンピング電圧VPPレベルに遷移する。そして、ライトイネーブルポンピング電圧制御信号ENW_VPP及びセルプレートポンピング電圧制御信号CPL_VPPがポンピング電圧VPPレベルから接地電圧VSSレベルに遷移する。
【0138】
したがって、出力信号OUT、/OUTのデータ「1」がポンピング電圧VPPレベルに昇圧し、セルプレートポンピング電圧制御信号CPL_VPPに応じてデータ「1」がライトされる。
【0139】
その後、T4区間では全ての動作は安定した状態を維持することになり、ポンピング電圧制御信号PWR_VPPがポンピング電圧VPPレベルから電源電圧VCCレベルに遷移することになる。したがって、出力信号OUT、/OUTが電源電圧VCCレベルを維持することになる。
【0140】
一方、図16は本発明に係る単位レジスタURが適用される不揮発性強誘電体メモリ制御装置の他の実施の形態である。
【0141】
図16に示した実施の形態は、入/出力設定制御部50、複数の単位レジスタで構成されているレジスタアレイ60、データ入/出力制御部70及び入/出力バッファ80を備える。
【0142】
ここで、入/出力設定制御部50はそれぞれ複数のサブデータ入/出力ピンで分けられた複数のデータ入/出力ピンの活性化の可否を既設定する。このとき、入/出力設定制御部50は活性化の可否の既設定時に8ビットのデータを処理するためのバイト(Byte)単位と、16ビットのデータを処理するためのワード(Word)単位で設けることができる。
【0143】
そして、レジスタアレイ60は前述の本発明の図4〜図15で示した強誘電体キャパシタを含む複数の単位レジスタ等を備える。単位レジスタ1は、4個の入/出力ピンI/Oを活性化するためのデータを貯蔵する。単位レジスタ2は、8個の入/出力ピンI/Oを活性化するためのデータを貯蔵する。単位レジスタ3は、16個の入/出力ピンI/Oを活性化するためのデータを貯蔵する。
【0144】
本発明では使用を図る単位レジスタの個数をレジスタ1〜レジスタ3で説明するが、これは本発明に限定されず処理を図る単位に従い別に設けることもできる。
【0145】
データ入/出力制御部70は、レジスタアレイ60から印加されるデータを解析してエンコーディングし、設けられた該当入/出力バッファ80を活性化させるための制御信号を出力する。
【0146】
入/出力バッファ80は、該当サブ入/出力ピンI/O0〜I/O7、I/O8〜I/O15を選択的に用いてサブ入/出力ピンの個数を最終的に制御する。
【0147】
若し、単位レジスタ1を用いる場合、入/出力ピンI/O0〜I/O7のうち4個の入/出力ピンI/O0〜I/O3を用いてデータを出力する。そして、単位レジスタ2を用いる場合、8個の入/出力ピンI/O0〜I/O7を用いてデータを出力する。さらに、単位レジスタ3を用いる場合、16個の入/出力ピンI/O0〜I/O15を全て用いてデータを出力する。
【0148】
一方、図17は本発明に係る単位レジスタURが適用される不揮発性強誘電体メモリ制御装置のさらに他の実施の形態である。
【0149】
図17に示した実施の形態は、セクター保護設定制御部90、複数の単位レジスタで構成されたレジスタアレイ100及びメモリセクター制御部110を備える。
【0150】
ここで、セクター保護設定制御部90は複数のセクター領域で構成されたメモリアレイ領域120に保護を図るセクター保護領域を設ける。したがって、メモリアレイ領域120に意図しなかった条件により書き込まれたデータが変更されることを防止することができるようになる。
【0151】
そして、レジスタアレイ100は前述の本発明の図4〜図15で示した強誘電体キャパシタを含む複数の単位レジスタを備える。レジスタアレイ100は、メモリアレイ領域120でそれぞれのセクターアレイに対応する個数の単位レジスタ等を備える。
【0152】
メモリセクター制御部110は、レジスタアレイ100から保護を図る該当セクター情報が印加されると、印加されたセクター情報を解析しメモリアレイ領域120の該当セクターにこれ以上データが書き込まれないよう制御する。
【0153】
【発明の効果】
前述のように、本発明は低電圧領域において最小限の電力消耗でポンピング動作を行い、安定したリダンダンシー及び基準電圧レベルを提供することにより、チップの信頼性を向上させることができるようにするという効果がある。
【図面の簡単な説明】
【図1】一般的な強誘電体のヒステリシス特性図である。
【図2】従来の不揮発性強誘電体メモリのセル素子の構成を示す図である。
【図3a】従来の不揮発性強誘電体メモリのライトモードの動作タイミング図である。
【図3b】従来の不揮発性強誘電体メモリのリードモードの動作タイミング図である。
【図4】本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【図5】図4に示した単位レジスタに関する詳細な回路図である。
【図6】図4に示した単位レジスタに関する他の実施の形態である。
【図7】図4に示した単位レジスタに関する他の実施の形態である。
【図8】図4に示した単位レジスタに関する他の実施の形態である。
【図9】図4に示した単位レジスタに関する他の実施の形態である。
【図10】図4に示したポンピング電圧制御部に関する詳細な回路図である。
【図11】図4に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関し詳細な構成を示す図である。
【図12】図4に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関する詳細な回路図である。
【図13】図12に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関する動作タイミング図である。
【図14】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図15】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図16】本発明に係る他の実施の形態等の構成を示す図である。
【図17】本発明に係る他の実施の形態等の構成を示す図である。
【符号の説明】
10 ポンピング電圧制御部
11、21、23 遅延部
12、24、27 駆動部
20 セルプレート電圧制御部
22 ポンピング部
25 レベル制御部
26 レベルシフター部
30 ライトイネーブル電圧制御部
40、60、100 レジスタアレイ
41 ポンピング電圧駆動部
42 イコライジング部
43、47 ライトイネーブルポンピング駆動部
44、46 強誘電体キャパシタ部
45 電圧駆動部
50 入/出力設定制御部
70 データ入/出力制御部
80 入/出力バッファ
90 セクター保護設定制御部
110 メモリセクター制御部
120 メモリアレイ領域
Claims (23)
- 電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、
セルプレート制御信号の印加の際、前記電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を選択的に出力するセルプレート電圧制御部、
ライトイネーブル制御信号の印加の際、前記電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を選択的に出力するライトイネーブル電圧制御部、及び
それぞれが前記ポンピング電圧制御信号、前記セルプレートポンピング電圧制御信号及び前記ライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧レベルをブースティングして出力する複数の単位レジスタを含むレジスタアレイ
を備えてなる不揮発性強誘電体メモリの制御装置。 - 前記ポンピング電圧制御部は、
前記低電圧領域では前記電源電圧をポンピングして前記ポンピング電圧制御信号をポンピング電圧レベルで出力し、前記高電圧領域では前記ポンピング電圧制御信号を電源電圧レベルで出力する
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 前記ポンピング電圧制御部は、
前記電源電圧制御信号及び前記電源制御信号を論理演算する第1の論理素子、
前記第1の論理素子の出力を反転・遅延する第1の遅延部、
前記第1の遅延部の出力状態に従い前記ポンピング電圧制御信号の電圧レベルを選択的にポンピングする第1のMOSキャパシタ、
前記第1のMOSキャパシタの出力端と接地電圧端との間に連結され、前記第1の論理素子の出力に従い第1の駆動信号を選択的に出力する第1の駆動部、及び
前記第1のMOSキャパシタの出力端と電源電圧印加端との間に連結され、前記第1の駆動信号の状態に従い前記第1のMOSキャパシタの出力端を選択的にプリチャージさせる第1の駆動素子を備える
ことを特徴とする請求項2に記載の不揮発性強誘電体メモリの制御装置。 - 前記セルプレート電圧制御部は、
前記セルプレート制御信号を一定時間のあいだ遅延し第1の遅延信号を出力する第2の遅延部、
前記電源電圧制御信号の印加の際、前記第1の遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルの第1のポンピング信号を出力する第1のポンピング部、及び
前記第1のポンピング信号及び前記セルプレート制御信号をレベルシフティングし、前記セルプレートポンピング電圧制御信号を出力する第1のレベル制御部を備える
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 前記セルプレート電圧制御部は、
前記低電圧領域で前記セルプレート制御信号がハイレベルで入力される場合、前記第2の遅延部の遅延時間のあいだ前記セルプレートポンピング電圧制御信号を電源電圧レベルで出力し、前記遅延時間以後には前記セルプレートポンピング電圧制御信号をポンピング電圧レベルで出力する
ことを特徴とする請求項4に記載の不揮発性強誘電体メモリの制御装置。 - 前記ライトイネーブル電圧制御部は、
前記ライトイネーブル制御信号を一定時間のあいだ遅延し第2の遅延信号を出力する第4の遅延部、
前記電源電圧制御信号の印加の際、前記第2の遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルの第2のポンピング信号を出力する第2のポンピング部、及び
前記第2のポンピング信号及び前記ライトイネーブル制御信号をレベルシフティングし、前記ライトイネーブルポンピング電圧制御信号を出力する第2のレベル制御部を備える
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 前記ライトイネーブル電圧制御部は、
前記低電圧領域で前記ライトイネーブル制御信号がハイレベルで入力される場合、前記第4の遅延部の遅延時間のあいだ前記ライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、前記遅延時間以後には前記ライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力する
ことを特徴とする請求項6に記載の不揮発性強誘電体メモリの制御装置。 - 前記複数の単位レジスタのそれぞれは、
他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、前記ポンピング電圧制御信号及びプルアップイネーブル信号が印加され、前記単位レジスタの両端ノードを増幅及びプルアップさせる第1のポンピング電圧駆動部、
イコライジング信号に応じて前記単位レジスタの両端ノードをイコライジングさせるイコライジング部、
前記ライトイネーブルポンピング電圧制御信号に応じ、前記単位レジスタの両端ノードにビットラインの電圧を出力する第1のライトイネーブルポンピング駆動部、
前記単位レジスタの両端ノード及びセルプレートの間に連結され、前記セルプレートポンピング電圧制御信号が印加される第1の強誘電体キャパシタ部、
前記単位レジスタの両端ノードをプルダウン駆動させる第1の電圧駆動部、
前記プルダウンイネーブル信号に応じ、前記第1の電圧駆動部に接地電圧を印加させる第1のプルダウン駆動素子、及び
前記単位レジスタの両端ノードと接地電圧印加端との間にそれぞれ連結され、前記両端ノードのキャパシタロードを調整する複数の第2の強誘電体キャパシタ等を備える
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 前記第1のポンピング電圧駆動部は、
前記プルアップイネーブル信号に応じ、前記ポンピング電圧制御信号を選択的に印加させるためのプルアップ駆動素子、及び
前記プルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたラッチ構造のPMOSトランジスタ対を備え、
前記プルアップ駆動素子及びPMOSトランジスタ対は、独立した1つのNウェル領域に連結される
ことを特徴とする請求項8に記載の不揮発性強誘電体メモリの制御装置。 - 前記複数の単位レジスタのそれぞれは、
パワーアップモード時に前記セルプレートポンピング電圧制御信号がポンピング電圧レベルであり、前記ポンピング電圧制御信号が電源電圧レベルの場合第1のデータを前記不揮発性強誘電体キャパシタに再び貯蔵し、前記セルプレートポンピング電圧制御信号が接地電圧レベルであり、前記ポンピング電圧制御信号がポンピング電圧レベルの場合、第2のデータを前記不揮発性強誘電体キャパシタに再び貯蔵する
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 前記複数の単位レジスタのそれぞれは、
ライトプログラムモード時に前記セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号がポンピング電圧レベルであり、前記ポンピング電圧制御信号が電源電圧レベルの場合第3のデータを前記不揮発性強誘電体キャパシタに書き込み、前記セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号が接地電圧レベルであり、前記ポンピング電圧制御信号がポンピング電圧レベルの場合第4のデータを前記不揮発性強誘電体キャパシタに書き込む
ことを特徴とする請求項1に記載の不揮発性強誘電体メモリの制御装置。 - 低電圧領域で電源電圧制御信号と互いに異なるタイミングで入力されるポンピング電圧制御信号に応じ、不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードを増幅及びプルアップさせるポンピング電圧駆動部を備えてなり、
前記ポンピング電圧駆動部は他の周辺回路のNウェル領域と独立的に分離された1つのNウェル領域に形成され、前記ポンピング電圧制御信号が印加されることを特徴とする不揮発性強誘電体メモリの制御装置。 - 前記ポンピング電圧駆動部は、
プルアップイネーブル信号に応じ前記ポンピング電圧制御信号を選択的に出力するプルアップ駆動素子、
前記プルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたPMOSトランジスタ対を備え、
前記プルアップ駆動素子及びPMOSトランジスタ対は、独立した1つのNウェル領域に連結される
ことを特徴とする請求項12に記載の不揮発性強誘電体メモリの制御装置。 - 電源制御信号に応じて電源電圧をポンピングし、不揮発性強誘電体キャパシタを含む単位レジスタの出力信号をブースティングするためのポンピング電圧制御信号を出力するポンピング電圧制御部を備えてなり、
前記ポンピング電圧制御部はポンピング電圧発生の可否を決定する電源電圧制御信号の状態に従い、低電圧領域では電源電圧をポンピングして前記ポンピング電圧制御信号を前記ポンピング電圧レベルで出力し、高電圧領域では前記ポンピング電圧制御信号を前記電源電圧レベルで出力する
ことを特徴とする不揮発性強誘電体メモリの制御装置。 - 前記ポンピング電圧制御部は、
前記電源電圧制御信号及び電源制御信号を論理演算する論理素子、
前記論理素子の出力を反転・遅延する遅延部、
前記遅延部の出力端に連結されたMOSキャパシタ、
前記MOSキャパシタの出力端と接地電圧端との間に連結され共通ゲートが前記論理素子の出力と連結された駆動部、及び
前記MOSキャパシタと電源電圧印加端との間に連結され、ゲートに前記駆動部の出力信号が印加される駆動素子を備える
ことを特徴とする請求項14に記載の不揮発性強誘電体メモリの制御装置。 - セルプレート制御信号の印加の際、電源電圧制御信号の状態に従い単位レジスタに備えられた不揮発性強誘電体キャパシタのセルプレートにポンピング電圧制御信号を出力するセルプレート電圧制御部を備えてなり、
前記セルプレート電圧制御部は、前記電源電圧制御信号がハイレベルの低電圧領域で前記セルプレート制御信号がハイレベルで入力される場合、一定の遅延時間のあいだ前記セルプレートポンピング電圧制御信号を電源電圧レベルで出力し、前記遅延時間以後には前記セルプレートポンピング電圧制御信号をポンピング電圧レベルで出力する
ことを特徴とする不揮発性強誘電体メモリの制御装置。 - 前記セルプレート電圧制御部は、
前記セルプレート制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、
前記電源電圧制御信号の印加の際、前記遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及び
前記ポンピング信号及び前記セルプレート制御信号をレベルシフティングし、前記セルプレートポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備える
ことを特徴とする請求項16に記載の不揮発性強誘電体メモリの制御装置。 - ライトイネーブル制御信号の印加の際、前記電源電圧制御信号の状態に従い不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードにライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部を備えてなり、
前記ライトイネーブル電圧制御部は、前記電源電圧制御信号がハイレベルの低電圧領域で前記ライトイネーブル制御信号がハイレベルで入力される場合、一定の遅延時間のあいだ前記ライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、前記遅延時間以後には前記ライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力する
ことを特徴とする不揮発性強誘電体メモリの制御装置。 - 前記ライトイネーブル電圧制御部は、
前記ライトイネーブル制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、
前記電源電圧制御信号の印加の際、前記遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及び
前記ポンピング信号及び前記ライトイネーブル制御信号をレベルシフティングし、前記ライトイネーブルポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備える
ことを特徴とする請求項18に記載の不揮発性強誘電体メモリの制御装置。 - それぞれ複数のサブデータ入/出力ピンで分けられた複数のデータ入/出力ピンにおいて、前記複数のサブデータ入/出力ピンの活性化の可否を設けるための入/出力設定制御部、
不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備え、前記入/出力設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、
前記レジスタアレイから印加されるデータを解析し、入/出力ピンの設定のための制御信号を出力するデータ入/出力制御部、及び
前記データ入/出力制御部から印加される制御信号に応じ、前記複数のサブデータ入/出力ピンの個数を選択的に活性化させる入/出力バッファ
を備えてなる不揮発性強誘電体メモリの制御装置。 - 前記レジスタアレイは、
電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、
セルプレート制御信号の印加の際、前記電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及び
ライトイネーブル制御信号の印加の際、前記電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、
前記ポンピング電圧制御信号、前記セルプレートポンピング電圧制御信号及び前記ライトイネーブルポンピング電圧制御信号の電圧レベルに従い、前記不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする請求項20に記載の不揮発性強誘電体メモリの制御装置。 - 複数のセクター領域で構成されているメモリアレイ領域に書き込まれるデータを保存するためのセクター保護領域を設けるセクター保護設定制御部、
不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備え、
前記セクター保護設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、及び
前記レジスタアレイから印加されるセクター保護情報を解析し、前記メモリアレイ領域の該当セクターを制御するメモリセクター制御部
を備えてなる不揮発性強誘電体メモリの制御装置。 - 前記レジスタアレイは、
電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、
セルプレート制御信号の印加の際、前記電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及び
ライトイネーブル制御信号の印加の際、前記電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、
前記ポンピング電圧制御信号、前記セルプレートポンピング電圧制御信号及び前記ライトイネーブルポンピング電圧制御信号の電圧レベルに従い、前記不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする請求項22に記載の不揮発性強誘電体メモリの制御装置。
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