KR20080101087A - 내부전압 생성회로 - Google Patents

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Abstract

본 발명은 디코딩신호에 응답하여 인에이블 신호를 생성하는 펄스생성부; 및 상기 인에이블 신호에 응답하여 내부전압을 구동하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.
코어전압(VCORE), 센스앰프

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
도1은 종래기술에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도2는 센스앰프 구동전압의 인에이블 구간을 보여주기 위한 타이밍도이다.
도3은 센스앰프 구동회로를 도시한 회로도이다.
도4는 센스앰프의 구동전압을 제어하는 제어신호에 관한 타이밍도이다.
도5는 오버드라이빙을 사용하는 반도체 메모리 장치에서 코어전압(VCORE)이 소모되는 구간을 보여주는 도면이다.
도6은 본 발명에 의한 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도7은 본 발명에 의한 다른 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 내부전압 드라이버의 동작시간을 줄임으로써, 불필요한 전류소모를 감소시킬 수 있도록 한 내부전압 생성회로에 관한 것이다.
일반적으로 워드라인 하나가 인에이블되면 비트라인 4K(4096개)가 동시에 인에이블되므로 구동전압(rto)에서 접지단(VSS)으로 빠져나가는 전류가 매우 크다. 이와 같은 전류 소모는 코어전압(VCORE)을 급격하게 낮추므로 종래에는 도1에 도시된 바와 같이 펄스생성부(10) 및 코어전압 드라이버(12, 14, 16)로 구성되는 내부전압 생성회로를 사용하여 코어전압(VCORE)의 급격한 하강을 방지하고 있다. 즉, 종래의 내부전압 생성회로는 센스앰프가 동작을 시작하는 시점에 내부전압(VCORE)이 급격하게 하강하는 현상을 해결하기 위해 뱅크액세스 신호(BA)의 인에이블과 동시에 코어전압(VCORE)을 구동하고 있다. 뱅크액세스 신호(BA, Bank Access)는 액티브 커맨드가 입력되어 선택되어진 뱅크 어드레스에 의해 인에이블되는 신호이다.
한편, 센스앰프가 동작을 시작하는 시점에 내부전압(VCORE)이 급격하게 하강하는 현상을 해결하기 위해 외부전압단과 내부전압단을 단락시켜 내부전압단으로 외부전압(VDD)을 공급하는 방식도 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다. 센스앰프 오버드라이빙을 사용하는 경우 센스앰프가 동작을 시작하는 시점에 코어전압(VCORE) 대신 외부전압(VDDA)에 의해 구동전압(rto)을 구동시키므로, 코어전압(VCORE)의 전류소모가 크지않아 코어전압(VCORE)이 급격히 하강하는 현상은 발생되지 않는다. 이와 같은 상황에서 종래의 내부전압 생성회로를 사용하는 경우 코어전압(VCORE)의 구동이 불필요한 구간에서 코어전압(VCORE)을 구동해야 하므로 불필요한 전류가 소모되는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 센스앰프 오버드라이빙을 사용하는 반도체 메모리 소자에서 내부전압 드라이버의 동작시간을 줄임으로써, 불필요한 전류소모를 감소시킬 수 있도록 한 내부전압 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 디코딩신호에 응답하여 인에이블 신호를 생성하는 펄스생성부; 및 상기 인에이블 신호에 응답하여 내부전압을 구동하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.
본 발명에서, 상기 디코딩신호는 출력인에이블 신호를 생성하기 위한 디코더에서 생성되는 신호인 것이 바람직하다.
본 발명에서, 상기 인에이블 신호는 출력인에이블 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 것이 바람직하다.
본 발명에서, 상기 내부전압은 코어전압인 것이 바람직하다.
또한, 본 발명은 디코딩신호에 응답하여 제1 인에이블 신호를 생성하는 제1 펄스생성부; 뱅크액세스신호에 응답하여 제2 인에이블 신호를 생성하는 제2 펄스생성부; 및 상기 제1 및 제2 인에이블 신호에 응답하여 내부전압을 구동하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.
본 발명에서, 상기 디코딩신호는 출력인에이블 신호를 생성하기 위한 디코더에서 생성되는 신호인 것이 바람직하다.
본 발명에서, 상기 제1 인에이블 신호는 출력인에이블 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 인에이블 신호는 뱅크액세스 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 것이 바람직하다.
본 발명에서, 상기 내부전압은 코어전압인 것이 바람직하다.
본 발명에서, 상기 내부전압 구동부는 제1 인에이블 신호에 응답하여 내부전압을 구동하는 제1 내부전압 구동부; 및 제2 인에이블 신호에 응답하여 내부전압을 구동하는 제2 내부전압 구동부를 포함한다.
이와 같은 구성을 통해 본 발명은 센스앰프 오버드라이빙이 적용되는 반도체 메모리 장치에 있어서, 내부전압 드라이버의 동작시간을 줄여 불필요한 전류소모를 감소시키는 내부전압 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
우선, 센스앰프 오버드라이빙이 사용되는 일반적인 디램(DRAM) 소자 동작을 도2 내지 도5를 참고하여 살펴본다.
도2를 참고하면, 액티브(Active) 명령에 의해 선택되어진 뱅크 어드레스에 의해 뱅크 액세스 신호(BA, Bank Acess)가 인에이블되고, 또한 선택된 로우어드레스(row address)에 의해 하나의 워드라인(Word Line)이 인에이블된다. 워드라인이 인에이블되면 비트라인(BL, Bit Line)과 셀 트렌지스터 간에 전하분배(charge sharing)가 일어나고, 약간의 지연 시간이 경과된 후에 비트라인 센스앰프를 구동시키기 위한 제1 및 제2 구동전압(rto, sb)가 인에이블된다.
도3을 참고하면, 제1 구동전압(rto)은 PMOS 트랜지스터(P40, P41)의 소스전원으로 공급되고, 제2 구동전압(sb)은 NMOS 트랜지스터(N46, N47)의 소스전원으로 공급된다. PMOS 트랜지스터(P40, P41) 및 NMOS 트랜지스터(N46, N47)로 구성된 센스앰프는 제1 구동전압(rto)이 코어전압(VCORE)의 1/2 레벨에서 코어전압(VCORE)레벨로 상승하고, 제2 구동전압(sb)이 코어전압(VCORE)의 1/2 레벨에서 접지전압(Vss)레벨로 하강하면 구동을 개시한다.
도4를 참고하면 워드라인(Word Line)이 인에이블된 후 하이레벨로 천이한 제1 제어신호(sap1)에 응답하여 제1 구동전압(rto)이 외부전압(VDDA) 레벨로 충분히 구동되고, 그 후 하이레벨로 천이된 제2 제어신호(sap2)에 의해 제1 구동전압(rto)은 코어전압(VCORE)으로 구동된다. 즉, 센스앰프가 동작을 시작하는 시점에 코어전압(VCORE) 대신 외부전압(VDDA)에 의해 제1 구동전압(rto)을 구동하여 코어전압(VCORE)이 급격히 하강하는 현상을 방지하고 있다.
도5를 참고하면 센스앰프 오버드라이빙을 사용하는 4뱅크 구조의 반도체 메 모리 장치가 순차적으로 액티브(Active), 라이트(Write), 리드(Read), 프리차지(Precharge)될 때 로컬입출력라인(Lio, Liob)이 코어전압(VCORE) 레벨로 프리차지된 이후에 코어전압(VCORE)의 전류소모가 발생되는 것을 확인할 수 있다. 즉, 코어전압(VCORE)의 전류소모는 뱅크액세스 신호(BA)가 인에이블되는 구간부터 출력인에이블 신호(Yi)가 인에이블되는 구간까지는 발생되지 않는다.
따라서, 본 발명은 코어전압(VCORE)의 전류 소모가 발생되기 전, 즉 출력인에이블 신호(Yi)가 인에이블되기 전에는 코어전압(VCORE)을 구동하지 않아 불필요한 전류소모를 감소시키고 있다.
도6은 본 발명에 의한 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 디코딩신호(AYP10)를 입력받아 20ns의 인에이블 구간폭을 갖는 인에이블신호(enable)를 생성하는 펄스생성부(20)와, 인에이블 신호에 응답하여 코어전압(VCORE)을 구동하는 다수의 코어전압 드라이버(22, 24, 26)로 구성된다. 여기서, 디코딩신호(AYP10)는 출력인에이블 신호 디코더(미도시)에서 생성되어 출력인에이블 신호(Yi)를 인에이블 시키는 신호이다. 또한, 펄스생성부(20)는 입력되는 디코딩신호(AYP10)의 인에이블 구간부터 로컬 입출력라인(LIO, LIOB)이 프리차지되는 구간까지 인에이블되는 인에이블신호(enable)를 생성하도록 구성된다. 따라서, 인에이블신호(enable)는 출력인에이블 신호(Yi)가 인에이블되는 구간부터 로컬 입출력라인(LIO, LIOB)이 프리차지되는 구간까지 약 20ns 동안 인에이블되는 신호이다.
이와 같은 구성의 내부전압 생성회로는 인에이블신호(enable)의 인에이블 구간(20ns)동안 코어전압(VCORE)을 구동한다. 기존의 내부전압 생성회로는 뱅크액세스 신호(BA)의 인에이블과 동시에 코어전압(VCORE)을 구동하는데 반해, 본 실시예의 내부전압 생성회로는 출력인에이블 신호(Yi)가 인에이블되는 구간부터 코어전압(VCORE)을 구동한다. 이는 센스앰프 오버드라이빙을 사용하는 반도체 메모리 장치에서 코어전압(VCORE)의 전류소모는 로컬입출력라인(Lio, Liob)이 코어전압(VCORE) 레벨로 프리차지된 이후에 발생하기 때문이다. 이와 같이 본 실시예의 내부전압 생성회로는 뱅크액세스 신호(BA)가 인에이블된 구간부터 출력인에이블 신호(Yi)가 인에이블되는 구간까지는 코어전압(VCORE)을 구동하지 않아 불필요한 전류소모를 줄이고 있다. 하나의 내부전압 생성회로에서 800μA 정도의 전류소모가 감소되고, 뱅크당 3개의 내부전압 생성회로가 구비되므로 뱅크별로 2.4mA 정도의 전류소모가 감소된다.
도7은 본 발명에 의한 다른 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 뱅크액세스 신호(BA)를 입력받아 100ns의 인에이블 구간폭을 갖는 제1 인에이블신호(enable)를 생성하는 제1 펄스생성부(70)와, 출력인에이블 신호를 생성하기 위한 디코더(미도시)에서 생성되는 신호디코딩신호(AYP10)를 입력받아 20ns의 인에이블 구간폭을 갖는 제2 인에이블신호(enable)를 생성하는 제2 펄스생성부(72)와, 제1 인에이블신호(enable)에 응답하여 코어전압(VCORE)을 구동하는 코어전압 드라이버(74)와, 제2 인에이블신호(enable)에 응답하여 코어전압(VCORE)을 구동하는 코어전압 드라이버(75, 76)로 구성된다.
이와 같은 구성의 내부전압 생성회로는 100ns의 인에이블 구간폭을 갖는 제1 인에이블신호(enable)에 응답하여 코어전압(VCORE)을 구동하는 코어전압 드라이버(74) 및 20ns의 인에이블 구간폭을 갖는 제2 인에이블신호(enable)에 응답하여 코어전압(VCORE)을 구동하는 코어전압 드라이버(75, 76)를 구비하여, 코어전압(VCORE)의 구동력을 확보하는 동시에 코어전압(VCORE)을 구동하는데 소모되는 전류를 감소시키고 있다.
이상 설명한 바와 같이, 본 발명에 따른 내부전압 생성회로는 센스앰프 오버드라이빙을 사용하는 반도체 메모리 소자에서 내부전압 드라이버의 동작시간을 줄임으로써, 불필요한 전류소모를 감소시킬 수 있는 효과가 있다.

Claims (10)

  1. 디코딩신호에 응답하여 인에이블 신호를 생성하는 펄스생성부; 및
    상기 인에이블 신호에 응답하여 내부전압을 구동하는 내부전압 구동부를 포함하는 내부전압 생성회로.
  2. 제1항에 있어서, 상기 디코딩신호는 출력인에이블 신호를 생성하기 위한 디코더에서 생성되는 신호인 내부전압 생성회로.
  3. 제1항에 있어서, 상기 인에이블 신호는 출력인에이블 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 내부전압 생성회로.
  4. 제1항에 있어서, 상기 내부전압은 코어전압인 내부전압 생성회로.
  5. 디코딩신호에 응답하여 제1 인에이블 신호를 생성하는 제1 펄스생성부;
    뱅크액세스신호에 응답하여 제2 인에이블 신호를 생성하는 제2 펄스생성부; 및
    상기 제1 및 제2 인에이블 신호에 응답하여 내부전압을 구동하는 내부전압 구동부를 포함하는 내부전압 생성회로.
  6. 제5항에 있어서, 상기 디코딩신호는 출력인에이블 신호를 생성하기 위한 디코더에서 생성되는 신호인 내부전압 생성회로.
  7. 제5항에 있어서, 상기 제1 인에이블 신호는 출력인에이블 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 내부전압 생성회로.
  8. 제5항에 있어서, 상기 제2 인에이블 신호는 뱅크액세스 신호가 인에이블되는 구간부터 로컬 입출력라인이 프리차지되는 구간까지 인에이블되는 내부전압 생성회로.
  9. 제5항에 있어서, 상기 내부전압은 코어전압인 내부전압 생성회로.
  10. 제5항에 있어서, 상기 내부전압 구동부는 제1 인에이블 신호에 응답하여 내부전압을 구동하는 제1 내부전압 구동부; 및
    제2 인에이블 신호에 응답하여 내부전압을 구동하는 제2 내부전압 구동부를 포함하는 내부전압 생성회로.
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