JP3270039B2 - Ｍｏｓダイナミック型ｒａｍ - Google Patents
Ｍｏｓダイナミック型ｒａｍInfo
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- JP3270039B2 JP3270039B2 JP08277390A JP8277390A JP3270039B2 JP 3270039 B2 JP3270039 B2 JP 3270039B2 JP 08277390 A JP08277390 A JP 08277390A JP 8277390 A JP8277390 A JP 8277390A JP 3270039 B2 JP3270039 B2 JP 3270039B2
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- Japan
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- sense amplifier
- pair
- sense
- dynamic ram
- digit line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個のメモリセルに接続されたディジット
線対とセンスアンプとをトランスファトランジスタを介
して接続する構成のMOSダイナミック型RAMに関する。
線対とセンスアンプとをトランスファトランジスタを介
して接続する構成のMOSダイナミック型RAMに関する。
第５図はこの種のMOSダイナミック型RAMの従来例を示
す回路図、第６図は第５図の従来例の動作を示す波形図
である。
す回路図、第６図は第５図の従来例の動作を示す波形図
である。
第５図で示されるものはTG方式と呼ばれるものであ
る。
る。
が立下がるとプリチャージ信号φＱが立下がり、外部ア
ドレス入力により選択されたワード線（今これをWL1と
する）が立上がる。メモリセルの情報がディジット線に
現れ、ディジット線対（今DL1/▲▼１に注目する）
及びセンスアンプ内節点（今NS1/▲▼１に注目す
る）に微小差信号が現れる。次にトランスファトランジ
スタのゲート入力信号φT1が立下がりセンスアンプS
A11,SA21,〜,SAn1とディジット線DL1,▲▼1,DL2,▲
▼2,〜,DLn,▲▼２とを切離した後、センスア
ンプ駆動信号φPE,φNEをリセットレベル1/2 VCCからそ
れぞれVCCとグランドレベルとへ立上げおよび立下げ、
センス動作をスタートさせる。センス動作終了後、外部
アドレス入力により選択された入出力スイッチ信号
（今、YS1とする）を立上げてセンスアンプ内節点NS1,
▲▼１と入出力バスI/O,▲▼とを接続する。
これは、メモリセルの情報を周辺回路へと伝達するため
である。
ドレス入力により選択されたワード線（今これをWL1と
する）が立上がる。メモリセルの情報がディジット線に
現れ、ディジット線対（今DL1/▲▼１に注目する）
及びセンスアンプ内節点（今NS1/▲▼１に注目す
る）に微小差信号が現れる。次にトランスファトランジ
スタのゲート入力信号φT1が立下がりセンスアンプS
A11,SA21,〜,SAn1とディジット線DL1,▲▼1,DL2,▲
▼2,〜,DLn,▲▼２とを切離した後、センスア
ンプ駆動信号φPE,φNEをリセットレベル1/2 VCCからそ
れぞれVCCとグランドレベルとへ立上げおよび立下げ、
センス動作をスタートさせる。センス動作終了後、外部
アドレス入力により選択された入出力スイッチ信号
（今、YS1とする）を立上げてセンスアンプ内節点NS1,
▲▼１と入出力バスI/O,▲▼とを接続する。
これは、メモリセルの情報を周辺回路へと伝達するため
である。
その後アクティブ動作が終了して主活性化信号▲
▼が立上がると入出力スイッチ信号YS1が立下がる。
そしてトランスファトランジスタQ11,11,Q21,21,
〜,Qn1,n1のゲート入力信号φT1が立上がりディジッ
ト線がセンスアンプに接続されるとディジット線はVCC
とグランドレベルへ充放電を行いメモリセルのリフレッ
シュ動作が終了する。続いてワード線が立下がり、プリ
チャージ信号φＱが立上がって、ディジット線及び、セ
ンスアンプ駆動信号φPE,φNEが1/2 VCCレベルにプリチ
ャージされる。φHFは1/2 VCCのプリチャージレベルの
バックアップ信号である。
▼が立上がると入出力スイッチ信号YS1が立下がる。
そしてトランスファトランジスタQ11,11,Q21,21,
〜,Qn1,n1のゲート入力信号φT1が立上がりディジッ
ト線がセンスアンプに接続されるとディジット線はVCC
とグランドレベルへ充放電を行いメモリセルのリフレッ
シュ動作が終了する。続いてワード線が立下がり、プリ
チャージ信号φＱが立上がって、ディジット線及び、セ
ンスアンプ駆動信号φPE,φNEが1/2 VCCレベルにプリチ
ャージされる。φHFは1/2 VCCのプリチャージレベルの
バックアップ信号である。
このようなメモリセルのリフレッシュ動作を主活性化
信号▲▼のリセット期間中に行う方式を、以下リ
セットリストア方式と呼ぶ。
信号▲▼のリセット期間中に行う方式を、以下リ
セットリストア方式と呼ぶ。
上述した従来のMOSダイナミック型RAMは、リセットリ
ストア方式を用いたTG方式であって、アクティブ動作期
間中にはディジット線の充放電をせず、それによる電源
グランドのノイズを抑えるという方式であり、メモリセ
ルのリフレッシュ動作は▲▼のリセット後トラン
スファトランジスタのゲート入力レベルφT1を立上げて
ディジット線の充放電を行うことにより実施される。
ストア方式を用いたTG方式であって、アクティブ動作期
間中にはディジット線の充放電をせず、それによる電源
グランドのノイズを抑えるという方式であり、メモリセ
ルのリフレッシュ動作は▲▼のリセット後トラン
スファトランジスタのゲート入力レベルφT1を立上げて
ディジット線の充放電を行うことにより実施される。
このとき要求されることは、仕様にある▲▼の
リセット時間をあまり延ばさないこと、そのためにディ
ジット線の充放電を高速に行うことである。それはディ
ジット線の充放電に時間がかかり、まだ不充分なときに
ワード線が立下がるとメモリセルのレベルがVCC又はグ
ランドレベルではなく中間レベルになってしまうからで
ある。そのため、センスアンプのサイズ及びその駆動信
号の能力はそれに適合するよう大きくする必要がある。
リセット時間をあまり延ばさないこと、そのためにディ
ジット線の充放電を高速に行うことである。それはディ
ジット線の充放電に時間がかかり、まだ不充分なときに
ワード線が立下がるとメモリセルのレベルがVCC又はグ
ランドレベルではなく中間レベルになってしまうからで
ある。そのため、センスアンプのサイズ及びその駆動信
号の能力はそれに適合するよう大きくする必要がある。
ところが一方、アクティブ期間中のセンス動作時には
トランスファトランジスタによりセンスアンプとディジ
ット線とは切離されている。そのため、ディジット線の
寄生容量は見えずセンスアンプ節内接点の寄生容量のみ
を駆動すればよい。従ってリフレッシュ動作に適合した
大きいセンスアンプと能力の大きい駆動信号をセンス動
作時に作動させることは単にノイズを大きくするだけで
意味がないという欠点がある。
トランスファトランジスタによりセンスアンプとディジ
ット線とは切離されている。そのため、ディジット線の
寄生容量は見えずセンスアンプ節内接点の寄生容量のみ
を駆動すればよい。従ってリフレッシュ動作に適合した
大きいセンスアンプと能力の大きい駆動信号をセンス動
作時に作動させることは単にノイズを大きくするだけで
意味がないという欠点がある。
本発明は上記欠点のないMOSダイナミック型RAMを提供
することを目的とする。
することを目的とする。
本発明のMOSダイナミック型RAMは、ディジット線対の
充放電を行うメモリセルのリフレッシュ動作時にセンス
アンプの駆動能力を増加させる駆動能力増加回路を有す
る。
充放電を行うメモリセルのリフレッシュ動作時にセンス
アンプの駆動能力を増加させる駆動能力増加回路を有す
る。
また、本発明のMOSダイナミック型RAMは、複数個のメ
モリセルに接続されたディジット線対と、第１のトラン
スファトランジスタ対を介して前記ディジット線対に接
続された第１のセンスアンプと、第２のトランスファト
ランジスタ対を介して前記ディジット線対に接続された
第２のセンスアンプとを有し、 前記メモリセルの読み出し動作時には、前記第１のセ
ンスアンプを活性化し、前記第１のセンスアンプがセン
ス動作を行っているときに前記第１のトランスファトラ
ンジスタ対により前記第１のセンスアンプと前記ディジ
ット線対とを切り離し、前記第２のセンスアンプを非活
性化し、前記第２のトランスファトランジスタ対により
前記第２のセンスアンプと前記ディジット線対とを切り
離し、 前記メモリセルのリフレッシュ動作時には、前記第１
及び第２のセンスアンプを活性化し、前記活性化された
第１及び第２のセンスアンプにより前記第１及び第２の
トランスファトランジスタ対を介して前記ディジット線
対を駆動する。
モリセルに接続されたディジット線対と、第１のトラン
スファトランジスタ対を介して前記ディジット線対に接
続された第１のセンスアンプと、第２のトランスファト
ランジスタ対を介して前記ディジット線対に接続された
第２のセンスアンプとを有し、 前記メモリセルの読み出し動作時には、前記第１のセ
ンスアンプを活性化し、前記第１のセンスアンプがセン
ス動作を行っているときに前記第１のトランスファトラ
ンジスタ対により前記第１のセンスアンプと前記ディジ
ット線対とを切り離し、前記第２のセンスアンプを非活
性化し、前記第２のトランスファトランジスタ対により
前記第２のセンスアンプと前記ディジット線対とを切り
離し、 前記メモリセルのリフレッシュ動作時には、前記第１
及び第２のセンスアンプを活性化し、前記活性化された
第１及び第２のセンスアンプにより前記第１及び第２の
トランスファトランジスタ対を介して前記ディジット線
対を駆動する。
また、さらに、本発明のMOSダイナミック型RAMは、複
数個のメモリセルに接続されたディジット線対と、一対
のセンスアンプ内節点と、前記ディジット線対と一対の
センスアンプ内節点との間に接続された一対のトランス
ファトランジスタと、センスアンプ駆動信号に応答して
一対のセンスアンプ内節点の電位差を増幅するセンスア
ンプとを備え、データ読み出し動作時で且つセンスアン
プがセンス動作を行っているときにはディジット線対と
一対のセンスアンプ内節点とがトランスファトランジス
タにより切り離されるMOSダイナミック型RAMであって、
データの読み出し動作時にはセンスアンプ駆動信号を第
１の駆動能力にてセンスアンプに供給し、リフレッシュ
動作時にはセンスアンプ駆動信号を第１の駆動能力より
も高い第２の駆動能力にてセンスアンプに供給すること
により前記センスアンプの駆動能力を高める手段をさら
に備える。
数個のメモリセルに接続されたディジット線対と、一対
のセンスアンプ内節点と、前記ディジット線対と一対の
センスアンプ内節点との間に接続された一対のトランス
ファトランジスタと、センスアンプ駆動信号に応答して
一対のセンスアンプ内節点の電位差を増幅するセンスア
ンプとを備え、データ読み出し動作時で且つセンスアン
プがセンス動作を行っているときにはディジット線対と
一対のセンスアンプ内節点とがトランスファトランジス
タにより切り離されるMOSダイナミック型RAMであって、
データの読み出し動作時にはセンスアンプ駆動信号を第
１の駆動能力にてセンスアンプに供給し、リフレッシュ
動作時にはセンスアンプ駆動信号を第１の駆動能力より
も高い第２の駆動能力にてセンスアンプに供給すること
により前記センスアンプの駆動能力を高める手段をさら
に備える。
アクティブ期間のセンス動作時には駆動能力が小であ
るセンスアンプを駆動し、リセット期間のリフレッシュ
動作時にはセンスアンプと駆動能力増加回路とを駆動し
て駆動能力を大として作動させる。
るセンスアンプを駆動し、リセット期間のリフレッシュ
動作時にはセンスアンプと駆動能力増加回路とを駆動し
て駆動能力を大として作動させる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のMOSダイナミック型RAMの第１の実施
例を示す回路図、第２図は第１図の実施例の動作を示す
波形図である。
例を示す回路図、第２図は第１図の実施例の動作を示す
波形図である。
本実施例は第５図の従来例にトランスファトランジス
タQ12,12,Q22,22,〜,Qn2,n2と、センスアンプSA
12,SA22,〜,SAn2とを付加したものである。
タQ12,12,Q22,22,〜,Qn2,n2と、センスアンプSA
12,SA22,〜,SAn2とを付加したものである。
次に本実施例の動作について第２図を参照して説明す
る。
る。
アクティブ時の動作は従来例とほぼ同じであって主活
性化信号▲▼が立下がると、プリチャージ信号φ
Ｑが立下がり、ゲート信号φT2が立下がって、センスア
ンプSA12,SA22,〜,SAn2はディジット線から切離され
る。次に例えば、ワード線WL1が立上がってメモリセル
の情報がディジット線に現われ、ディジット線DL1,▲
▼１に微小差電位が発生する。次にゲート信号φT1を
立下げセンスアンプSA11,SA21,〜,SAn1を切離した後、
信号φPE,φNEがアクティブになり、センス動作が実施
された後、スイッチ信号YS1が立上がり入出力スイッチQ
Y1,Y1,QY2,Y2,〜,QYn,Ynが入出力バスI/O,▲
▼とディジット線DL1,▲▼１とを接続しメモリセ
ル情報が周辺回路へと伝達される。
性化信号▲▼が立下がると、プリチャージ信号φ
Ｑが立下がり、ゲート信号φT2が立下がって、センスア
ンプSA12,SA22,〜,SAn2はディジット線から切離され
る。次に例えば、ワード線WL1が立上がってメモリセル
の情報がディジット線に現われ、ディジット線DL1,▲
▼１に微小差電位が発生する。次にゲート信号φT1を
立下げセンスアンプSA11,SA21,〜,SAn1を切離した後、
信号φPE,φNEがアクティブになり、センス動作が実施
された後、スイッチ信号YS1が立上がり入出力スイッチQ
Y1,Y1,QY2,Y2,〜,QYn,Ynが入出力バスI/O,▲
▼とディジット線DL1,▲▼１とを接続しメモリセ
ル情報が周辺回路へと伝達される。
アクティブ動作が終了し続いて主活性化信号▲
▼が立上がってリセット動作に入ると、まず入出力スイ
ッチが立下がり、ゲート信号φT1が立上がってセンスア
ンプSA11,SA21,〜,SAn1とディジット線DL1,▲▼１
が接続されディジット線DL1,▲▼１の充放電が始ま
りメモリセルのリフレッシュ動作に入る。続いてゲート
信号φT2が立上がりセンスアンプSA12,SA22,〜,SAn2と
ディジット線DL1,▲▼１が接続され、信号φPD,φ
NDがアクティブになり、ディジット線DL1,▲▼１の
充放電を助けることになる。リフレッシュ動作が終了す
るとワード線を立下げプリチャージ信号φＱを立上げて
ディジット線対及び信号φPE,φNE,φPD,φNDを1/2 VCC
レベルにする。
▼が立上がってリセット動作に入ると、まず入出力スイ
ッチが立下がり、ゲート信号φT1が立上がってセンスア
ンプSA11,SA21,〜,SAn1とディジット線DL1,▲▼１
が接続されディジット線DL1,▲▼１の充放電が始ま
りメモリセルのリフレッシュ動作に入る。続いてゲート
信号φT2が立上がりセンスアンプSA12,SA22,〜,SAn2と
ディジット線DL1,▲▼１が接続され、信号φPD,φ
NDがアクティブになり、ディジット線DL1,▲▼１の
充放電を助けることになる。リフレッシュ動作が終了す
るとワード線を立下げプリチャージ信号φＱを立上げて
ディジット線対及び信号φPE,φNE,φPD,φNDを1/2 VCC
レベルにする。
第３図は本発明の第２の実施例を示す回路図、第４図
は第３図の実施例の動作を示す波形図である。
は第３図の実施例の動作を示す波形図である。
本実施例は第５図の従来例の信号φPE,φNEを生成す
るためにトランジスタQ31,31,Q32,32を付加したも
のである。
るためにトランジスタQ31,31,Q32,32を付加したも
のである。
アクティブ期間中のセンス動作は信号P1が立下が
り、φN1が立上がることにより信号φPE,φNEを駆動し
て行う。主活性化信号▲▼がリセットされゲート
信号φT1が立上がってリフレッシュ動作が始まると信号
P2が立下がり、信号φN2が立上がりセンスアンプを駆
動する信号φPE,φNEの能力が大きくなる。
り、φN1が立上がることにより信号φPE,φNEを駆動し
て行う。主活性化信号▲▼がリセットされゲート
信号φT1が立上がってリフレッシュ動作が始まると信号
P2が立下がり、信号φN2が立上がりセンスアンプを駆
動する信号φPE,φNEの能力が大きくなる。
以上説明したように本発明は、アクティブ期間中のセ
ンス動作におけるセンスアンプの駆動能力は小さく抑
え、リセット期間中のリフレッシュ動作におけるセンス
アンプの駆動能力は大きくすることにより、センス動作
時の電源・グランドノイズを小さく抑え誤動作を防ぎ、
かつ、リフレッシュ動作を高速に行ってリセットに要す
る時間を短くすることができる効果がある。
ンス動作におけるセンスアンプの駆動能力は小さく抑
え、リセット期間中のリフレッシュ動作におけるセンス
アンプの駆動能力は大きくすることにより、センス動作
時の電源・グランドノイズを小さく抑え誤動作を防ぎ、
かつ、リフレッシュ動作を高速に行ってリセットに要す
る時間を短くすることができる効果がある。
第１図は本発明のMOSダイナミック型RAMの第１の実施例
を示す回路図、第２図は第１図の実施例の動作を示す波
形図、第３図は本発明の第２の実施例を示す回路図、第
４図は第３図の実施例の動作を示す波形図、第５図は従
来例を示す回路図、第６図は第５図の従来例の動作を示
す波形図である。 SA11,SA21,〜,SAn2……センスアンプ、 Q11,Q21,〜,Qn2……トランスファトランジスタ、 WL1,WL2,〜……ワード線、 I/O,▲▼……入出力バス、 PR1,PR2,〜,PRn……プリチャージ回路。
を示す回路図、第２図は第１図の実施例の動作を示す波
形図、第３図は本発明の第２の実施例を示す回路図、第
４図は第３図の実施例の動作を示す波形図、第５図は従
来例を示す回路図、第６図は第５図の従来例の動作を示
す波形図である。 SA11,SA21,〜,SAn2……センスアンプ、 Q11,Q21,〜,Qn2……トランスファトランジスタ、 WL1,WL2,〜……ワード線、 I/O,▲▼……入出力バス、 PR1,PR2,〜,PRn……プリチャージ回路。
Claims (3)
- 【請求項１】複数個のメモリセルに接続されたディジッ
ト線対と、第１のトランスファトランジスタ対を介して
前記ディジット線対に接続された第１のセンスアンプ
と、第２のトランスファトランジスタ対を介して前記デ
ィジット線対に接続された第２のセンスアンプとを有
し、 前記メモリセルの読み出し動作時には、前記第１のセン
スアンプを活性化し、前記第１のセンスアンプがセンス
動作を行っているときに前記第１のトランスファトラン
ジスタ対により前記第１のセンスアンプと前記ディジッ
ト線対とを切り離し、前記第２のセンスアンプを非活性
化し、前記第２のトランスファトランジスタ対により前
記第２のセンスアンプと前記ディジット線対とを切り離
し、 前記メモリセルのリフレッシュ動作時には、前記第１及
び第２のセンスアンプを活性化し、前記活性化された第
１及び第２のセンスアンプにより前記第１及び第２のト
ランスファトランジスタ対を介して前記ディジット線対
を駆動することを特徴とするMOSダイナミック型RAM。 - 【請求項２】カラムスイッチを介して前記第１のセンス
アンプに接続されたI/Oバス対をさらに有し、前記読み
出し動作時には、前記第１のセンスアンプは前記カラム
スイッチを介して前記I/Oバス対を駆動することを特徴
とする請求項１記載のMOSダイナミック型RAM。 - 【請求項３】複数個のメモリセルに接続されたディジッ
ト線対と、一対のセンスアンプ内節点と、前記ディジッ
ト線対と前記一対のセンスアンプ内節点との間に接続さ
れた一対のトランスファトランジスタと、センスアンプ
駆動信号に応答して前記一対のセンスアンプ内節点の電
位差を増幅するセンスアンプとを備え、データ読み出し
動作時で且つ前記センスアンプがセンス動作を行ってい
るときには前記ディジット線対と前記一対のセンスアン
プ内節点とが前記トランスファトランジスタにより切り
離されるMOSダイナミック型RAMであって、 データの読み出し動作時には前記センスアンプ駆動信号
を第１の駆動能力にて前記センスアンプに供給し、リフ
レッシュ動作時には前記センスアンプ駆動信号を前記第
１の駆動能力よりも高い第２の駆動能力にて前記センス
アンプに供給することにより前記センスアンプの駆動能
力を高める手段をさらに備えることを特徴とするMOSダ
イナミック型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08277390A JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08277390A JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283088A JPH03283088A (ja) | 1991-12-13 |
| JP3270039B2 true JP3270039B2 (ja) | 2002-04-02 |
Family
ID=13783754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08277390A Expired - Lifetime JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100656470B1 (ko) * | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
-
1990
- 1990-03-29 JP JP08277390A patent/JP3270039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283088A (ja) | 1991-12-13 |
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|---|---|---|---|
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