JPH03283088A - Ｍｏｓダイナミック型ｒａｍ - Google Patents
Ｍｏｓダイナミック型ｒａｍInfo
- Publication number
- JPH03283088A JPH03283088A JP2082773A JP8277390A JPH03283088A JP H03283088 A JPH03283088 A JP H03283088A JP 2082773 A JP2082773 A JP 2082773A JP 8277390 A JP8277390 A JP 8277390A JP H03283088 A JPH03283088 A JP H03283088A
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- JP
- Japan
- Prior art keywords
- driving ability
- sense
- sense amplifier
- refresh operation
- signal
- Prior art date
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000004913 activation Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数個のメモリセルに接続されたディジット線
対とセンスアンプとをトランスファトランジスタを介し
て接続する構成のＭＯＳダイナミック型ＲＡＭに関する
。
対とセンスアンプとをトランスファトランジスタを介し
て接続する構成のＭＯＳダイナミック型ＲＡＭに関する
。
［従来の技術］
第５図はこの種のＭＯＳダイナミック型ＲＡＭの従来例
を示す回路図、第６図は第５図の従来例の動作を示す波
形図である。
を示す回路図、第６図は第５図の従来例の動作を示す波
形図である。
第５図で示されるものはＴＧ方式と呼ばれるものである
。
。
主活性化信号ＲＡＳが立下がるとプリ
チャージ信号φ。が立下がり、外部アドレス入力により
選択されたワード線（今これをＷＬ、とする）が立上か
る。メモリセルの情報かディジット線に現れ、ディジッ
ト線対（今ＤＬ、／ＤＬ、に注目する）及びセンスアン
プ内節点（今ＮＳ、／ＮＳ、に注目する）に微小差信号
が現れる。次にトランスファトランジスタのゲート入力
信号φ１が立下がりセンスアンプＳ Ａ ＋ ＩＳ Ａ
２１ 〜ＳＡ、ｌとディジット線ＤＬ＋ 、ＤＬ＋
、ＤＬ２ＤＬ２ 、〜．ＤＬｎ、ＤＬ２ とを切離した
後、センスアンプ駆動信号φＰＥ＋ φＮＥをリセッ
トレベル上げおよび立下げ、センス動作をスタートさせ
る。センス動作終了後、外部アドレス入力により選択さ
れた入出力スイッチ信号（今、ＹＳ、とすル）ヲ立上げ
てセンスアンプ内節点ＮＳ、、ＮＳ、と入出力バスＩ１
０．Ｉ１０とを接続する。これは、メモリセルの情報を
周辺回路へと伝達するためである。
選択されたワード線（今これをＷＬ、とする）が立上か
る。メモリセルの情報かディジット線に現れ、ディジッ
ト線対（今ＤＬ、／ＤＬ、に注目する）及びセンスアン
プ内節点（今ＮＳ、／ＮＳ、に注目する）に微小差信号
が現れる。次にトランスファトランジスタのゲート入力
信号φ１が立下がりセンスアンプＳ Ａ ＋ ＩＳ Ａ
２１ 〜ＳＡ、ｌとディジット線ＤＬ＋ 、ＤＬ＋
、ＤＬ２ＤＬ２ 、〜．ＤＬｎ、ＤＬ２ とを切離した
後、センスアンプ駆動信号φＰＥ＋ φＮＥをリセッ
トレベル上げおよび立下げ、センス動作をスタートさせ
る。センス動作終了後、外部アドレス入力により選択さ
れた入出力スイッチ信号（今、ＹＳ、とすル）ヲ立上げ
てセンスアンプ内節点ＮＳ、、ＮＳ、と入出力バスＩ１
０．Ｉ１０とを接続する。これは、メモリセルの情報を
周辺回路へと伝達するためである。
その後アクティブ動作が終了して主活性化信号ＲＡＳが
立上がると入出力スイッチ信号ＹＳ、が立下がる。そし
てトランスファトランジスタＱ１１．百（０，Ｑ ２１
１石、１．〜． Ｑｒ＋＋、 Ｑｒ＋＋のゲート入力信
号φ。１が立上がりディジット線がセンスアンプに接続
されるとディジット線はＶＣＣとグランドレベルへ充放
電を行いメモリセルのリフレッシュ動作が終了する。続
いてワード線が立下がり、プリチャージ信号φ８が立上
がって、ディジット線及び、センスアンプ駆動信号φＰ
Ｅ＋ φＨＥ■、。ノフリチャージレベルのバックア
ップ信号である。
立上がると入出力スイッチ信号ＹＳ、が立下がる。そし
てトランスファトランジスタＱ１１．百（０，Ｑ ２１
１石、１．〜． Ｑｒ＋＋、 Ｑｒ＋＋のゲート入力信
号φ。１が立上がりディジット線がセンスアンプに接続
されるとディジット線はＶＣＣとグランドレベルへ充放
電を行いメモリセルのリフレッシュ動作が終了する。続
いてワード線が立下がり、プリチャージ信号φ８が立上
がって、ディジット線及び、センスアンプ駆動信号φＰ
Ｅ＋ φＨＥ■、。ノフリチャージレベルのバックア
ップ信号である。
このようなメモリセルのリフレッシュ動作を主活性化信
号ＲＡＳのリセット期間中に行う方式を、以下リセット
リストア方式と呼ぶ。
号ＲＡＳのリセット期間中に行う方式を、以下リセット
リストア方式と呼ぶ。
［発明が解決しようとする課題］
上述した従来のＭＯＳダイナミック型ＲＡＭは、リセッ
トリストア方式を用いたＴＧ方式であって、アクティブ
動作期間中にはディジット線の充放電をせず、それによ
る電源グランドのノイズを抑えるという方式であり、メ
モリセルのリフレッシュ動作はＲＡＳのリセット後トラ
ンスファトランジスタのゲート入力レベルφＴ１を立上
げてディジット線の充放電を行うことにより実施される
。
トリストア方式を用いたＴＧ方式であって、アクティブ
動作期間中にはディジット線の充放電をせず、それによ
る電源グランドのノイズを抑えるという方式であり、メ
モリセルのリフレッシュ動作はＲＡＳのリセット後トラ
ンスファトランジスタのゲート入力レベルφＴ１を立上
げてディジット線の充放電を行うことにより実施される
。
このとき要求されることは、仕様にあるＲＡＳ初リセリ
セット時間まり延ばさないこと、そのためにディジット
線の充放電を高速に行うことである。それはディジット
線の充放電に時間がかかり、まだ不充分なときにワード
線が立下がるとメモリセルのレベールがＶＣＣ又はグラ
ンドレベルではなく中間レベルになってしまうからであ
る。そのため、センスアンプのサイズ及びその駆動信号
の能力はそれに適合するよう大きくする必要がある。
セット時間まり延ばさないこと、そのためにディジット
線の充放電を高速に行うことである。それはディジット
線の充放電に時間がかかり、まだ不充分なときにワード
線が立下がるとメモリセルのレベールがＶＣＣ又はグラ
ンドレベルではなく中間レベルになってしまうからであ
る。そのため、センスアンプのサイズ及びその駆動信号
の能力はそれに適合するよう大きくする必要がある。
ところが一方、アクティブ期間中のセンス動作時にはト
ランスファトランジスタによりセンスアンプとディジッ
ト線とは切離されている。そのため、ディジット線の寄
生容量は見えずセンスアンプ内節点の寄生容量のみを駆
動すればよい。従ってリフレッシュ動作に適合した大き
いセンスアンプと能力の大きい駆動信号をセンス動作時
に作動させることは単にノイズを大きくするだけで意味
がないという欠点がある。
ランスファトランジスタによりセンスアンプとディジッ
ト線とは切離されている。そのため、ディジット線の寄
生容量は見えずセンスアンプ内節点の寄生容量のみを駆
動すればよい。従ってリフレッシュ動作に適合した大き
いセンスアンプと能力の大きい駆動信号をセンス動作時
に作動させることは単にノイズを大きくするだけで意味
がないという欠点がある。
本発明は上記欠点のないＭＯＳダイナミック型ＲＡＭを
提供することを目的とする。
提供することを目的とする。
［課題を解決するための手段］
本発明のＭＯＳダイナミック型ＲＡＭは、ディジット線
対の充放電を行うメモリセルのリフレッシュ動作時にセ
ンスアンプの駆動能力を増加させる駆動能力増加回路を
有する。
対の充放電を行うメモリセルのリフレッシュ動作時にセ
ンスアンプの駆動能力を増加させる駆動能力増加回路を
有する。
［作用］
アクティブ期間のセンス動作時には駆動能力が小である
センスアンプを駆動し、リセット期間のリフレッシュ動
作時にはセンスアンプと駆動能力増加回路とを駆動して
駆動能力を大として作動させる。
センスアンプを駆動し、リセット期間のリフレッシュ動
作時にはセンスアンプと駆動能力増加回路とを駆動して
駆動能力を大として作動させる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＭＯＳダイナミック型ＲＡＭの第１の
実施例を示す回路図、第２図は第１図の実施例の動作を
示す波形図である。
実施例を示す回路図、第２図は第１図の実施例の動作を
示す波形図である。
本実施例は第５図の従来例にトランスファトランジスタ
Ｑ１２． Ｑ１２． Ｑ２２． Ｑ２２．〜＋ Ｑｎｚ
。
Ｑ１２． Ｑ１２． Ｑ２２． Ｑ２２．〜＋ Ｑｎｚ
。
Ｑ ｎ２と、センスアンプＳ Ａ ＋２． Ｓ Ａ ２
２．〜ＳＡ、、２とを付加したものである。
２．〜ＳＡ、、２とを付加したものである。
次に本実施例の動作について第２図を参照して説明する
。
。
アクティブ時の動作は従来例とほぼ同じであって主活性
化信号ＲＡＳが立下がると、プリチャージ信号φ。が立
下がり、ゲート信号φＴ２が立下がって、センスアンプ
５ＡｌｌＳＡ２□、〜、５Ａｆ１２はディジット線から
切離される。次に例えば、ワード線ＷＬ、が立上がって
メモリセルの情報がディジット線に現われ、ディジット
線ＤＬ、。
化信号ＲＡＳが立下がると、プリチャージ信号φ。が立
下がり、ゲート信号φＴ２が立下がって、センスアンプ
５ＡｌｌＳＡ２□、〜、５Ａｆ１２はディジット線から
切離される。次に例えば、ワード線ＷＬ、が立上がって
メモリセルの情報がディジット線に現われ、ディジット
線ＤＬ、。
Ｄ Ｌ ＋に微小差電位が発生する。次にゲート信号φ
７１を立下げセンスアンプＳ Ａ １ｒ、 Ｓ Ａ ２
ユ、〜ＳＡ、、ｌを切離した後、信号φＰｉｔ φＮＥ
がアクティブになり、センス動作が実施された後、スイ
ッチ信号Ｙ Ｓ ＋が立上がり入出力スイッチＱ ｙ＋
。
７１を立下げセンスアンプＳ Ａ １ｒ、 Ｓ Ａ ２
ユ、〜ＳＡ、、ｌを切離した後、信号φＰｉｔ φＮＥ
がアクティブになり、センス動作が実施された後、スイ
ッチ信号Ｙ Ｓ ＋が立上がり入出力スイッチＱ ｙ＋
。
Ｑ Ｙｌ＋ Ｑｖａ、 Ｑｙｚ、〜＋ ＱＹＩＩＩ Ｑ
ｙｎが入出力バスＩ１０．Ｉ１０とディジット線ＤＬ、
、ＤＬ、とを接続しメモリセル情報が周辺回路へと伝達
される。
ｙｎが入出力バスＩ１０．Ｉ１０とディジット線ＤＬ、
、ＤＬ、とを接続しメモリセル情報が周辺回路へと伝達
される。
アクティブ動作が終了し続いて主活性化信号ＲＡＳが立
上がってリセット動作に入ると、まず入出力スイッチが
立下がり、ゲート信号φア、が立上がってセンスアンプ
Ｓ Ａ ＋１． Ｓ Ａ ２１．〜ＳＡ、、、とディジ
ット線ＤＬ、、ＤＬ、が接続されディジット線ＤＬ＋
、ＤＬＩの充放電が始まりメモリセルのリフレッシュ動
作に入る。続いてゲート信号φ丁２が立上がりセンスア
ンプＳＡ、□５Ａ２２．〜，５Ａｏ２ と ディジッ
ト線ＤＬ、。
上がってリセット動作に入ると、まず入出力スイッチが
立下がり、ゲート信号φア、が立上がってセンスアンプ
Ｓ Ａ ＋１． Ｓ Ａ ２１．〜ＳＡ、、、とディジ
ット線ＤＬ、、ＤＬ、が接続されディジット線ＤＬ＋
、ＤＬＩの充放電が始まりメモリセルのリフレッシュ動
作に入る。続いてゲート信号φ丁２が立上がりセンスア
ンプＳＡ、□５Ａ２２．〜，５Ａｏ２ と ディジッ
ト線ＤＬ、。
ＤＬ、が接続され、信号φＰＤ＋ φ０がアクティブ
になり、ディジット線ＤＬＩ 、ＤＬＩの充放電を助け
ることになる。リフレッシュ動作が終了するとワード線
を立下げプリチャージ信号φ。を立上げてディジット線
対及び信号φＰＥ＋ φＮＥ＋ φＰＤ１φ８．を−Ｖ
ＣＣレベルにする。
になり、ディジット線ＤＬＩ 、ＤＬＩの充放電を助け
ることになる。リフレッシュ動作が終了するとワード線
を立下げプリチャージ信号φ。を立上げてディジット線
対及び信号φＰＥ＋ φＮＥ＋ φＰＤ１φ８．を−Ｖ
ＣＣレベルにする。
第３図は本発明の第２の実施例を示す回路図、第４図は
第３図の実施例の動作を示す波形図である。
第３図の実施例の動作を示す波形図である。
本実施例は第５図の従来例の信号φ１５．φ８．を生成
するためにトランジスタＱ ３＋ 、 Ｑ ３１ 、
Ｑ ３２Ｑ３２を付加したものである。
するためにトランジスタＱ ３＋ 、 Ｑ ３１ 、
Ｑ ３２Ｑ３２を付加したものである。
アクティブ期間中のセンス動作は信号φＰ１が立下がり
、φＮ１が立上がることにより信号φＰＥφＮＥを駆動
して行う。主活性化信号ＲＡＳがリセットされゲート信
号φア、が立上がってリセット動作が始まると信号φ、
２が立下がり、信号φＮ２が立上がりセンスアンプを駆
動する信号ψＰＥφ□の能力が大きくなる。
、φＮ１が立上がることにより信号φＰＥφＮＥを駆動
して行う。主活性化信号ＲＡＳがリセットされゲート信
号φア、が立上がってリセット動作が始まると信号φ、
２が立下がり、信号φＮ２が立上がりセンスアンプを駆
動する信号ψＰＥφ□の能力が大きくなる。
［発明の効果］
以上説明したように本発明は、アクティブ期間中のセン
ス動作におけるセンスアンプの駆動能力は小さく抑え、
リセット期間中のリフレッシュ動作におけるセンスアン
プの駆動能力は大きくすることにより、センス動作時の
電源・グランドノイズを小さく抑え誤動作を防ぎ、かつ
、リフレッシュ動作を高速に行ってリセットに要する時
間を短くすることができる効果がある。
ス動作におけるセンスアンプの駆動能力は小さく抑え、
リセット期間中のリフレッシュ動作におけるセンスアン
プの駆動能力は大きくすることにより、センス動作時の
電源・グランドノイズを小さく抑え誤動作を防ぎ、かつ
、リフレッシュ動作を高速に行ってリセットに要する時
間を短くすることができる効果がある。
第１図は本発明のＭＯＳダイナミック型ＲＡＭの第１の
実施例を示す回路図、第２図は第１図の実施例の動作を
示す波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図の実施例の動作を示す波形図、第５
図は従来例を示す回路図、第６図は第５図の従来例の動
作を示す波形図である。 ｑ Δ １． ｑ Δ −４〜 ｑ Δ
−−、、、−）フ −ノ フ マ −ノ −ｒＱ ＋
１＋ Ｑ ２１１〜＋Ｑｎｚ・・・トランスファトラン
ジ′スタ、 ＷＬＩ 、ＷＬ２、〜 ・・・ワード線、■１０，１／
○・・・入出力バス、 ＰＲ，、ＰＲ２、〜、ＰＲ１１・・・プリチャージ回路
。
実施例を示す回路図、第２図は第１図の実施例の動作を
示す波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図の実施例の動作を示す波形図、第５
図は従来例を示す回路図、第６図は第５図の従来例の動
作を示す波形図である。 ｑ Δ １． ｑ Δ −４〜 ｑ Δ
−−、、、−）フ −ノ フ マ −ノ −ｒＱ ＋
１＋ Ｑ ２１１〜＋Ｑｎｚ・・・トランスファトラン
ジ′スタ、 ＷＬＩ 、ＷＬ２、〜 ・・・ワード線、■１０，１／
○・・・入出力バス、 ＰＲ，、ＰＲ２、〜、ＰＲ１１・・・プリチャージ回路
。
Claims (1)
- 【特許請求の範囲】 １、複数個のメモリセルに接続されたディジット線対と
センスアンプとをトランスファトランジスタを介して接
続する構成のＭＯＳダイナミック型ＲＡＭにおいて、 前記ディジット線対の充放電を行うメモリセルのリフレ
ッシュ動作時に前記センスアンプの駆動能力を増加させ
る駆動能力増加回路を有することを特徴とするＭＯＳダ
イナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08277390A JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08277390A JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283088A true JPH03283088A (ja) | 1991-12-13 |
| JP3270039B2 JP3270039B2 (ja) | 2002-04-02 |
Family
ID=13783754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08277390A Expired - Lifetime JP3270039B2 (ja) | 1990-03-29 | 1990-03-29 | Ｍｏｓダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270039B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757926B1 (ko) * | 2006-02-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 |
-
1990
- 1990-03-29 JP JP08277390A patent/JP3270039B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757926B1 (ko) * | 2006-02-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 |
| US7486581B2 (en) | 2006-02-07 | 2009-02-03 | Hynix Semiconductor Inc. | Circuit and method for controlling sense amplifier of semiconductor memory apparatus |
| US7843755B2 (en) | 2006-02-07 | 2010-11-30 | Hynix Semiconductor Inc. | Circuit and method for controlling sense amplifier of semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3270039B2 (ja) | 2002-04-02 |
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