CN100592418C - 用于控制半导体存储装置的驱动器的电路及控制方法 - Google Patents

用于控制半导体存储装置的驱动器的电路及控制方法 Download PDF

Info

Publication number
CN100592418C
CN100592418C CN200610168240A CN200610168240A CN100592418C CN 100592418 C CN100592418 C CN 100592418C CN 200610168240 A CN200610168240 A CN 200610168240A CN 200610168240 A CN200610168240 A CN 200610168240A CN 100592418 C CN100592418 C CN 100592418C
Authority
CN
China
Prior art keywords
sign indicating
indicating number
output
data
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200610168240A
Other languages
English (en)
Other versions
CN101017702A (zh
Inventor
金敬勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101017702A publication Critical patent/CN101017702A/zh
Application granted granted Critical
Publication of CN100592418C publication Critical patent/CN100592418C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Abstract

一种用于控制半导体存储装置的驱动器的电路，包括：至少一个驱动单元，其中阻抗依据码值而设定；阻抗调整单元，其输出第一码及第二码，以便设定该至少一个驱动单元的阻抗；驱动加强控制单元，其输出调整码一段与定时数据相应的时间；及驱动加强单元，其输出通过使用调整码调整第一码及第二码而获得的第一加强码及第二加强码，使得可加强至少一个驱动单元的驱动能力。

Description

用于控制半导体存储装置的驱动器的电路及控制方法
技术领域
本发明涉及一种半导体存储装置，且特别涉及一种用于控制半导体存储装置的驱动器的电路及其控制方法。
背景技术
一般而言，半导体存储装置包括具有不同阻抗值的多个驱动器，以便对应于各种不同的数据输入及输出阻抗，且该多个驱动器可被选择性地操作，以便实现各种不同的输入及输出阻抗。
另外，半导体存储装置具有用于在驱动已转换(transited)的数据时降低阻抗的预加强(pre-emphasis)功能，以便改善驱动能力。因此，该半导体存储装置需要分离的驱动器以实现预加强功能。
以下将说明根据现有技术的一种用于控制半导体存储装置的驱动器的电路。
如图1中所示，根据现有技术的用于控制半导体存储装置的驱动器的电路包括：第一至第三驱动器40、70及100；阻抗调整单元10，其输出第一码PC<0:5>及第二码NC<0:5>，以便将第一至第三驱动器40、70及100中的每一个的阻抗值调整至设定值；驱动器控制单元20、50及80，其每一个均依据驱动器使能信号stinf<0:2>而输出第一码PC<0:5>及第二码NC<0:5>；数据处理单元30、60及90，其依据第一码PC<0:5>及第二码NC<0:5>而输出数据(UP：上拉数据，及DN：下拉数据)至对应的第一至第三驱动器40、70及100；辅助驱动器120，其依据输入辅助码而加强第一至第三驱动器40、70及100的驱动能力；辅助码处理单元110，其依据驱动加强使能信号PE而输出辅助码至辅助驱动器120；以及焊盘(pad)130，其共同地连接至第一至第三驱动器40、70和100以及辅助驱动器120的输出端子，并输出数据至外部设备。
第一至第三驱动器40、70及100中的每一个以及辅助驱动器120均包括具有多个PMOS晶体管的上拉驱动器和具有多个NMOS晶体管的下拉驱动器。在多个PMOS晶体管中的每一个中，源极共同地连接至电源端子VDDQ处，且漏极连接至一电阻器。在多个NMOS晶体管中的每一个中，漏极共同连接至接地端子，且源极连接至一电阻器。驱动器的数量依赖于电路设计，且图1示出了使用三个驱动器及一个辅助驱动器的典型电路。
在此将说明具有上述结构的根据现有技术的用于控制半导体存储装置的驱动器的电路装置的操作。
阻抗调整单元10输出第一码PC<0:5>及第二码NC<0:5>，以便调整每一驱动器的阻抗，使得每一驱动器的阻抗值与指定值相匹配。
驱动器控制单元20、50及80依据该驱动器使能信号stinf<0:2>而将第一码PC<0:5>及第二码NC<0:5>截取(intercept)，或将其输出至对应的数据处理单元30、60及90。例如，当信号stinf<0>在逻辑高电平处被使能时，驱动器控制单元20输出第一码PC<0:5>及第二码NC<0:5>至数据处理单元30，但当信号stinf<0>在逻辑低电平处被禁止时，驱动器控制单元20不会输出第一码PC<0:5>及第二码NC<0:5>至数据处理单元30。
数据处理单元30、60及90依据第一码PC<0:5>而输出该上拉数据UP至第一至第三驱动器40、70及100处，且依据第二码NC<0:5>而输出下拉数据DN至对应的第一至第三驱动器40、70及100处。
因此，第一至第三驱动器40、70及100驱动上拉数据UP和下拉数据DN。
当依据数据转换(transition)而需执行预加强功能时，驱动加强使能信号PE变为被使能，且辅助码处理单元110输出指定的辅助码。
结果，辅助驱动器120加强了驱动能力。
即，第一至第三驱动器40、70及100和辅助驱动器120彼此连接，且其内部晶体管彼此并联。因此，当辅助驱动器120操作时，所有驱动器的总阻抗值被降低，由此加强了驱动能力。
然而，根据现有技术的用于控制半导体存储装置的驱动器的电路具有下列的问题。
首先，由于电容因晶体管与电阻器之间的连接节点而存在于每一驱动器中，所以当驱动器的数量增加时，电容便增加，因而恶化了阻抗特性。
第二，因为分离的驱动器为执行预加强功能所需，所以较大的布局面积是必需的。
发明内容
本发明的实施例提供一种用于控制半导体存储装置的驱动器的电路及其控制方法，其中阻抗特性可被改善，且布局面积可被减小。
本发明提供了一种用于控制半导体存储装置的驱动器的电路，包括：至少一个驱动单元，所述驱动单元中的每一个具有依据至少一个码值而被设定的阻抗；阻抗调整单元，其被配置为输出第一码及第二码，以便设定所述至少一个驱动单元的所述阻抗；驱动加强控制单元，其具有被配置为接收定时数据及偏移数据的输入，且其被配置为依据所述偏移数据在对应于所述定时数据的时间内输出调整码；及驱动加强单元，其具有被配置为接收所述第一码、所述第二码、和所述调整码的输入，且其被配置为输出通过使用所述调整码调整所述第一码及所述第二码而获得的第一加强码及第二加强码，其中所述第一加强码及所述第二加强码加强所述至少一个驱动单元的驱动能力。
所述驱动加强单元包括加法器，其被配置为将所述调整码加至所述第一码及所述第二码，并输出所述第一加强码及所述第二加强码。
本发明还提供了一种控制半导体存储装置的驱动器的方法，所述驱动器包括至少一个其中阻抗依据码值来设定的数据驱动单元，所述方法包括：产生调整码，以便依据偏移数据而调整所述码值；及使用所述调整码改变所述码值一段对应于定时数据的时间，以便改变所述数据驱动单元的所述阻抗。
所述偏移数据及所述定时数据通过设定模式寄存器来设定。
对应于所述定时数据的所述时间是通过延迟DLL时钟一段预定时间而产生的时间。
改变所述码值是通过将所述调整码加至所述码值而完成的，使得所述至少一个数据驱动单元的所述阻抗减少。
本发明还提供了一种用于控制半导体存储装置的驱动器的电路，包括：至少一个驱动单元，其被配置为以对应于至少一个指定码的阻抗执行数据驱动；驱动控制单元，其被配置为改变所述至少一个指定码，使得所述至少一个驱动单元的驱动能力被加强一段预定时间；至少一个驱动器控制单元，其具有被配置为接收改变的至少一个指定码的输入，且其被配置为依据驱动器使能信号输出或截取改变的至少一个指定码；及至少一个数据处理单元，其被配置为依据改变的至少一个指定码将数据输出至所述至少一个驱动单元。
所述驱动控制单元包括：驱动加强控制单元，其具有被配置为接收定时数据及偏移数据的输入，且其被配置为依据所述偏移数据输出调整码一段对应于所述定时数据的时间；及驱动加强单元，其具有被配置为接收所述至少一个指定码及所述调整码的输入，且其被配置为输出通过使用所述调整码改变所述至少一个指定码而获得的至少一个加强码，其中所述至少一个指定码加强了所述至少一个驱动单元的驱动能力。
所述驱动加强控制单元包括：定时控制单元，其被配置为使能码输出使能信号一段由所述定时数据设定的时间；及调整码输出单元，其被配置为依据偏移数据在所述码输出使能信号的使能时间中输出所述调整码。
所述定时数据及所述偏移数据被设定在模式寄存器中。
所述定时控制单元包括：定时信号发生器，其被配置为产生若干具有与预定单位时间相对应的时间差的定时信号；多路复用器，其被配置为输出由所述定时信号发生器依据所述定时数据输出的所述定时信号中的一个；及码输出使能信号发生器，其被配置为利用由所述多路复用器输出的所述定时信号产生码输出使能信号。
所述定时信号发生器包括多个延迟元件，其被配置为延迟DLL时钟一段预定单位时间，并输出所述延迟的DLL时钟。
所述多路复用器包括被配置为接收所述定时信号的多个开关，所述开关依据所述定时数据而导通。
所述码输出使能信号发生器包括：具有输出及输入的第一反向器，所述输入被配置为接收所述多路复用器的输出；具有输出及输入的NAND门，所述输入被配置为接收所述第一反向器的输出及DLL时钟；及第二反向器，其具有被配置为接收所述NAND门的所述输出的输入，且其被配置为输出所述码输出使能信号。
所述调整码输出单元包括：多个NAND门，其每个具有被配置为接收所述偏移数据的第一输入端子，被配置为接收所述码输出使能信号的第二输入端子，以及被配置为产生输出的输出端子；及多个反向器，其每个被配置为接收对应NAND门的输出并输出所述调整码。
所述驱动加强单元包括加法器，其被配置为将所述调整码加至所述至少一个指定码，并输出所述至少一个加强码。
所述驱动器控制单元包括：数据转换单元，其被配置为转换数据以便使能上拉及下拉驱动；上拉驱动器控制单元，其被配置为依据所述驱动器使能信号而确定是否从所述至少一个加强码输出第一加强码；及下拉驱动器控制单元，其被配置为依据所述驱动器使能信号而确定是否从所述至少一个加强码输出第二加强码。
所述数据转换单元包括：第一反向器，其被配置为接收上拉数据，且输出反转上拉数据；及第二反向器，其被配置为接收下拉数据，且输出反转下拉数据。
所述上拉驱动器控制单元包括：第一反向器，其被配置为接收所述驱动器使能信号，并输出反转驱动器使能信号；多个第二反向器，其每个具有输出，所述多个第二反向器分别被配置为接收所述第一加强码；及多个NOR门，其每个具有被配置为共同地接收所述反转驱动器使能信号的第一输入端子、被配置为接收对应第二反向器的输出的第二输入端子，且其被配置为输出所述第一加强码。
所述下拉驱动器控制单元包括多个NAND门，其每个具有被配置为共同地接收所述驱动器使能信号的第一输入端子、被配置为接收所述第二加强码的第二输入端子，且其被配置为输出反转第二加强码。
所述数据处理单元包括：上拉数据处理单元，其被配置为依据所述第一加强码而输出反转上拉数据至所述驱动单元；及下拉数据处理单元，其被配置为依据反转第二加强码而输出反转下拉数据至所述驱动单元。
所述上拉数据处理单元包括：第一反向器，其具有被配置为接收所述反转上拉数据的输入，及输出；第二反向器，其具有被配置为接收所述第一加强码的输入，及输出；通过门，其具有输出端子、与所述第一反向器的所述输出耦接的输入端子、与所述第二反向器的所述输出耦接的第一控制端子、及被配置为接收所述第一加强码的第二控制端子；晶体管，其具有与所述第二反向器的所述输出耦接的栅极、与所述通过门的所述输出端子耦接的漏极、及被耦接至地的源极；及多个逻辑电路，其每个包括第三反向器，所述第三反向器具有被耦接至所述晶体管的所述漏极的输入端子，其中所述逻辑电路的数量等于所述第一加强码的位数。
所述下拉数据处理单元包括：第一反向器，其具有被配置为接收所述反转下拉数据的输入，及输出；第二反向器，其具有被配置为接收所述反转第二加强码的输入，及输出通过门，其具有输出端子、与所述第一反向器的所述输出耦接的输入端子、被配置为接收所述反转第二加强码的第一控制端子、及与所述第二反向器的所述输出耦接的第二控制端子；晶体管，其具有与所述第二反向器的所述输出耦接的栅极、与所述通过门的所述输出端子耦接的源极、及被耦接至电源的漏极；及第三反向器，其具有被耦接至所述晶体管的所述源极的输入端子。
本发明的实施例提供一种用于控制半导体存储装置的驱动器的电路。用于控制半导体存储装置的驱动器的装置可包括：至少一个驱动单元，其中阻抗依据码值而设定；阻抗调整单元，其输出第一码和第二码，以便设定该至少一个驱动单元的阻抗；驱动加强控制单元，其输出调整码一段对应于定时数据的时间；以及驱动加强单元，其输出通过使用调整码调整该第一码和该第二码而获得的第一加强码和第二加强码，使得该至少一个驱动单元的驱动能力得到加强。
本发明的另一实施例提供一种用于控制半导体存储装置的驱动器的方法，该驱动器可以包括至少一个其中阻抗依据码值而设定的数据驱动单元。该方法可包括下列步骤：产生调整码，以便依据偏移数据而调整码值；以及使用调整码改变码值一段对应于定时数据的时间，以便可改变数据驱动单元的阻抗。
根据本发明实施例的用于控制半导体存储装置的驱动器的电路及控制方法，由于可在不使用分离的驱动器的情况下加强驱动能力，将具有下列的效果：首先，因为不需设置执行预加强功能的分离驱动器，所以可以降低电容。因而可改善阻抗特性。第二，由于不需设置分离的驱动器，所以可以减小驱动器的形成面积。因而可增加布局的余量。
附图说明
图1是说明根据现有技术的用于控制半导体存储装置的驱动器的电路结构的框图；
图2是说明根据本发明的实施例的用于控制半导体存储装置的驱动器的电路结构的框图；
图3是说明图2中的驱动加强控制单元的内部结构的电路图；
图4是说明图2中的驱动加强单元的内部结构的电路图；
图5是说明图2中的驱动器控制单元的内部结构的电路图；及
图6是说明图2中的数据处理单元的内部结构的电路图。
具体实施方式
下文中将参照附图说明一种用于控制半导体存储装置的驱动器的装置及其控制方法的实施例。
图2是说明根据本发明实施例的用于控制半导体存储装置的驱动器的电路结构的框图。根据本发明实施例的用于控制半导体存储装置的驱动器的电路可这样的构成，使得预加强功能可在未设有分离的驱动器的情况下执行。
如图2中所示，根据本发明实施例的用于控制半导体存储装置的驱动器的电路可包括：多个驱动器250、280及310；阻抗调整单元200，其输出第一码PC<0:5>及第二码NC<0:5>，以便将多个驱动器250、280及310中的每一个的阻抗值调整至设定值；驱动加强控制单元210，其依据偏移数据offset<0:5>在与定时数据TD<0:N>对应的预定时间中输出调整码PEC<0:5>；驱动加强单元220，其输出通过使用调整码PEC<0:5>调整第一码PC<0:5>的值和第二码NC<0:5>的值而获得的第一加强码PC_E<0:5>和第二加强码NC_E<0:5>，以便加强多个驱动器250、280及310的驱动能力；多个驱动器控制单元230、260及290，其每一个均依据驱动器使能信号stinf<0:2>而输出第一加强码PC_E<0:5>及第二加强码NC_E<0:5>；多个数据处理单元240、270及300，其依据第一加强码PC_E<0:5>及第二加强码NC_E<0:5>而输出数据(UP：上拉数据，及DN：下拉数据)至多个相对应的驱动器250、280及310；以及焊盘320，其被共同地耦接至多个驱动器250、280及310的输出端子处，并输出数据至外部设备。
因为多个驱动器250、280及310可具有相同的内部结构，故仅描述驱动器250的结构。驱动器250可包括具有多个PMOS晶体管的上拉驱动器251及具有多个NMOS晶体管的下拉驱动器252。这里，在多个PMOS晶体管中的每一个中，源极被共同地耦接至电源端子VDDQ处，而漏极则被耦接至一电阻器。在多个NMOS晶体管中的每一个中，源极被共同地耦接至接地端子，而漏极则耦接至一数据下拉电阻。驱动器的数量取决于电路设计，而图2示出使用三个驱动器的典型实施例。再者，形成每一驱动器的晶体管及电阻器数量也非固定的。根据图2所示的结构，上拉驱动器251和下拉驱动器252中的每一个均具有六个晶体管及六个电阻器。当然，也可使用其他数量的驱动器、晶体管及电阻器。
驱动器250、280及310的阻抗值根据元件特性及环境因素可与期望值不同。因此，通过经由码输入来调整耦接的电阻的数量且选择性地导通驱动器中的晶体管，阻抗值可与期望值相符合。如图2中所示，当上拉驱动器251及下拉驱动器252中的每一个均具有六个晶体管时，第一码及第二码均具有六位。
图3是说明图2中的驱动加强控制单元的内部结构的电路图。如图3所示，驱动加强控制单元210可包括：定时控制单元211，其使能码输出使能信号CE一段由定时数据TD<0:N>所设定的预定时间；及调整码输出单元212，其在码输出使能信号CE使能时依据偏移数据offset<0:5>输出调整码PEC<0:5>。定时数据TD<0:N>及偏移数据offset<0:5>被设定在设定半导体存储装置的不同操作条件的模式寄存器中，并可在操作时被供应。定时数据TD<0:N>及偏移数据offset<0:5>可被重新设定或改变。
定时控制单元211可包括：定时信号发生器211-1，其具有多个延迟元件，并产生通过延迟DLL(延迟锁相回路)时钟DLL-CLK一段预定量的时间而获得的定时信号；多路复用器211-2，其具有多个接收由定时信号发生器211-1所输出的定时信号的开关SW，并依据定时数据TD<0:N>而输出定时信号中的一个；及码输出使能信号发生器211-3，其利用由多路复用器211-2输出的定时信号来产生码输出使能信号CE。码输出使能信号发生器211-3包括：第一反向器IV11，其接收多路复用器211-2的输出；第一NAND门ND11，其接收DLL时钟DLL_CLK和第一反向器IV11的输出；以及第二反向器IV12，其接收第一NAND门ND11的输出并输出码输出使能信号CE。
调整码输出单元212可包括：第二至第七NAND门ND12至ND17，其中每个均具有接收偏移数据offset<0:5>的第一输入端子和接收码输出使能信号CE的第二输入端子；以及第三至第八反向器IN13至IV18，其可接收第二至第七NAND门ND12至ND17的各个输出并分别输出调整码PEC<0:5>。
图4是说明图2中的驱动加强单元的内部结构的电路图。如图4中所示，驱动加强单元220可包括加法器221，其将调整码PEC<0:5>与第一码PC<0:5>和第二码NC<0:5>相加，并输出第一加强码PC_E<0:5>及第二加强码NC_E<0:5>。
图5是说明图2中的驱动器控制单元的内部结构的电路图。如图5中所示，驱动器控制单元230可包括：数据转换单元231，其转换数据以便使能上拉及下拉驱动；上拉驱动器控制单元232，其依据驱动器使能信号stinf<0>而确定是否输出第一加强码PC_E<0:5>；以及下拉驱动器控制单元233，其依据驱动器使能信号stinf<0>而确定是否输出第二加强码NC_E<0:5>。驱动器控制单元260及290中的每一个具有与驱动器控制单元230相同的结构。
数据转换单元231可包括：第一反向器IV21，其接收上拉数据UP，并输出反转上拉数据UPb；以及第二反向器IV22，其接收下拉数据DN，并输出反转下拉数据DNb。
上拉驱动器控制单元232可包括：第三反向器IV23，其接收驱动器使能信号stinf<0>，并输出反转驱动器使能信号stinfb<0>；第四至第九反向器IV24至IV29，其分别接收第一加强码PC_E<0:5>；及第一至第六NOR门NR21至NR26，其每一个均具有共同被输入反转驱动器使能信号stinfb<0>的第一输入端子以及分别接收第四至第九反向器IV24至IV29的输出的第二输入端子，且其输出第一加强码PC_E<0:5>。
下拉驱动器控制单元233可包括第一至第六NAND门ND21至ND26，其每一个均具有共同被输入驱动器使能信号stinfb<0>的第一输入端子以及接收第二加强码NC_E<0:5>的第二输入端子，且其输出反转第二加强码NC_Eb<0:5>。
图6说明图2中的数据处理单元的内部结构的电路图。如图6中所示，数据处理单元240可包括：上拉数据处理单元241，其依据第一加强码PC_E<0:5>而输出反转上拉数据UPb至驱动器250；以及下拉数据处理单元242，其依据反转第二加强码NC_Eb<0:5>而输出反转下拉数据DNb至驱动器250。数据处理单元270和300中的每个具有与数据处理单元240相同的结构。
上拉数据处理单元241包括逻辑电路，其确定是否以相同于第一加强码PC_E<0:5>的位数输出反转上拉数据UPb。因为所有的逻辑电路均具有相同的结构，所以以下将描述接收第一加强码PC_E<0>的逻辑电路的结构。该逻辑电路包括：第一反向器IV31，其接收反转上拉数据UPb；第二反向器IV32，其接收码PC_E<0>；通过门PG31，其具有接收第一反向器IV31的输出的输入端子、接收第二反向器IV32的输出的第一控制端子、及接收码PC_E<0>的第二控制端子；晶体管M31，其栅极接收第二反向器IV32的输出、其源极被耦接至通过门PG31的输出端子、且其漏极被耦接至地；以及第三反向器IV33，其输入端子被耦接至晶体管M31的源极。
下拉数据处理单元242可包括逻辑电路，其确定是否以相同于反转第二加强码NC_Eb<0:5>的位数输出反转上拉数据DNb。因为所有的逻辑电路均具有相同的结构，所以这里将描述接收码NC_Eb<0>的逻辑电路的结构。逻辑电路包括：第一反向器IV41，其接收反转下拉数据DNb；第二反向器IV42，其接收码NC_Eb<0>；通过门PG41其具有接收第一反向器IV41的输出的输入端子、接收码NC_Eb<0>的第一控制端子、及接收第二反向器IV42的输出的第二控制端子；晶体管M41，其栅极接收第二反向器IV42的输出、其漏极被耦接至该通过门PG41的输出端子、且其源极被耦接至电源VDD；以及第三反向器IV43，其输入端子被耦接至晶体管M41的漏极。
下文中将描述控制具有上述结构的根据本发明实施例的半导体存储装置的驱动器的典型操作。
首先，在图3所示的驱动加强控制单元210的定时控制单元211中的定时信号发生器211-1经由多个延迟元件Delay延迟一DLL时钟DLL_CLK，以便产生定时信号。
包括在多路复用器(multiplexer)211-2中的多个开关SW中的一个依据定时数据TD<0:5>而被导通。
通过多路复用器211-2的已被导通的开关SW的定时信号被输入至码输出使能信号发生器211-3。
码输出使能信号发生器211-3使多路复用器211-2的输出与DLL时钟DLL_CLK同步，并输出具有预定使能时段的码输出使能信号CE。
在码输出使能信号CE的电压电平在逻辑高电平处变为使能的时段中，调整码输出单元212输出调整码PEC<0:5>。在码输出使能信号CE的电压电平在逻辑低电平处变为禁止的时段中，调整码PEC<0:5>的码值被固定在低电平。
图4所示的驱动加强单元220的加法器221输出第一加强码PC_E<0:5>及第二加强码NC_E<0:5>至多个驱动器控制单元230、260及290，所述第一加强码PC_E<0:5>及第二加强码NC_E<0:5>是通过将调整码PEC<0:5>加至由阻抗调整单元210所输出的第一码PC<0:5>及第二码NC<0:5>而分别获得的。第一加强码PC_E<0:5>和第二加强码NC_E<0:5>中的每一个是这样的码，其将驱动器250、280及310的阻抗调整为进行驱动加强所需的阻抗。
例如，如果第一码PC<0:5>为“110000”，且第一加强码PC_E<0:5>为”110110”，则调整码PEC<0:5>为“000110”。
图5所示的驱动器控制单元230输出已被数据转换单元231反转的反转上拉数据UPb及反转下拉数据DNb。当sinf<0>被使能在逻辑高电平处时，上拉驱动器控制单元232输出第一加强码PC_E<0:5>至数据处理单元240处；且当stinf<0>被使能在逻辑高电平处时，下拉驱动器控制单元233输出反转第二加强码NC_Eb<0:5>至数据处理单元240处。驱动器控制单元260及290也以与驱动器控制单元230相同的方式操作。
然后，当第一加强码PC_E<0:5>被设定在逻辑高电平时，图6所示的数据处理单元240的上拉数据处理单元241输出反转上拉数据UPb<0:5>至驱动器250。例如，当PC_E<0>被使能在逻辑高电平处时，通过门PG31被导通。结果，反转上拉数据UPb<0>被输出至驱动器250。进一步，当反转第二加强码NC_Eb<0:5>被设定在逻辑低电平时，下拉数据处理单元242输出反转下拉数据DNb<0:5>至驱动器250处。例如，当NC_Eb<0>变为低电平(NC_E<0>变为高电平)时，通过门PG41被导通。反转下拉数据DNb<0>被输出至驱动器250。数据处理单元270及300也以相同于数据处理单元240的方式操作。
多个驱动器250、280及310驱动反转上拉数据UPb<0>及反转下拉数据DNb<0:5>，并经由焊盘320而将其输出。在多个驱动器250、280及310中的每一个中，通过第一加强码PC_E<0:5>及第二加强码NC_E<0:5>而被导通的晶体管数量会增加，且因此耦接的电阻的数量会增加，从而降低了总的阻抗。因此，与其中多个驱动器250、280及310接收第一码PC<0:5>及第二码NC<0:5>的情况相比，驱动能力已被加强。
即，根据图1所示的现有技术，预加强功能是通过辅助驱动器120而被分离地执行，但根据本发明的实施例，该预加强功能可通过使用如图2所示的多个驱动器250、280及310来执行，而没有使用分离的驱动器。当所有的调整码PEC<0:5>通过驱动加强控制单元210被输出为0时，多个驱动器250、280及310将依据第一码PC<0:5>及第二码NC<0:5>来执行数据驱动操作。
很显然的，对于本领域技术人员而言，在不偏离本发明的精神与范围的情形下，各种修改与变化是可能的。因此，应了解到上述各个实施例仅为示例而非限制。本发明的范围是由所附权利要求而非说明书来限定，且因此，在权利要求的界限与范围内的所有变化与修改，或在权利要求的界限与范围的同等物皆被权利要求覆盖。
根据本发明实施例的用于控制半导体存储装置的驱动器的电路及控制方法，由于可在不使用分离的驱动器的情况下加强驱动能力，将具有下列的效果：
首先，因为不需设置执行预加强功能的分离驱动器，所以可以降低电容。因而可改善阻抗特性。
第二，由于不需设置分离的驱动器，所以可以减小驱动器的形成面积。因而可增加布局的余量。

Claims (23)

1.一种用于控制半导体存储装置的驱动器的电路，包括：
至少一个驱动单元，所述驱动单元中的每一个具有依据至少一个码值而被设定的阻抗；
阻抗调整单元，其被配置为输出第一码及第二码，以便设定所述至少一个驱动单元的所述阻抗；
驱动加强控制单元，其具有被配置为接收定时数据及偏移数据的输入，且其被配置为依据所述偏移数据在对应于所述定时数据的时间内输出调整码；及
驱动加强单元，其具有被配置为接收所述第一码、所述第二码和所述调整码的输入，且其被配置为输出通过使用所述调整码调整所述第一码及所述第二码而获得的第一加强码及第二加强码，其中所述第一加强码及所述第二加强码加强所述至少一个驱动单元的驱动能力。
2.如权利要求1的电路，
其中所述驱动加强单元包括加法器，其被配置为将所述调整码加至所述第一码及所述第二码，并输出所述第一加强码及所述第二加强码。
3.一种控制半导体存储装置的驱动器的方法，所述驱动器包括至少一个其中阻抗依据码值来设定的数据驱动单元，所述方法包括：
产生调整码，以便依据偏移数据而调整所述码值；及
使用所述调整码改变所述码值一段对应于定时数据的时间，以便改变所述数据驱动单元的所述阻抗。
4.如权利要求3的方法，
其中所述偏移数据及所述定时数据通过设定模式寄存器来设定。
5.如权利要求3的方法，
其中对应于所述定时数据的所述时间是通过延迟DLL时钟一段预定时间而产生的时间。
6.如权利要求3的方法，
其中改变所述码值是通过将所述调整码加至所述码值而完成的，使得所述至少一个数据驱动单元的所述阻抗减少。
7.一种用于控制半导体存储装置的驱动器的电路，包括：
至少一个驱动单元，其被配置为以对应于至少一个指定码的阻抗执行数据驱动；
驱动控制单元，其被配置为改变所述至少一个指定码，使得所述至少一个驱动单元的驱动能力被加强一段预定时间；
至少一个驱动器控制单元，其具有被配置为接收所改变的至少一个指定码的输入，且其被配置为依据驱动器使能信号输出或截取所改变的至少一个指定码；及
至少一个数据处理单元，其被配置为依据所改变的至少一个指定码将数据输出至所述至少一个驱动单元。
8.如权利要求7的电路，
其中所述驱动控制单元包括：
驱动加强控制单元，其具有被配置为接收定时数据及偏移数据的输入，且其被配置为依据所述偏移数据输出调整码一段对应于所述定时数据的时间；及
驱动加强单元，其具有被配置为接收所述至少一个指定码及所述调整码的输入，且其被配置为输出通过使用所述调整码改变所述至少一个指定码而获得的至少一个加强码，其中所述至少一个指定码加强了所述至少一个驱动单元的驱动能力。
9.如权利要求1或8的电路，
其中所述驱动加强控制单元包括：
定时控制单元，其被配置为使能码输出使能信号一段由所述定时数据设定的时间；及
调整码输出单元，其被配置为依据偏移数据在所述码输出使能信号的使能时间中输出所述调整码。
10.如权利要求9的电路，
其中所述定时数据及所述偏移数据被设定在模式寄存器中。
11.如权利要求9的电路，
其中所述定时控制单元包括：
定时信号发生器，其被配置为产生若干具有与预定单位时间相对应的时间差的定时信号；
多路复用器，其被配置为输出由所述定时信号发生器依据所述定时数据输出的所述定时信号中的一个；及
码输出使能信号发生器，其被配置为利用由所述多路复用器输出的所述定时信号产生码输出使能信号。
12.如权利要求11的电路，
其中所述定时信号发生器包括多个延迟元件，其被配置为延迟DLL时钟一段预定单位时间，并输出所述延迟的DLL时钟。
13.如权利要求11的电路，
其中所述多路复用器包括被配置为接收所述定时信号的多个开关，所述开关依据所述定时数据而导通。
14.如权利要求11的电路，
其中所述码输出使能信号发生器包括：
具有输出及输入的第一反向器，所述输入被配置为接收所述多路复用器的输出；
具有输出及输入的NAND门，所述输入被配置为接收所述第一反向器的输出及DLL时钟；及
第二反向器，其具有被配置为接收所述NAND门的所述输出的输入，且其被配置为输出所述码输出使能信号。
15.如权利要求9的电路，
其中所述调整码输出单元包括：
多个NAND门，其每个具有被配置为接收所述偏移数据的第一输入端子，被配置为接收所述码输出使能信号的第二输入端子，以及被配置为产生输出的输出端子；及
多个反向器，其每个被配置为接收对应NAND门的输出并输出所述调整码。
16.如权利要求8的电路，
其中所述驱动加强单元包括加法器，其被配置为将所述调整码加至所述至少一个指定码，并输出所述至少一个加强码。
17.如权利要求8的电路，
其中所述驱动器控制单元包括：
数据转换单元，其被配置为转换数据以便使能上拉及下拉驱动；
上拉驱动器控制单元，其被配置为依据所述驱动器使能信号而确定是否从所述至少一个加强码输出第一加强码；及
下拉驱动器控制单元，其被配置为依据所述驱动器使能信号而确定是否从所述至少一个加强码输出第二加强码。
18.如权利要求17的电路，
其中所述数据转换单元包括：
第一反向器，其被配置为接收上拉数据，且输出反转上拉数据；及
第二反向器，其被配置为接收下拉数据，且输出反转下拉数据。
19.如权利要求17的电路，
其中所述上拉驱动器控制单元包括：
第一反向器，其被配置为接收所述驱动器使能信号，并输出反转驱动器使能信号；
多个第二反向器，其每个具有输出，所述多个第二反向器分别被配置为接收所述第一加强码；及
多个NOR门，其每个具有被配置为共同地接收所述反转驱动器使能信号的第一输入端子、被配置为接收对应第二反向器的输出的第二输入端子，且其被配置为输出所述第一加强码。
20.如权利要求17的电路，
其中所述下拉驱动器控制单元包括多个NAND门，其每个具有被配置为共同地接收所述驱动器使能信号的第一输入端子、被配置为接收所述第二加强码的第二输入端子，且其被配置为输出反转第二加强码。
21.如权利要求20的电路，
其中所述数据处理单元包括：
上拉数据处理单元，其被配置为依据所述第一加强码而输出反转上拉数据至所述驱动单元；及
下拉数据处理单元，其被配置为依据所述反转第二加强码而输出反转下拉数据至所述驱动单元。
22.如权利要求21的电路，
其中所述上拉数据处理单元包括：
第一反向器，其具有被配置为接收所述反转上拉数据的输入，及输出；
第二反向器，其具有被配置为接收所述第一加强码的输入，及输出；
通过门，其具有输出端子、与所述第一反向器的所述输出耦接的输入端子、与所述第二反向器的所述输出耦接的第一控制端子、及被配置为接收所述第一加强码的第二控制端子；
晶体管，其具有与所述第二反向器的所述输出耦接的栅极、与所述通过门的所述输出端子耦接的漏极、及被耦接至地的源极；及
多个逻辑电路，其每个包括第三反向器，所述第三反向器具有被耦接至所述晶体管的所述漏极的输入端子，其中所述逻辑电路的数量等于所述第一加强码的位数。
23.如权利要求21的电路，
其中所述下拉数据处理单元包括：
第一反向器，其具有被配置为接收所述反转下拉数据的输入，及输出；
第二反向器，其具有被配置为接收所述反转第二加强码的输入，及输出
通过门，其具有输出端子、与所述第一反向器的所述输出耦接的输入端子、被配置为接收所述反转第二加强码的第一控制端子、及与所述第二反向器的所述输出耦接的第二控制端子；
晶体管，其具有与所述第二反向器的所述输出耦接的栅极、与所述通过门的所述输出端子耦接的源极、及被耦接至电源的漏极；及
第三反向器，其具有被耦接至所述晶体管的所述源极的输入端子。
CN200610168240A 2006-02-07 2006-12-28 用于控制半导体存储装置的驱动器的电路及控制方法 Expired - Fee Related CN100592418C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020060011594 2006-02-07
KR1020060011594A KR100656470B1 (ko) 2006-02-07 2006-02-07 반도체 메모리의 드라이버 제어장치 및 방법
KR1020060031618A KR100757926B1 (ko) 2006-02-07 2006-04-06 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법

Publications (2)

Publication Number Publication Date
CN101017702A CN101017702A (zh) 2007-08-15
CN100592418C true CN100592418C (zh) 2010-02-24

Family

ID=40720959

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610168240A Expired - Fee Related CN100592418C (zh) 2006-02-07 2006-12-28 用于控制半导体存储装置的驱动器的电路及控制方法

Country Status (4)

Country Link
US (4) US7486581B2 (zh)
JP (1) JP2007213786A (zh)
KR (2) KR100656470B1 (zh)
CN (1) CN100592418C (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621770B1 (ko) * 2004-12-14 2006-09-19 삼성전자주식회사 반도체 메모리 장치 및 그의 구동 및 테스팅 방법
US7372746B2 (en) 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
KR100656470B1 (ko) * 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR100821580B1 (ko) * 2006-10-12 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치
US7795918B2 (en) * 2007-08-16 2010-09-14 Texas Instruments Incorporated Adjusting output buffer timing based on drive strength
US7888968B2 (en) * 2009-01-15 2011-02-15 International Business Machines Corporation Configurable pre-emphasis driver with selective constant and adjustable output impedance modes
US8207754B2 (en) * 2009-02-24 2012-06-26 Stmicroelectronics International N.V. Architecture for efficient usage of IO
KR101045086B1 (ko) * 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
KR101045071B1 (ko) * 2009-11-30 2011-06-29 주식회사 하이닉스반도체 데이터 출력회로
KR101094946B1 (ko) * 2010-01-29 2011-12-15 주식회사 하이닉스반도체 반도체 집적 회로
KR101694804B1 (ko) * 2010-08-16 2017-01-11 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR101206099B1 (ko) 2010-12-29 2012-11-28 한양대학교 산학협력단 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법
JP5635459B2 (ja) * 2011-07-11 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101958394B1 (ko) * 2011-11-08 2019-03-14 에스케이하이닉스 주식회사 반도체 장치
US8947133B2 (en) * 2013-02-04 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for multi-level termination calibration for voltage mode drivers
JP6007843B2 (ja) * 2013-03-26 2016-10-12 富士通株式会社 信号伝送回路、半導体集積回路、及び信号伝送回路の調整方法
KR102163263B1 (ko) * 2014-03-27 2020-10-12 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
US9337807B2 (en) 2014-09-30 2016-05-10 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
KR102378520B1 (ko) * 2015-08-26 2022-03-25 에스케이하이닉스 주식회사 반도체 장치 및 시스템
US9779800B2 (en) 2015-09-16 2017-10-03 Micron Technology, Inc. Timing control circuit shared by a plurality of banks
KR20180057771A (ko) 2016-11-21 2018-05-31 매그나칩 반도체 유한회사 센스 앰프 구동 장치
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
KR20180106492A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
CN109872746A (zh) * 2017-12-05 2019-06-11 长鑫存储技术有限公司 一种驱动电阻电路
US10205451B1 (en) * 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246096A (ja) 1984-05-21 1985-12-05 Hitachi Ltd ダイナミツク型ｒａｍ
JPH0262784A (ja) 1988-08-29 1990-03-02 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
JP3270039B2 (ja) * 1990-03-29 2002-04-02 日本電気株式会社 Ｍｏｓダイナミック型ｒａｍ
US5606275A (en) * 1995-09-05 1997-02-25 Motorola, Inc. Buffer circuit having variable output impedance
US5737267A (en) 1996-04-10 1998-04-07 Townsend And Townsend And Crew Llp Word line driver circuit
KR100234365B1 (ko) * 1997-01-30 1999-12-15 윤종용 반도체 메모리장치의 리프레쉬 방법 및 회로
DE19919140B4 (de) * 1998-04-29 2011-03-31 National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung
DE19825258B4 (de) * 1998-06-05 2005-11-17 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis
KR100488538B1 (ko) * 1998-06-19 2005-09-02 삼성전자주식회사 임피던스조정회로를구비한반도체장치
KR100422441B1 (ko) * 1998-12-08 2004-05-17 삼성전자주식회사 임피던스 조절기능을 갖는 반도체 장치
KR100300079B1 (ko) * 1999-07-28 2001-11-01 김영환 센스앰프 구동회로
KR100328833B1 (ko) * 1999-09-07 2002-03-14 박종섭 반도체 메모리의 센스앰프 제어신호 발생회로
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
DE60024404T2 (de) * 2000-02-02 2006-08-03 Telefonaktiebolaget Lm Ericsson (Publ) Verfahren und Vorrichtung zur Vorverzerrung eines digitalen Signales
US6469924B2 (en) * 2000-07-14 2002-10-22 Infineon Technologies Ag Memory architecture with refresh and sense amplifiers
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
JP2002208277A (ja) 2001-01-05 2002-07-26 Toshiba Corp 半導体記憶装置のセンスアンプ制御回路
EP1257102A1 (en) * 2001-05-11 2002-11-13 Telefonaktiebolaget L M Ericsson (Publ) Digital line driver circuit operable with and without pre-emphasis
JP2002358778A (ja) 2001-05-30 2002-12-13 Hitachi Ltd 半導体集積回路装置
US6922074B2 (en) * 2002-02-07 2005-07-26 International Business Machines Corporation ASIC architecture for active-compensation of a programmable impedance I/O
SE526903C2 (sv) 2002-05-13 2005-11-15 Scania Cv Ab Gråjärnslegering och gjuten förbränningsmotorkomponent
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
US6940302B1 (en) * 2003-01-07 2005-09-06 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
US6924660B2 (en) * 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
KR100541815B1 (ko) * 2003-09-17 2006-01-11 삼성전자주식회사 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법
US6990030B2 (en) * 2003-10-21 2006-01-24 Hewlett-Packard Development Company, L.P. Magnetic memory having a calibration system
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
KR100620643B1 (ko) * 2004-04-12 2006-09-13 주식회사 하이닉스반도체 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US7092312B2 (en) 2004-08-03 2006-08-15 Micron Technology, Inc. Pre-emphasis for strobe signals in memory device
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
JP4401268B2 (ja) 2004-10-05 2010-01-20 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路及び半導体装置
JP2006140548A (ja) * 2004-11-10 2006-06-01 Renesas Technology Corp 半導体集積回路装置
KR100573826B1 (ko) * 2005-03-24 2006-04-26 주식회사 하이닉스반도체 반도체 기억 소자의 센스 앰프 구동 회로 및 구동 방법
KR100668497B1 (ko) * 2005-11-09 2007-01-12 주식회사 하이닉스반도체 비트라인 센스앰프 드라이버를 구비한 반도체 메모리 장치
KR100656470B1 (ko) 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법

Also Published As

Publication number Publication date
CN101017702A (zh) 2007-08-15
KR100757926B1 (ko) 2007-09-11
US7843755B2 (en) 2010-11-30
JP2007213786A (ja) 2007-08-23
KR100656470B1 (ko) 2006-12-11
US20070195604A1 (en) 2007-08-23
US20090190419A1 (en) 2009-07-30
US7486581B2 (en) 2009-02-03
US20070247942A1 (en) 2007-10-25
US7489159B2 (en) 2009-02-10
US20090146684A1 (en) 2009-06-11
US7782081B2 (en) 2010-08-24

Similar Documents

Publication Publication Date Title
CN100592418C (zh) 用于控制半导体存储装置的驱动器的电路及控制方法
US6201423B1 (en) Semiconductor device, semiconductor system, and digital delay circuit
US5786711A (en) Data output buffer for use in a semiconductor memory device
US5936896A (en) High speed and low power signal line driver and semiconductor memory device using the same
US5698994A (en) Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit
KR100474603B1 (ko) 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치
US8291248B2 (en) Non-volatile semiconductor memory device with power saving feature
US7081784B2 (en) Data output circuit of memory device
US20080117702A1 (en) Integrated circuit having a memory with process-voltage-temperature control
US7282968B2 (en) Data output driver and semiconductor memory device having the same
US5929654A (en) Temperature-insensitive current controlled CMOS output driver
US8149632B2 (en) Output circuit for a semiconductor memory device and data output method
CN101727808B (zh) 多功能集成电路和具有多功能集成电路的源极驱动器
US7884647B2 (en) Output driver
JP3640703B2 (ja) バス駆動回路、レシーバ回路およびバスシステム
US20100054074A1 (en) Voltage generation circuit and nonvolatile memory device including the same
US7804333B2 (en) Input buffer circuit
US5418756A (en) Edge transition detection disable circuit to alter memory device operating characteristics
US6278303B1 (en) Semiconductor device that can have standby current reduced by ceasing supply of clock signal, and that can maintain status of internal circuit
US7973591B2 (en) Internal voltage generation circuit with controlled enable pulse width
US6323691B1 (en) Logic circuit
JP2000341109A (ja) ロジックインターフェース回路及び半導体メモリ装置
KR20180018877A (ko) 레벨 쉬프터 및 그 동작 방법
JPH07211072A (ja) 改良されたプレチャージ電圧発生装置
US5831908A (en) Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100224

Termination date: 20131228