WO2020250334A1 - 半導体集積回路 - Google Patents

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WO2020250334A1
WO2020250334A1 PCT/JP2019/023240 JP2019023240W WO2020250334A1 WO 2020250334 A1 WO2020250334 A1 WO 2020250334A1 JP 2019023240 W JP2019023240 W JP 2019023240W WO 2020250334 A1 WO2020250334 A1 WO 2020250334A1
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pull
output
control signal
signal
power supply
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PCT/JP2019/023240
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理典 沖ノ井
小川　幸生
亮 東井
機一 濱崎
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株式会社ソシオネクスト
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    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Definitions

  • the present invention relates to a semiconductor integrated circuit.
  • the deterioration phenomenon in which the characteristics of transistors deteriorate when the transistor continues to be conductive has become a problem. For example, if the characteristics of the transistor that drives the output terminal of the semiconductor integrated circuit deteriorate and the duty ratio of the signal output to the output terminal changes, the reception margin of the signal in the device to which the signal is output decreases. The decrease in the reception margin becomes more remarkable as the operating frequency becomes higher.
  • a pull-up transistor is composed of a plurality of transistors connected in parallel and the conduction timings of the transistors are staggered to disperse the deterioration of the transistor characteristics.
  • the present invention has been made in view of the above points, and when the output terminal is set to a predetermined voltage according to the output signal output from the output terminal, it is possible to prevent the output terminal from being in a high impedance state.
  • the purpose when the output terminal is set to a predetermined voltage according to the output signal output from the output terminal, it is possible to prevent the output terminal from being in a high impedance state. The purpose.
  • the semiconductor integrated circuit has an output buffer that outputs a memory control signal supplied to a memory device connected to the external terminal to the external terminal, and a power supply line to the output buffer based on the power supply control signal.
  • the power supply control unit that controls the supply of the power supply voltage, the pull-up control unit that controls the pull-up of the external terminal based on the pull-up control signal, and the output period during which the memory control signal is output to the external terminal.
  • the power supply control unit generates the power supply control signal that supplies the power supply voltage to the output buffer, and the pull-up control unit generates the pull-up control signal that stops the pull-up of the external terminal, and generates the memory control signal.
  • the power supply control signal that stops the supply of the power supply voltage to the output buffer by the power supply control unit and the pull-up that pulls up the external terminal by the pull-up control unit during an idle period when no output is made to the external terminal. It has a control signal generation unit that generates a control signal.
  • the output terminal when the output terminal is set to a predetermined voltage according to the output signal output from the output terminal, it is possible to prevent the output terminal from being in a high impedance state.
  • the signal and the signal line for transmitting the signal are indicated by the same code, and the power supply and the power supply line are indicated by the same code.
  • the external terminals of the chip are indicated by double rectangles.
  • FIG. 1 shows the configuration of the semiconductor integrated circuit 100 of the first embodiment.
  • the system 300 mounts the semiconductor integrated circuit 100 together with the memory device 200.
  • the semiconductor integrated circuit 100 is a SoC (System on a Chip)
  • the memory device 200 is a NAND flash memory.
  • the system 300 mounts the semiconductor integrated circuit 100 and the memory device 200 on the system board, and connects them to each other by wiring on the system board.
  • the semiconductor integrated circuit 100 may be a CPU (Central Processing Unit), and the memory device 200 may be a memory device other than the NAND flash memory.
  • CPU Central Processing Unit
  • FIG. 1 shows only the output unit 10 that outputs the output signal OUT to the memory device 200 among the semiconductor integrated circuits 100.
  • the output unit 10 has an output buffer 20, high impedance control units 30 and 40 connected to the output buffer 20, and a pull-up / pull-down unit 50.
  • the high impedance control unit 30 is an example of a power supply control unit.
  • the output signal OUT is a read enable signal (REN).
  • the semiconductor integrated circuit 100 outputs a read enable signal to the memory device 200 alternately at a high level and a low level in a read cycle of reading data from the memory device 200.
  • the memory device 200 outputs read data to the semiconductor integrated circuit 100 in response to each of the rising edge and the falling edge of the read enable signal. That is, the memory device 200 operates in DDR (Double Data Rate).
  • the memory device 200 outputs read data in synchronization with the falling edge and the rising edge of the data strobe signal generated in the memory device 200.
  • the output signal OUT may be a control signal other than the read enable signal.
  • the output signal OUT is an example of a memory control signal.
  • the output buffer 20 has two CMOS (Complementary Metal Oxide Semiconductor) inverters 21 and 22 connected in series for transmitting the signal IN, which is the original signal of the output signal OUT, to the output terminal OUT.
  • the source of the p-channel MOS transistor of the CMOS inverters 21 and 22 is connected to the power supply line VDD via the high impedance control unit 30.
  • the source of the n-channel MOS transistor of the CMOS inverters 21 and 22 is connected to the ground line VSS (a type of power supply line) via the high impedance control unit 40.
  • the transistor with a circle on the gate is a p-channel MOS transistor, and the transistor without a circle on the gate is an n-channel MOS transistor.
  • the p-channel MOS transistor is also referred to simply as pMOS
  • the n-channel MOS transistor is also simply referred to as nMOS.
  • the high impedance control unit 30 has pMOSs 31 and 32 connected between the power supply line VDD and the pMOS sources of the CMOS inverters 21 and 22, respectively.
  • the gates of the pMOSs 31 and 32 receive the inversion logic of the enable signal EN via the inverters 33 and 34, respectively.
  • the enable signal EN is an example of a power supply control signal.
  • the pMOSs 31 and 32 are examples of power switches that are turned on or off based on the enable signal EN.
  • the high impedance control unit 40 has nMOS 41 and 42 connected between the nMOS source of the CMOS inverters 21 and 22 and the ground wire VSS, respectively.
  • the gates of nMOS 41 and 42 receive the enable signal EN.
  • the output unit 10 transmits the signal IN to the output terminal OUT during the period when the enable signal EN is high level, and stops the transmission of the signal IN to the output terminal OUT during the period when the enable signal EN is low level.
  • the high level is the power supply voltage VDD and the low level is the ground voltage VSS.
  • the pull-up / pull-down unit 50 has a pMOS 51 that connects the power supply line VDD and the output terminal OUT, and an nMOS 52 that connects the output terminal OUT and the ground line VSS.
  • the enable signal POEN is conducted during the low level period, and the output terminal OUT is connected to the power line VDD.
  • the pull-up / pull-down unit 50 is an example of a pull-up control unit, and the enable signal POEN is an example of a pull-up control signal.
  • the pMOS 51 is an example of a pull-up switch that functions as a resistance element when it is turned on.
  • the enable signal NOEN conducts during a high level period, and the output terminal OUT is connected to the ground line VSS.
  • conduction means electrically connecting the source and drain of the transistor, and means turning on the transistor.
  • Non-conducting means electrically shutting off the source and drain of the transistor, and turning off the transistor.
  • the read enable signal may be a complementary signal.
  • the semiconductor integrated circuit 100 apart from the output unit 10 shown in FIG. 1, the semiconductor integrated circuit 100 has an output unit that outputs a negative logic read enable signal to the memory device 200.
  • the circuit configurations of the output units 10 that output complementary read enable signals are the same.
  • An example of controlling the complementary signal output to the memory device 200 is shown in FIG.
  • FIG. 2 shows a control signal generation unit 60 that generates the enable signals EN and POEN of FIG.
  • the control signal generation unit 60 is mounted on the semiconductor integrated circuit 100.
  • the control signal generation unit 60 includes a latch circuit 62, an or circuit 64, and an AND circuit 66.
  • the latch circuit 62 is an example of a delay portion.
  • the latch circuit 62 receives the control signal CONT set to the high level during the output period of FIG. 5, which will be described later, and sets the low level during the idle period at the data input terminal D, receives the clock signal CLK at the clock terminal CK, and receives the clock signal CLK at the clock terminal CK. Outputs the delay control signal CONTD from.
  • the control signal CONT is an example of a timing signal
  • the delay control signal CONTD is an example of a delay timing signal.
  • the clock signal CLK is a synchronous clock that operates the internal circuit of the semiconductor integrated circuit 100, but one obtained by dividing the frequency of the synchronous clock may be used, or another clock signal may be used. ..
  • the or circuit 64 receives the control signal CONT and the delay control signal CONTD, and outputs the enable signal EN.
  • the AND circuit 66 receives the control signal CONT and the delay control signal CONTD, and outputs the enable signal POEN.
  • a delay circuit using a resistance element and a capacitance element may be used instead of the latch circuit 62.
  • the latch circuit 62 it is possible to generate a delay control signal CONTD that is delayed by the clock cycle time.
  • the delay time may fluctuate due to the fluctuation of the manufacturing process of the semiconductor integrated circuit 100 or the like.
  • the delay time can be set without being affected by the fluctuation of the manufacturing process.
  • FIG. 3 shows the timing of the signal for operating the control signal generation unit 60 of FIG.
  • the latch circuit 62 shown in FIG. 3 latches the control signal CONT in synchronization with the clock signal CLK, and outputs a delay control signal CONTD in which the latched control signal CONT is delayed by one clock cycle.
  • the or circuit 64 ORs the control signal CONT and the delay control signal CONTD. Then, the or circuit 64 generates an enable signal EN having a rising edge corresponding to the rising edge of the control signal CONT and a falling edge corresponding to the falling edge of the delay control signal CONTD.
  • the AND circuit 66 takes the logical product of the control signal CONT and the delay control signal CONTD. Then, the AND circuit 66 generates an enable signal POEN having a rising edge corresponding to the rising edge of the delay control signal CONTD and a falling edge corresponding to the falling edge of the control signal CONT.
  • the control signal generation unit 60 can generate an enable signal POEN including a high level period in the high level period of the enable signal EN. That is, by using the or circuit 64 and the AND circuit 66, it is possible to generate the enable signals EN and POEN having a predetermined inclusion relationship with a simple circuit. Further, the control signal generation unit 60 can generate enable signals EN and POEN with different timings based on one control signal CONT.
  • FIG. 4 shows the logic (truth table) of the signal that operates the output unit 10 shown in FIG.
  • "input” indicates an input signal to the output unit 10
  • “output” indicates an output signal from the output unit 10.
  • the output period is a period during which the output signal OUT (read enable signal) is output to the memory device 200 in the read cycle.
  • the idle period is, for example, a period provided before and after the output period of the output signal OUT in the read cycle.
  • the transition period is a period of transition from the idle period to the output period and a period of transition from the output period to the idle period in the read cycle.
  • the enable signals EN, POEN, and NOEN are set to low level L, and the signal IN is set to high level H or low level L. Due to the low level L enable signal EN, the pMOSs 31 and 32 of the high impedance control unit 30 and the nMOSs 41 and 42 of the high impedance control unit 40 are all brought into a non-conducting state. Therefore, the output buffer 20 is cut off from the power supply line VDD and the ground line VSS.
  • the pMOS 51 of the pull-up / pull-down section 50 becomes conductive, and the output terminal OUT is set to the high level H. That is, even when the output buffer 20 is cut off from the power supply line VDD, the pull-up / pull-down unit 50 sets the output terminal OUT to the high level H without the output terminal OUT becoming in the high impedance state. Therefore, for example, even when the output signal line OUT is not pulled up on the system board, it is possible to prevent the output terminal OUT from being in a high impedance state.
  • the output terminal OUT does not enter the high impedance state, for example, it is possible to prevent an erroneous output signal OUT from being generated due to a voltage change of a signal line adjacent to the output signal line OUT, and it is possible to prevent the memory device 200 from malfunctioning.
  • the nMOS 52 of the pull-up / pull-down unit 50 is brought into a non-conducting state by the enable signal NOEN of the low level L.
  • the enable signal EN is set to high level H
  • the enable signals POEN and NOEN are set to low level L
  • the signal IN is set to high level H.
  • the enable signal EN of the high level H brings the pMOSs 31 and 32 of the high impedance control unit 30 and the nMOSs 41 and 42 of the high impedance control unit 40 into a conductive state.
  • the CMOS inverter 21 outputs a low level
  • the CMOS inverter 22 outputs a high level H.
  • the low level L enable signal POEN maintains the conduction state of the pMOS of the pull-up / pull-down unit 50.
  • the output period is a period during which an output signal OUT (for example, a read enable signal) is output to the memory device 200.
  • the enable signals EN and POEN are set to high level H
  • the enable signals NOEN are set to low level L.
  • the signal IN is set to high level H or low level L according to the logic of the output signal OUT supplied to the memory device 200.
  • the operation of the output unit 10 during the output period is the same as the operation during the transition period, except that the logic of the output terminal OUT changes according to the logic of the signal IN.
  • the pMOS 51 of the pull-up / pull-down unit 50 is in a non-conducting state.
  • the output terminal OUT has the same logic as the signal IN due to the high level H enable signal EN, it is possible to prevent the output terminal OUT from being in a high impedance state.
  • the operation of the output unit 10 by the low-level enable signal NOEN is the same as the operation during the idle period.
  • FIG. 5 shows the timing of the signal for operating the output unit 10 shown in FIG.
  • the waveforms (logical levels) of the signals IN, EN, POEN, NOEN, and OUT during the idle period and the transition period are the same as those in the truth table shown in FIG.
  • the diagonally shaded rectangle during the idle period of the signal IN indicates high level H or low level L.
  • an output signal OUT with the same logic as the signal IN is generated.
  • the signal IN is generated in synchronization with the clock signal used in the semiconductor integrated circuit 100, and the signal IN has the same frequency as the clock signal frequency.
  • the flash memory sequentially outputs a data signal (not shown) after a predetermined time from each transition edge in response to each transition edge of the read enable signal. ..
  • the semiconductor integrated circuit 100 outputs a read command to the memory device 200 to execute the read operation before the waveform shown in FIG.
  • the output signal OUT which is a read enable signal output to the memory device 200, maintains a high level except during the output period.
  • the idle period is usually significantly longer than the output period.
  • the high level of the output signal OUT is generated by making the pMOS 51 of the pull-up / pull-down unit 50 conductive, and keeps the pMOS of the CMOS inverter 22 of the output buffer 20 in a non-conductive state. .. Therefore, it is possible to prevent the pMOS of the CMOS inverter 22 from deteriorating by BT (Bias, Temperature) during the idle period.
  • the pMOS of the CMOS inverter 22 generates a rising edge of the output signal OUT. Therefore, if BT deterioration occurs and the rising waveform of the output signal OUT becomes dull, the duty ratio of the output signal OUT during the output period may not satisfy the electrical specifications of the memory device 200.
  • the pMOS 51 of the pull-up / pull-down unit 50 that maintains the conductive state during the idle period may cause BT deterioration due to long-term use of the semiconductor integrated circuit 100. However, even if BT deterioration occurs in the pMOS 51, the output signal OUT is maintained at a high level at the falling edge timing of the enable signal POEN in FIG. 5, so that the access of the memory device 200 is not affected.
  • the pMOS 51 of the CMOS inverter 22 that generates the output signal OUT supplied to the memory device 200 is deteriorated by BT instead of being deteriorated by BT during the idle period in which the memory device 200 is not read-accessed. This makes it possible to prevent the duty ratio of the output signal OUT generated during the output period from shifting.
  • the pMOS of the CMOS inverter 22 is maintained in a conductive state in order to maintain the output terminal OUT at a high level during the idle period.
  • the long-term use of the semiconductor integrated circuit 100 may cause BT deterioration in the pMOS of the CMOS inverter 22, and the duty ratio of the output signal OUT generated during the output period may shift.
  • FIG. 6 shows a configuration in which the semiconductor integrated circuit 100 of FIG. 1 outputs complementary output signals OUT and / OUT to the memory device 200.
  • the output signal OUT is a positive logic (True) read enable signal
  • the output signal / OUT is a negative logic (Complementary) read enable signal.
  • the output signal / OUT is an example of a complementary memory control signal
  • the output terminal / OUT is an example of a complementary external terminal.
  • the circuit configuration of the output unit 12 (20, 30, 40, 50) that generates the output signal / OUT is the same as the circuit configuration of the output unit 10 (20, 30, 40, 50). Further, the output unit 12 operates by receiving the same enable signal EN as the output unit 10. However, the output buffer 20 of the output unit 12 receives a negative logic signal / IN having a logic opposite to the signal IN, and outputs a negative logic output signal / OUT.
  • the output buffer 20 of the output unit 12 is an example of a complementary output buffer, and the high impedance control unit 40 of the output unit 12 is an example of a complementary power supply control unit.
  • the ground wire VSS is an example of a complementary power supply line, and the ground voltage VSS is an example of a complementary power supply voltage.
  • the pull-up / pull-down unit 50 of the output unit 12 receives the enable signal POEN2 at the pMOS 51 and the enable signal NOEN2 at the nMOS 52.
  • the nMOS 52 is provided to pull down the output terminal / OUT for the negative logic signal / IN to a low level.
  • the nMOS 52 of the pull-up / pull-down unit 50 of the output unit 12 is an example of the pull-down control unit
  • the enable signal NOEN2 is an example of the pull-down control signal.
  • the output unit 10 for the output signal OUT and the output unit 12 for the output signal / OUT are designed in the same circuit and have the same layout except for the wiring layer. Data may be used.
  • the pull-up / pull-down section 50 for the output signal OUT and the pull-up / pull-down section 50 for the output signal / OUT may have the same circuit, and the same layout data may be used except for the wiring layer. As a result, the design efficiency can be improved.
  • FIG. 7 shows the logic (truth table) of the signals that operate the output units 10 and 12 shown in FIG. Detailed description of the same state as in FIG. 4 will be omitted.
  • the logic of the enable signal EN and the signal that operates the output unit 10 is the same as that of FIG. 2, and the operation of the output unit 10 is the same as that of FIG.
  • the enable signals POEN2 and NOEN2 are set to high level H
  • the signal / IN is set to low level L or high level H
  • the signal / IN is set to the signal IN in the idle period.
  • the output unit 12 receives the same enable signal EN as the output unit 10. Therefore, in the output unit 12 during the idle period, similarly to the output unit 10, pMOS 31, 32 and nMOS 41, 42 are all in a non-conducting state, and the output buffer 20 is cut off from the power supply line VDD and the ground line VSS.
  • the high level H enable signal NOEN2 causes the nMOS 52 of the pull-up / pull-down unit 50 of the output unit 12 to become conductive, so that the output terminal / OUT is set to the low level L.
  • the output signal line / OUT is not pulled down on the system board, it is possible to prevent the output signal line / OUT from being in a high impedance state, and it is possible to prevent the memory device 200 from malfunctioning. Can be done.
  • the high level H enable signal POEN2 Due to the high level H enable signal POEN2, the pMOS 51 of the pull-up / pull-down unit 50 of the output unit 12 becomes non-conducting.
  • the enable signals POEN2 and NOEN2 are set to high level H, and the signal / IN is set to low level L. Due to the enable signal EN of the high level H, the pMOSs 31 and 32 of the high impedance control unit 30 and the nMOSs 41 and 42 of the high impedance control unit 40 are all in a conductive state in the output unit 12. Due to the high level H enable signal POEN2, the pMOS 51 of the pull-up / pull-down unit 50 of the output unit 12 becomes non-conducting.
  • the high level H output by the output buffer 20 of the output unit 12 based on the low level L signal / IN and the nMOS 52 maintaining the conduction state by the high level H enable signal NOEN2 of the output terminal / OUT Maintain low level L.
  • the enable signal POEN2 is set to high level H and the enable signal NOEN2 is set to low level L. Further, the signal / IN is set to low level L or high level H according to the logic of the output signal / OUT supplied to the memory device 200. Due to the high level H enable signal POEN2, the pMOS 51 of the pull-up / pull-down unit 50 of the output unit 12 becomes non-conducting. The operation of the output unit 12 during the output period is the same as the operation during the transition period, except that the logic of the output terminal / OUT changes according to the logic of the signal / IN.
  • the enable signal NOEN2 is a signal obtained by inverting the logic of the enable signal POEN, and is generated by inverting the logic of the output of the AND circuit 66 in FIG. 2 by an inverter.
  • FIG. 8 shows the timing of signals for operating the output units 10 and 12 shown in FIG. A detailed description of the same operation as in FIG. 5 will be omitted. Since the waveforms of the enable signals POEN and NOEN are the same as those in FIG. 5, the illustration is omitted.
  • the output units 10 and 12 operate according to the truth table shown in FIG. 7, and output output signals OUT and / OUT (readable signals) complementary to the output period to the memory device 200.
  • the output signal / OUT which is a negative logic read enable signal to the memory device 200, is fixed at a low level except during the output period.
  • the output of the output buffer 20 of the output unit 12 is in a high impedance state, and the low level of the output signal / OUT is generated by conducting the nMOS 52 of the pull-up / pull-down unit 50 of the output unit 12.
  • the output buffer 20 may be directly connected to the power supply line VDD and the ground line VSS without providing the high impedance control units 30 and 40 in the output unit 12. .. In this case, the pull-up / pull-down unit 50 of the output unit 12 becomes unnecessary.
  • the nMOS in the final stage of the output buffer 20 is maintained in a conductive state according to the low level signal / IN, and the output terminal / OUT is maintained at the low level.
  • the circuit configurations of the output units 10 and 12 are different, the phases of the output signals OUT and / OUT may not be aligned during the output period. Therefore, in this embodiment, as shown in FIG. 6, the output units 10 and 12 are used as a common circuit, and the phases of the output signals OUT and / OUT are aligned. In other words, with the circuit configuration shown in FIG. 6, the design efficiency can be improved, the phases of the output signals OUT and / OUT can be aligned, and the operating margin of the memory device 200 can be improved.
  • the first embodiment it is possible to prevent the output terminal OUT from becoming a high impedance state at the time of transition from the idle period to the output period and at the transition from the output period to the idle period. That is, when the pull-up state of the output terminal OUT is switched according to the output signal OUT output from the output terminal OUT, it is possible to prevent the output terminal OUT from becoming a high impedance state.
  • the output terminal OUT by providing a transition period in which the high level period of the signal IN and the enable signal EN and the low level period of the enable signal POEN overlap, it is possible to prevent the output terminal OUT from becoming a high impedance state. As a result, it is possible to prevent the output signal line OUT from changing to an erroneous level under the influence of noise, and it is possible to prevent a malfunction of the memory device 200.
  • the control signal generation unit 60 can generate enable signals EN and POEN with different timings based on one control signal CONT. Further, the enable signals EN and POEN having a predetermined inclusion relationship can be generated by the simple control signal generation unit 60 including the or circuit 64 and the AND circuit 66. Then, by providing a transition period in which the high level period of the signal IN and the enable signal EN and the low level period of the enable signal POEN overlap, it is possible to prevent the output terminal OUT from becoming a high impedance state.
  • the output signal OUT is fixed at a high level by the pull-up dedicated pMOS 51 during the idle period, it is possible to prevent the BT deterioration of the pMOS of the output buffer 20 that outputs the output signal OUT during the output period.
  • the pMOS 51 that does not affect the operation during the output period is deteriorated by BT to prevent the output timing and phase of the output signal OUT to the memory device 200 from deviating from the normal values. can do. As a result, it is possible to prevent the operation margin of the memory device 200 from being lowered.
  • the delay control signal CONTD delayed by the clock cycle time can be generated, and the delay time can be set without being affected by the fluctuation of the manufacturing process.
  • FIG. 9 shows a control signal generation unit 60A that generates enable signals EN and POEN in the semiconductor integrated circuit 100A of the second embodiment.
  • the configuration of the semiconductor integrated circuit 100A of this embodiment is the same as the configuration of the semiconductor integrated circuit 100 shown in FIG. 1 or 6, except that the control signal generation unit 60A is different from the control signal generation unit 60 shown in FIG. The same is true.
  • the control signal generation unit 60A does not have the AND circuit 66 of FIG. 2, and outputs the enable signals EN and POEN from the or circuit 64.
  • the enable signal NOEN2 is generated by inverting the logic of the output of the or circuit 64 of FIG. 9 by an inverter.
  • FIG. 10 shows the timing of the signal for operating the control signal generation unit 60A of FIG. A detailed description of the same waveform as in FIG. 3 will be omitted.
  • the enable signals EN and POEN have the same waveform as each other, and have a rising edge corresponding to the rising edge of the control signal CONT and a falling edge corresponding to the falling edge of the delay control signal CONTD.
  • FIG. 11 shows the logic (truth table) of the signal that operates the output unit 10 shown in FIG. 1 in the second embodiment.
  • FIG. 11 is the same as the truth table of FIG. 4 excluding the transition period. That is, the output unit 10 of the semiconductor integrated circuit 100A generates an output signal OUT without a transition period.
  • FIG. 12 shows the timing of the signal for operating the output unit 10 of the second embodiment. A detailed description of the same waveform as in FIG. 5 will be omitted.
  • the high level period of the enable signal EN is the output period.
  • the high level period of the enable signal EN is set to be equal to the high level period of the enable signal POEN shown in FIG. Therefore, for example, the high level period of the control signal CONT in FIG. 10 is shorter than the high level period of the control signal CONT in FIG. 2 by two clock cycles.
  • the transition period When the transition period is omitted, if the rising timing of the enable signal EN is delayed with respect to the rising timing of the enable signal POEN at the start of the output period, the output terminal OUT becomes a high impedance state. Further, at the end of the output period, if the fall timing of the enable signal POEN is delayed with respect to the fall timing of the enable signal EN, the output terminal OUT becomes a high impedance state.
  • the enable signals EN and POEN are the same signals output from the or circuit 64. Therefore, the rising edge timings of the enable signals EN and POEN are equal to each other, and the timings of the falling edges of the enable signals EN and POEN are equal to each other. Therefore, even if the transition period is omitted, it is possible to prevent the output terminal OUT from becoming a high impedance state at the switching timing between the idle period and the output period, and it is possible to prevent a malfunction of the memory device 200.
  • the actual idle period can be shortened.
  • the access efficiency of the memory device 200 can be improved as compared with FIG.
  • the transition period can also be omitted when the complementary output signals OUT and / OUT shown in FIG. 6 are supplied to the memory device 200.
  • the timing difference between the enable signals EN and NOEN2 is for one stage of the inverter connected to the output of the or circuit 64 of FIG. Therefore, it is possible to prevent the output terminals OUT and / OUT from being in a high impedance state at the switching timing between the idle period and the output period.
  • the same effect as that of the first embodiment can be obtained in the second embodiment.
  • the output signals of the or circuit 64 are the enable signals EN and POEN, the output terminal OUT is in a high impedance state at the switching timing between the idle period and the output period even if the transition period is omitted. Can be prevented. As a result, malfunction of the memory device 200 can be prevented.
  • FIG. 13 shows the configuration of the semiconductor integrated circuit 100B of the third embodiment.
  • the same elements as those of the semiconductor integrated circuit 100 shown in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor integrated circuit 100B has an input / output terminal IO instead of the output terminal OUT of FIG. 1, and the semiconductor integrated circuit 100B is shown in FIG. 1 except that the pull-up / pull-down unit 70 is connected to the input / output terminal IO. It has the same configuration as the circuit 100. That is, the system 300 mounts the semiconductor integrated circuit 100B together with the memory device 200.
  • the signal IO input / output to the input / output terminal IO is a data strobe signal (DQS).
  • the semiconductor integrated circuit 100B outputs a data strobe signal to the memory device 200 together with write data (DQ) (not shown) in a write cycle of writing data to the memory device 200. That is, the output unit 10 operates in the write cycle and outputs the signal IN as a data strobe signal to the memory device 200 via the input / output terminal IO.
  • the semiconductor integrated circuit 100B generates a data strobe signal in the write cycle so that the rising edge or falling edge of the data strobe signal appears in the center of the write data.
  • a circuit that adjusts the phase of a data strobe signal with respect to the phase of light data adjusts the phase of the signal IN.
  • the semiconductor integrated circuit 100B outputs write data to the memory device 200 corresponding to each of the rising edge and the falling edge of the data strobe signal in the write cycle.
  • the memory device 200 outputs a data strobe signal together with the read data (DQ).
  • the memory device 200 outputs read data to the semiconductor integrated circuit 100B via a data input / output terminal (not shown).
  • the timing of the transition edge of the data strobe signal in the read cycle is the same as the timing of the transition edge of the read data.
  • the signal line for transmitting the data strobe signal received at the input / output terminal IO to the read data receiving circuit in the read cycle is indicated by the symbol “Y”, and is also referred to as signal Y below. Since the signal line Y is directly connected to the input / output terminal IO, the logic of the signal Y is the same as that of the signal IO.
  • an output unit 10 (20, 30, 40, 50) that outputs a signal IO (output signal) to the memory device 200 via the input / output terminal IO, and a pull-up / pull-down unit. Only 70 is shown. Therefore, the description of the circuit that outputs the write data (DQ) to the memory device 200, the circuit that receives the read data (DQ) output by the memory device 200, the data terminal (DQ), and the like is omitted.
  • the pull-up / pull-down unit 70 has a pMOS 71 connected between the power supply line VDD and the input / output terminal IO, and an nMOS 72 connected between the input / output terminal IO and the ground line VSS.
  • the enable signal PIEN is conducted (on) during the low level period, and the input / output terminal IO is connected to the power supply line VDD.
  • the enable signal NIEN is conducted (on) during a high level period, and the output terminal OUT is connected to the ground line VSS.
  • the pMOS 71 is an example of an input pull-up switch that functions as a resistance element when turned on
  • the nMOS 72 is an example of an input pull-down switch that functions as a resistance element when turned on.
  • the resistance value of pMOS71 and nMOS72 at the time of conduction is about 1 kiloohm (for example, several hundred ohms to several kiloohms).
  • the resistance value of pMOS 51 and nMOS 52 when conducting is about 100 kiloohms (for example, 50 kiloohms to 200 kiloohms).
  • FIG. 14 shows the logic (truth table) of the signal that operates the output unit 10 and the pull-up / pull-down unit 70 shown in FIG.
  • the output idle period indicates the idle period shown in FIG.
  • the logic of the enable signals EN, POEN, NOEN and signal IN during the output idle period, transition period and output period is the same as in FIG.
  • the logic of the signal IO (output signal) in the output idle period, the transition period, and the output period is the same as the logic of the output signal OUT in FIG.
  • the output idle period, transition period, and output period are provided to output the data strobe signal to the memory device 200 in the write cycle.
  • the input period is a period during which the read data signal and the data strobe signal are input from the memory device 200 in the read cycle.
  • the input idle period is a period provided before the input period in the lead cycle.
  • the input idle period may be provided before and after the input period.
  • the enable signals EN and NOEN are set to low level L
  • the enable signal POEN is set to high level H
  • the signal IN is set to high level H or low level L. Since the input / output terminal IO and the signal line Y are physically connected, they have the same logic.
  • the enable signal PIEN is set to high level H during the output idle period, transition period, output period and input idle period, and set to low level L during the input period. Therefore, the pMOS 71 of the pull-up / pull-down unit 70 is in a conductive state during the input period, and is in a non-conductive state during a period other than the input period.
  • the enable signal NIEN is set to low level L during the output idle period, transition period and output period, and set to high level H during the input idle period and input period. Therefore, the nMOS 72 of the pull-up / pull-down unit 70 becomes conductive during the input idle period and the input period, and becomes non-conductive except during the input idle period and the input period.
  • nMOS72 is in a conductive state, so the input / output terminal IO and node Y are at low level L. Since both pMOS71 and nMOS72 are in a conductive state during the input period, the high level H of the input / output terminal IO and the node Y becomes a value lower than the power supply voltage VDD, and the low level L of the input / output terminal IO and the node Y is set. The value is higher than the ground voltage VSS. As a result, the amplitude of the signal transmitted to the input / output terminal IO and the node Y can be reduced, and the signal can be transmitted at high speed.
  • FIG. 15 shows the timing of signals for operating the output unit 10 and the pull-up / pull-down unit 70 shown in FIG.
  • the output idle period corresponds to the idle period of FIG.
  • the output idle period, transition period, output period, and transition period indicate a part of the write cycle for writing data to the memory device 200.
  • the input idle period and the input period indicate a part of the read cycle for reading data from the memory device 200. That is, FIG. 15 shows an example in which a read cycle is performed following a write cycle.
  • the waveforms of the signal IN and the enable signals EN, POEN, and NOEN during the output idle period, transition period, and output period are the same as those in FIG.
  • the waveforms of the signal IO and the signal Y during the output idle period, the transition period, and the output period are the same as the waveform of the output signal OUT in FIG.
  • the enable signal PIEN is set to a high level and the enable signal NIEN is set to a low level, so that the pull-up operation and the pull-down operation by the pull-up / pull-down unit 70 are stopped.
  • the semiconductor integrated circuit 100B outputs the signal IN as an output signal from the input / output terminal IO to the memory device 200.
  • the output unit 10 stops the output operation of the signal IN. Further, in the input idle period and the input period, the enable signal POEN is set to a high level and the enable signal NOEN is set to a low level, so that the pull-up operation and the pull-down operation by the pull-up / pull-down unit 50 are stopped.
  • the nMOS 72 conducts, and the input / output terminal IO and the node Y become a low level. Then, during the input period, the logic of the input / output terminal IO and the node Y changes according to the logic of the signal (for example, the data strobe signal) output by the memory device 200 to the input / output terminal IO. At this time, since the pMOS 71 and the nMOS 72 are conducting due to the low level of the enable signal PIEN and the high level of the enable signal NIEN, the signal amplitude can be reduced.
  • the pull-up operation and the pull-down operation by the pull-up / pull-down unit 70 may be stopped by setting the enable signal PIEN to a high level and the enable signal NIEN to a low level.
  • the signal amplitude is the difference between the power supply voltage VDD and the ground voltage VSS.
  • the semiconductor integrated circuit 100B may have a control signal generation unit 60A instead of the control signal generation unit 60 shown in FIG. In this case, the transition period is omitted from FIGS. 14 and 15.
  • FIG. 16 shows an example of the configuration of the pull-up / pull-down portions 50 and 70 of FIG.
  • n + 1 or more pull-up pMOS 71s having the same configuration and connected in parallel between the power supply line VDD and the input / output terminal IO are arranged in the formation regions 80 of the pull-up / pull-down portions 50 and 70.
  • n + 1 or more pull-down nMOS 72s having the same configuration and connected in parallel between the input / output terminal IO and the ground wire VSS are arranged.
  • n pMOS71s (711, 712, ... 71n) to be used as the pull-up resistor are selected according to the resistance value of the pull-up / pull-down unit 70 at the time of pull-up (on).
  • n MOS 72s (721, 722, ... 72n) to be used as the pull-down resistors are selected according to the resistance value of the pull-up / pull-down unit 70 at the time of pull-down (on).
  • the number of pMOS 71 used as the pull-up resistor may be different from the number of nMOS 72 used as the pull-down resistor.
  • the pMOS 51 of the pull-up / pull-down section 50 is provided by using the pMOS 71 that is not used for the pull-up / pull-down section 70.
  • the nMOS 52 of the pull-up / pull-down section 50 is provided by using the nMOS 72 that is not used for the pull-up / pull-down section 70.
  • the number of pMOS 51s in the pull-up / pull-down section 50 is smaller than the number of pMOS 71s in the pull-up / pull-down section 70.
  • the number of nMOS 52 in the pull-up / pull-down unit 50 is smaller than the number of nMOS 72 in the pull-up / pull-down unit 70.
  • the pull-up / pull-down portions 50 and 70 can be provided by using transistors having a common layout and the same structure.
  • the resistance value of the pull-up / pull-down unit 70 is lower than the resistance value of the pull-up / pull-down unit 50, a plurality of transistors may be connected in parallel for use.
  • the number of transistors may be formed with a margin for adjusting the resistance value. In this case, the surplus transistor can be used for the pull-up / pull-down unit 50.
  • FIG. 17 shows another example of the configuration of the pull-up / pull-down portions 50 and 70 of FIG.
  • the pMOS 51 of the pull-up / pull-down unit 50 is provided by connecting m pMOS 51s (511, 512, ... 51 m) in series between the power supply line VDD and the input / output terminal IO.
  • the nMOS 52 of the pull-up / pull-down unit 50 is provided by connecting m nMOS 52s (521, 522, ... 52 m) in series between the input / output terminal IO and the ground wire VSS.
  • the pMOS 51 and nMOS 52 of the pull-up / pull-down unit 50 can be provided by using the pMOS 71 and nMOS 72 that are not used in the pull-up / pull-down unit 70.
  • the pull-up / pull-down portions 50 and 70 can be provided by using transistors having the same layout and the same structure.
  • the pull-up resistor and pull-down resistor of the pull-up / pull-down section 50 may be provided, for example, by connecting a transistor and a diffusion resistor in series.
  • the same effect as that of the first and second embodiments can be obtained in the third embodiment.
  • pull-up / pull-down portions 50 and 70 can be provided by using transistors having a common layout.
  • FIG. 18 shows the configuration of the semiconductor integrated circuit 100C of the fourth embodiment.
  • the same elements as those of the semiconductor integrated circuit 100 shown in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the configuration of the output unit 10 of the semiconductor integrated circuit 100C is different from that of the output unit 10 shown in FIG.
  • the output unit 10 has an output buffer 25 and high impedance control units 35 and 45 in addition to the configuration of the output unit 10 shown in FIG.
  • the output buffer 25 has a CMOS inverter 26, and the CMOS inverter 26 receives a signal output by the CMOS inverter 21 of the output buffer 20 and outputs a signal to the output terminal OUT. That is, the output buffer 25 has a function of outputting the signal IN to the output terminal OUT, similarly to the output buffer 20.
  • the high impedance control unit 35 has a pMOS 36 and an inverter 37 connected between the power supply line VDD and the pMOS source of the CMOS inverter 26.
  • the gate of the pMOS 36 receives the inversion logic of the enable signal EN2 via the inverter 37.
  • the enable signal EN2 is an example of a power supply control signal.
  • the high impedance control unit 45 has an nMOS 46 connected between the source of the nMOS of the CMOS inverter 26 and the ground wire VSS.
  • the gate of nMOS46 receives the enable signal EN2.
  • the output unit 10 has the plurality of output buffers 20 and 25 that output the signal IN as the output signal OUT to the output terminal OUT, and the plurality of high impedance control units 30 and 40 corresponding to the output buffers 20 and 25, respectively. It has 35 and 45.
  • the number of output buffers 20 and 25 used for the output of the output signal OUT is changed according to the load connected to the output terminal OUT. That is, the number of output buffers 20 and 25 used for the output of the output signal OUT is changed according to the specifications of the drive capability of the output signal OUT output from the semiconductor integrated circuit 100C. Further, the pull-up / pull-down unit 50 is provided in common to the plurality of output buffers 20 and 25.
  • the semiconductor integrated circuit 100C may have a plurality of output buffers 25, a plurality of high impedance control units 35, and a plurality of high impedance control units 45.
  • FIG. 19 shows the timing of signals for operating the output unit 10 in the first specification and the second specification. A detailed description of the same operation as in FIG. 5 will be omitted.
  • the enable signal EN1 is set to a high level during the transition period and the output period.
  • both the enable signals EN1 and EN2 are set to high levels during the transition period and the output period.
  • the timings of signals other than the enable signals EN1 and EN2 are the same in the first specification and the second specification.
  • each of the complementary signals may be output from a plurality of output buffers.
  • the signal to be output to the input / output terminal IO may be output from a plurality of output buffers.
  • the pull-up / pull-down unit 50 common to the plurality of output buffers 20 and 25 controls the pull-up of the output terminal during the idle period. Can be done.
  • an example of controlling the output terminal OUT for an output signal such as a read enable signal is shown
  • input / output for an input / output signal such as a data strobe signal
  • An example of controlling the terminal IO is shown.
  • the circuit shown in FIG. 1 that outputs a read enable signal and the circuit shown in FIG. 13 that inputs and outputs a data strobe signal are semiconductor integrated circuits that control access to a memory device 200 such as a NAND flash memory. It may be provided in.
  • the circuit shown in FIG. 13 may be a circuit for inputting / outputting complementary input / output signals (for example, data strobe signals).
  • the output terminals OUT and / OUT of FIG. 6 are changed to the input / output terminals IO and / IO, and the pull-up / pull-down unit 70 of FIG. 13 is connected to each of the input / output terminals IO and / IO.
  • the present invention has been described above based on each embodiment, the present invention is not limited to the requirements shown in the above embodiments. With respect to these points, the gist of the present invention can be changed without impairing the gist of the present invention, and can be appropriately determined according to the application form thereof.

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Abstract

半導体集積回路は、メモリ制御信号を外部端子に出力する出力バッファと、出力バッファへの電源電圧の供給を制御する電源制御部と、外部端子のプルアップを制御するプルアップ制御部と、制御信号生成部とを有する。制御信号生成部は、メモリ制御信号を外部端子に出力する出力期間に、電源制御部により電源電圧を出力バッファに供給させる電源制御信号と、プルアップ制御部によりプルアップを停止させるプルアップ制御信号とを生成し、メモリ制御信号を外部端子に出力しないアイドル期間に、電源制御部により出力バッファへの電源電圧の供給を停止する電源制御信号と、外部端子をプルアップするプルアップ制御信号とを生成する。これにより、出力端子から出力する出力信号に応じて出力端子を所定の電圧に設定する場合、出力端子がハイインピーダンス状態になることを防止することができる。

Description

半導体集積回路
　本発明は、半導体集積回路に関する。
　半導体集積回路を構成するトランジスタ等の素子の微細化により、トランジスタの導通状態を続けた場合にトランジスタの特性が低下していく劣化現象が問題になってきている。例えば、半導体集積回路の出力端子を駆動するトランジスタの特性が劣化し、出力端子に出力する信号のデューティ比が変わると、信号の出力先のデバイスにおける信号の受信マージンが低下してしまう。受信マージンの低下は、動作周波数が高くなるほど顕著になる。
　トランジスタの特性の劣化は、出力端子を常時プルアップするプルアップ用トランジスタでも発生する。このため、プルアップ用トランジスタを、並列に接続した複数のトランジスタにより構成し、トランジスタの導通タイミングを相互にずらすことで、トランジスタの特性の劣化を分散させる手法が提案されている。
特開２００６－７４７４６号公報
　ところで、プルアップ用トランジスタを常時導通させずに、出力端子から出力する出力信号に応じて導通状態と非導通状態とを切り替える場合、出力端子がハイインピーダンス状態になると、ノイズ等の影響に受けて誤った出力信号が生成されるおそれがある。
　本発明は、上記の点に鑑みてなされたもので、出力端子から出力する出力信号に応じて出力端子を所定の電圧に設定する場合、出力端子がハイインピーダンス状態になることを防止することを目的とする。
　本発明の一態様では、半導体集積回路は、外部端子に接続したメモリデバイスに供給するメモリ制御信号を前記外部端子に出力する出力バッファと、電源制御信号に基づいて電源線から前記出力バッファへの電源電圧の供給を制御する電源制御部と、プルアップ制御信号に基づいて前記外部端子のプルアップを制御するプルアップ制御部と、前記メモリ制御信号を前記外部端子に出力する出力期間に、前記電源制御部により前記電源電圧を前記出力バッファに供給する前記電源制御信号と、前記プルアップ制御部により前記外部端子のプルアップを停止させる前記プルアップ制御信号とを生成し、前記メモリ制御信号を前記外部端子に出力しないアイドル期間に、前記電源制御部により前記出力バッファへの前記電源電圧の供給を停止させる前記電源制御信号と、前記プルアップ制御部により前記外部端子をプルアップさせる前記プルアップ制御信号とを生成する制御信号生成部と、を有する。
　開示の技術によれば、出力端子から出力する出力信号に応じて出力端子を所定の電圧に設定する場合、出力端子がハイインピーダンス状態になることを防止することができる。
第１の実施形態の半導体集積回路の構成を示す図である。 図１のイネーブル信号を生成する制御信号生成部を示す図である。 図２の制御信号生成部を動作させる信号のタイミングを示す図である。 図１に示した出力部を動作させる信号の論理を示す図である。 図１に示した出力部を動作させる信号のタイミングを示す図である。 図１の半導体集積回路が、相補の出力信号をメモリデバイスに出力する場合の構成を示す図である。 図６に示した出力部を動作させる信号の論理を示す図である。 図６に示した出力部を動作させる信号のタイミングを示す図である。 第２の実施形態の半導体集積回路におけるイネーブル信号を生成する制御信号生成部を示す図である。 図９の制御信号生成部を動作させる信号のタイミングを示す図である。 第２の実施形態において、図１に示した出力部を動作させる信号の論理を示す図である。 第２の実施形態の出力部を動作させる信号のタイミングを示す図である。 第３の実施形態の半導体集積回路の構成を示す図である。 図１３に示した出力部およびプルアップ／プルダウン部を動作させる信号の論理を示す図である。 図１３に示した出力部およびプルアップ／プルダウン部を動作させる信号のタイミングを示す図である。 図１３のプルアップ／プルダウン部の構成の例を示す図である。 図１３のプルアップ／プルダウン部の構成の別の例を示す図である。 第４の実施形態の半導体集積回路の構成を示す図である。 第１仕様と第２仕様での出力部を動作させる信号のタイミングを示す図である。
　以下、図面を用いて実施形態を説明する。信号と信号を伝達する信号線とは、同じ符号で示し、電源と電源線とは同じ符号で示す。チップの外部端子は、二重の矩形で示す。
　（第１の実施形態）
　図１は、第１の実施形態の半導体集積回路１００の構成を示す。システム３００は、半導体集積回路１００をメモリデバイス２００とともに搭載する。例えば、半導体集積回路１００は、ＳｏＣ（System on a Chip）であり、メモリデバイス２００は、ＮＡＮＤ型フラッシュメモリである。システム３００は、半導体集積回路１００およびメモリデバイス２００をシステム基板に搭載し、システム基板上の配線により相互に接続する。なお、半導体集積回路１００は、ＣＰＵ（Central Processing Unit）でもよく、メモリデバイス２００は、ＮＡＮＤ型フラッシュメモリ以外でもよい。
　図１では、半導体集積回路１００のうち、メモリデバイス２００に出力信号ＯＵＴを出力する出力部１０のみを示している。出力部１０は、出力バッファ２０、出力バッファ２０に接続したハイインピーダンス制御部３０、４０およびプルアップ／プルダウン部５０を有している。ハイインピーダンス制御部３０は、電源制御部の一例である。
　例えば、出力信号ＯＵＴは、リードイネーブル信号（ＲＥＮ）である。半導体集積回路１００は、リードイネーブル信号を、メモリデバイス２００からデータをリードするリードサイクルにおいて、ハイレベルとロウレベルとが交互にメモリデバイス２００に出力する。メモリデバイス２００は、リードイネーブル信号の立ち上がりエッジと立ち下がりエッジとのそれぞれに応答して、リードデータを半導体集積回路１００に出力する。すなわち、メモリデバイス２００は、ＤＤＲ（Double Data Rate）で動作する。
　この場合、メモリデバイス２００は、メモリデバイス２００内で生成するデータストローブ信号の立ち下がりエッジと立ち上がりエッジとに同期してリードデータを出力する。なお、出力信号ＯＵＴは、リードイネーブル信号以外の制御信号でもよい。出力信号ＯＵＴは、メモリ制御信号の一例である。
　出力バッファ２０は、出力信号ＯＵＴの元の信号である信号ＩＮを出力端子ＯＵＴに伝達するための直列に接続した２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ２１、２２を有している。ＣＭＯＳインバータ２１、２２のｐチャネルＭＯＳトランジスタのソースは、ハイインピーダンス制御部３０を介して電源線ＶＤＤに接続している。ＣＭＯＳインバータ２１、２２のｎチャネルＭＯＳトランジスタのソースは、ハイインピーダンス制御部４０を介して接地線ＶＳＳ（電源線の一種）に接続している。
　なお、ゲートに丸印が付いたトランジスタがｐチャネルＭＯＳトランジスタであり、ゲートに丸印が付いていないトランジスタがｎチャネルＭＯＳトランジスタである。以下の説明では、ｐチャネルＭＯＳトランジスタを、単にｐＭＯＳとも称し、ｎチャネルＭＯＳトランジスタを、単にｎＭＯＳとも称する。
　ハイインピーダンス制御部３０は、電源線ＶＤＤとＣＭＯＳインバータ２１、２２のｐＭＯＳのソースとの間にそれぞれ接続したｐＭＯＳ３１、３２を有している。ｐＭＯＳ３１、３２のゲートは、インバータ３３、３４をそれぞれ介してイネーブル信号ＥＮの反転論理を受ける。イネーブル信号ＥＮは、電源制御信号の一例である。ｐＭＯＳ３１、３２は、イネーブル信号ＥＮに基づいてオンまたはオフする電源スイッチの一例である。
　ハイインピーダンス制御部４０は、ＣＭＯＳインバータ２１、２２のｎＭＯＳのソースと接地線ＶＳＳとの間にそれぞれ接続したｎＭＯＳ４１、４２を有している。ｎＭＯＳ４１、４２のゲートは、イネーブル信号ＥＮを受ける。
　出力部１０は、イネーブル信号ＥＮがハイレベルの期間に信号ＩＮを出力端子ＯＵＴに伝達し、イネーブル信号ＥＮがロウレベルの期間に信号ＩＮの出力端子ＯＵＴへの伝達を停止する。例えば、ハイレベルは、電源電圧ＶＤＤであり、ロウレベルは、接地電圧ＶＳＳである。
　プルアップ／プルダウン部５０は、電源線ＶＤＤと出力端子ＯＵＴとの間を接続するｐＭＯＳ５１と、出力端子ＯＵＴと接地線ＶＳＳとの間を接続するｎＭＯＳ５２とを有している。ｐＭＯＳ５１は、イネーブル信号ＰＯＥＮがロウレベルの期間に導通し、出力端子ＯＵＴを電源線ＶＤＤに接続する。プルアップ／プルダウン部５０は、プルアップ制御部の一例であり、イネーブル信号ＰＯＥＮは、プルアップ制御信号の一例である。ｐＭＯＳ５１は、オン時に抵抗素子として機能するプルアップスイッチの一例である。
　ｎＭＯＳ５２は、イネーブル信号ＮＯＥＮがハイレベルの期間に導通し、出力端子ＯＵＴを接地線ＶＳＳに接続する。ここで、導通とは、トランジスタのソースとドレインとを電気的に接続することを意味し、トランジスタをオンすることを意味する。非導通とは、トランジスタのソースとドレインとを電気的に遮断することを意味し、トランジスタをオフすることを意味する。
　なお、リードイネーブル信号は、相補の信号でもよい。この場合、図１に示す出力部１０とは別に、半導体集積回路１００は、負論理のリードイネーブル信号をメモリデバイス２００に出力する出力部を有する。例えば、相補のリードイネーブル信号を出力する出力部１０の回路構成は、互いに同じである。メモリデバイス２００に出力する相補の信号を制御する例は、図６に示す。
　図２は、図１のイネーブル信号ＥＮ、ＰＯＥＮを生成する制御信号生成部６０を示す。制御信号生成部６０は、半導体集積回路１００に搭載する。制御信号生成部６０は、ラッチ回路６２、オア回路６４およびアンド回路６６を有する。ラッチ回路６２は、遅延部の一例である。
　ラッチ回路６２は、後述する図５の出力期間にハイレベルに設定し、アイドル期間にロウレベルに設定する制御信号ＣＯＮＴをデータ入力端子Ｄで受け、クロック信号ＣＬＫをクロック端子ＣＫで受け、出力端子Ｑから遅延制御信号ＣＯＮＴＤを出力する。制御信号ＣＯＮＴは、タイミング信号の一例であり、遅延制御信号ＣＯＮＴＤは、遅延タイミング信号の一例である。
　例えば、クロック信号ＣＬＫは、半導体集積回路１００の内部回路を動作させる同期クロックであるが、同期クロックの周波数を分周させたものを使用してもよく、他のクロック信号を使用してもよい。オア回路６４は、制御信号ＣＯＮＴと遅延制御信号ＣＯＮＴＤとを受け、イネーブル信号ＥＮを出力する。アンド回路６６は、制御信号ＣＯＮＴと遅延制御信号ＣＯＮＴＤとを受け、イネーブル信号ＰＯＥＮを出力する。
　なお、ラッチ回路６２の代わりに抵抗素子および容量素子を用いた遅延回路を使用してもよい。しかしながら、ラッチ回路６２を使用することで、クロックサイクル時間だけ遅延する遅延制御信号ＣＯＮＴＤを生成することができる。これに対して、抵抗素子および容量素子を用いた遅延回路により、クロックサイクル時間を生成する場合、半導体集積回路１００の製造プロセスの変動等により遅延時間が変動するおそれがある。換言すれば、ラッチ回路６２を使用することで、製造プロセスの変動の影響を受けることなく、遅延時間を設定することができる。
　図３は、図２の制御信号生成部６０を動作させる信号のタイミングを示す。図３に示したラッチ回路６２は、クロック信号ＣＬＫに同期して制御信号ＣＯＮＴをラッチし、ラッチした制御信号ＣＯＮＴを１クロックサイクル遅延させた遅延制御信号ＣＯＮＴＤを出力する。オア回路６４は、制御信号ＣＯＮＴと遅延制御信号ＣＯＮＴＤの論理和をとる。そして、オア回路６４は、制御信号ＣＯＮＴの立ち上がりエッジに対応する立ち上がりエッジと、遅延制御信号ＣＯＮＴＤの立ち下がりエッジに対応する立ち下がりエッジとを有するイネーブル信号ＥＮを生成する。
　アンド回路６６は、制御信号ＣＯＮＴと遅延制御信号ＣＯＮＴＤの論理積をとる。そして、アンド回路６６は、遅延制御信号ＣＯＮＴＤの立ち上がりエッジに対応する立ち上がりエッジと、制御信号ＣＯＮＴの立ち下がりエッジに対応する立ち下がりエッジとを有するイネーブル信号ＰＯＥＮを生成する。
　制御信号生成部６０により、イネーブル信号ＥＮのハイレベル期間にハイレベル期間を含むイネーブル信号ＰＯＥＮを生成することができる。すなわち、オア回路６４とアンド回路６６とを用いることで、簡易な回路で、所定の包含関係を有するイネーブル信号ＥＮ、ＰＯＥＮを生成することができる。また、制御信号生成部６０により、１つの制御信号ＣＯＮＴに基づいてタイミングの異なるイネーブル信号ＥＮ、ＰＯＥＮを生成することができる。
　図４は、図１に示した出力部１０を動作させる信号の論理（真理値表）を示す。真理値表において、"入力"は、出力部１０への入力信号を示し、"出力"は、出力部１０からの出力信号を示す。
　出力期間は、リードサイクルにおいて、出力信号ＯＵＴ（リードイネーブル信号）をメモリデバイス２００に出力する期間である。アイドル期間は、リードサイクルにおいて、例えば、出力信号ＯＵＴの出力期間の前後に設ける期間である。遷移期間は、リードサイクルにおいて、アイドル期間から出力期間へ遷移する期間、および出力期間からアイドル期間に遷移する期間である。
　アイドル期間では、イネーブル信号ＥＮ、ＰＯＥＮ、ＮＯＥＮをロウレベルＬに設定し、信号ＩＮをハイレベルＨまたはロウレベルＬに設定する。ロウレベルＬのイネーブル信号ＥＮにより、ハイインピーダンス制御部３０のｐＭＯＳ３１、３２およびハイインピーダンス制御部４０のｎＭＯＳ４１、４２は、いずれも非導通状態になる。このため、出力バッファ２０は、電源線ＶＤＤおよび接地線ＶＳＳから遮断される。
　ロウレベルＬのイネーブル信号ＰＯＥＮにより、プルアップ／プルダウン部５０のｐＭＯＳ５１が導通状態になり、出力端子ＯＵＴをハイレベルＨに設定する。すなわち、出力バッファ２０を電源線ＶＤＤから遮断する場合にも、出力端子ＯＵＴがハイインピーダンス状態になることなく、プルアップ／プルダウン部５０は出力端子ＯＵＴをハイレベルＨに設定する。したがって、例えば、出力信号線ＯＵＴをシステム基板上でプルアップしない場合にも、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。
　出力端子ＯＵＴがハイインピーダンス状態にならないため、例えば、出力信号線ＯＵＴに隣接する信号線の電圧変化により誤った出力信号ＯＵＴを生成することを防止でき、メモリデバイス２００が誤動作することを防止できる。なお、ロウレベルＬのイネーブル信号ＮＯＥＮにより、プルアップ／プルダウン部５０のｎＭＯＳ５２は非導通状態になる。
　遷移期間では、イネーブル信号ＥＮをハイレベルＨに設定し、イネーブル信号ＰＯＥＮ、ＮＯＥＮをロウレベルＬに設定し、信号ＩＮをハイレベルＨに設定する。ハイレベルＨのイネーブル信号ＥＮにより、ハイインピーダンス制御部３０のｐＭＯＳ３１、３２およびハイインピーダンス制御部４０のｎＭＯＳ４１、４２は、いずれも導通状態になる。
　これにより、ＣＭＯＳインバータ２１はロウレベルを出力し、ＣＭＯＳインバータ２２はハイレベルＨを出力する。一方、ロウレベルＬのイネーブル信号ＰＯＥＮにより、プルアップ／プルダウン部５０のｐＭＯＳの導通状態を維持する。信号ＩＮおよびイネーブル信号ＥＮのハイレベル期間と、イネーブル信号ＰＯＥＮのロウレベル期間が重複する遷移期間を設けることで、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。ロウレベルのイネーブル信号ＮＯＥＮによる出力部１０の動作は、アイドル期間の動作と同じである。
　出力期間は、メモリデバイス２００に出力信号ＯＵＴ(例えば、リードイネーブル信号)を出力する期間である。出力期間では、イネーブル信号ＥＮ、ＰＯＥＮをハイレベルＨに設定し、イネーブル信号ＮＯＥＮをロウレベルＬに設定する。信号ＩＮを、メモリデバイス２００に供給する出力信号ＯＵＴの論理に応じてハイレベルＨまたはロウレベルＬに設定する。出力期間における出力部１０の動作は、信号ＩＮの論理に応じて出力端子ＯＵＴの論理が変化することを除き、遷移期間の動作と同様である。
　ハイレベルＨのイネーブル信号ＰＯＥＮにより、プルアップ／プルダウン部５０のｐＭＯＳ５１は非導通状態になる。しかしながら、ハイレベルＨのイネーブル信号ＥＮにより、出力端子ＯＵＴは、信号ＩＮと同じ論理になるため、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。ロウレベルのイネーブル信号ＮＯＥＮによる出力部１０の動作は、アイドル期間の動作と同じである。
　図５は、図１に示した出力部１０を動作させる信号のタイミングを示す。アイドル期間および遷移期間の各信号ＩＮ、ＥＮ、ＰＯＥＮ、ＮＯＥＮ、ＯＵＴの波形（論理レベル）は、図４に示した真理値表と同じである。信号ＩＮのアイドル期間に斜線で示す矩形は、ハイレベルＨまたはロウレベルＬであることを示す。
　イネーブル信号ＥＮ、ＰＯＥＮがハイレベルになる出力期間では、信号ＩＮと同じ論理の出力信号ＯＵＴを生成する。例えば、信号ＩＮを、半導体集積回路１００内で使用するクロック信号に同期して生成し、信号ＩＮはクロック信号の周波数と同じ周波数を有する。出力信号ＯＵＴをフラッシュメモリに供給するときに生成するリードイネーブル信号の場合、フラッシュメモリは、リードイネーブル信号の各遷移エッジに応答して、各遷移エッジから所定時間後に図示しないデータ信号を順次出力する。なお、半導体集積回路１００は、図５の波形の前に、メモリデバイス２００にリード動作を実行させるリードコマンドをメモリデバイス２００に出力する。
　例えば、メモリデバイス２００へ出力するリードイネーブル信号である出力信号ＯＵＴは、出力期間以外では、ハイレベルを維持する。半導体集積回路１００およびメモリデバイス２００に電源を投入している期間において、通常、アイドル期間は、出力期間に比べて大幅に長い。
　この実施形態では、アイドル期間では、出力信号ＯＵＴのハイレベルは、プルアップ／プルダウン部５０のｐＭＯＳ５１を導通にすることで生成し、出力バッファ２０のＣＭＯＳインバータ２２のｐＭＯＳを非導通状態に維持する。このため、アイドル期間において、ＣＭＯＳインバータ２２のｐＭＯＳがＢＴ（Bias, Temperature）劣化することを防止することができる。ＣＭＯＳインバータ２２のｐＭＯＳは、出力信号ＯＵＴの立ち上がりエッジを生成する。このため、ＢＴ劣化が発生し、出力信号ＯＵＴの立ち上がり波形が鈍ると、出力期間での出力信号ＯＵＴのデューティ比がメモリデバイス２００の電気的仕様を満足しなくなるおそれがある。
　なお、アイドル期間に導通状態を維持するプルアップ／プルダウン部５０のｐＭＯＳ５１は、半導体集積回路１００の長期間の使用により、ＢＴ劣化が発生するおそれがある。しかしながら、ｐＭＯＳ５１にＢＴ劣化が発生しても、図５においてイネーブル信号ＰＯＥＮの立ち下がりエッジタイミングでは、出力信号ＯＵＴをハイレベルに維持しているため、メモリデバイス２００のアクセスに影響しない。
　換言すれば、この実施形態では、メモリデバイス２００にリードアクセスしないアイドル期間において、メモリデバイス２００に供給する出力信号ＯＵＴを生成するＣＭＯＳインバータ２２のｐＭＯＳをＢＴ劣化させる代わりにｐＭＯＳ５１をＢＴ劣化させる。これにより、出力期間に生成する出力信号ＯＵＴのデューティ比がずれることを防止することできる。
　なお、出力部１０がハイインピーダンス制御部３０、４０を持たない場合、アイドル期間に出力端子ＯＵＴをハイレベルに維持するため、例えば、ＣＭＯＳインバータ２２のｐＭＯＳを導通状態に維持する。この場合、半導体集積回路１００の長期間の使用により、ＣＭＯＳインバータ２２のｐＭＯＳにＢＴ劣化が発生し、出力期間に生成する出力信号ＯＵＴのデューティ比がずれるおそれがある。
　図６は、図１の半導体集積回路１００が、相補の出力信号ＯＵＴ、／ＯＵＴをメモリデバイス２００に出力する場合の構成を示す。例えば、出力信号ＯＵＴは、正論理（True）のリードイネーブル信号であり、出力信号／ＯＵＴは、負論理（Complementary）のリードイネーブル信号である。出力信号／ＯＵＴは、相補メモリ制御信号の一例であり、出力端子／ＯＵＴは、相補外部端子の一例である。
　出力信号／ＯＵＴを生成する出力部１２（２０、３０、４０、５０）の回路構成は、出力部１０（２０、３０、４０、５０）の回路構成と同じである。また、出力部１２は、出力部１０と同じイネーブル信号ＥＮを受けて動作する。但し、出力部１２の出力バッファ２０は、信号ＩＮと反対の論理を有する負論理の信号／ＩＮを受け、負論理の出力信号／ＯＵＴを出力する。出力部１２の出力バッファ２０は、相補出力バッファの一例であり、出力部１２のハイインピーダンス制御部４０は、相補電源制御部の一例である。接地線ＶＳＳは、相補電源線の一例であり、接地電圧ＶＳＳは、相補電源電圧の一例である。
　出力部１２のプルアップ／プルダウン部５０は、ｐＭＯＳ５１でイネーブル信号ＰＯＥＮ２を受け、ｎＭＯＳ５２でイネーブル信号ＮＯＥＮ２を受ける。出力部１２のプルアップ／プルダウン部５０において、ｎＭＯＳ５２は、負論理の信号／ＩＮ用の出力端子／ＯＵＴをロウレベルにプルダウンするために設ける。出力部１２のプルアップ／プルダウン部５０のｎＭＯＳ５２は、プルダウン制御部の一例であり、イネーブル信号ＮＯＥＮ２は、プルダウン制御信号の一例である。
　相補の出力信号ＯＵＴ、／ＯＵＴをメモリデバイス２００に出力する場合、出力信号ＯＵＴ用の出力部１０および出力信号／ＯＵＴ用の出力部１２は、互いに同じ回路に設計し、配線層以外は同じレイアウトデータを使用してもよい。同様に、出力信号ＯＵＴ用のプルアップ／プルダウン部５０および出力信号／ＯＵＴ用のプルアップ／プルダウン部５０は、互いに同じ回路とし、配線層以外は同じレイアウトデータを使用してもよい。これにより、設計効率を向上することができる。
　図７は、図６に示した出力部１０、１２を動作させる信号の論理（真理値表）を示す。図４と同様の状態については、詳細な説明を省略する。例えば、イネーブル信号ＥＮおよび出力部１０を動作させる信号の論理は、図２と同じであり、出力部１０の動作は、図４と同じである。
　出力信号／ＯＵＴを出力する出力部１２において、アイドル期間では、イネーブル信号ＰＯＥＮ２、ＮＯＥＮ２をハイレベルＨに設定し、信号／ＩＮをロウレベルＬまたはハイレベルＨに設定し、信号／ＩＮを信号ＩＮの論理と逆の論理に設定する。出力部１２は、出力部１０と同じイネーブル信号ＥＮを受ける。このため、アイドル期間の出力部１２は、出力部１０と同様に、ｐＭＯＳ３１、３２およびｎＭＯＳ４１、４２がいずれも非導通状態になり、出力バッファ２０を電源線ＶＤＤおよび接地線ＶＳＳから遮断する。
　アイドル期間では、ハイレベルＨのイネーブル信号ＮＯＥＮ２により、出力部１２のプルアップ／プルダウン部５０のｎＭＯＳ５２が導通状態になることで、出力端子／ＯＵＴをロウレベルＬに設定する。これにより、例えば、出力信号線／ＯＵＴがシステム基板上でプルダウンしない場合にも、出力信号線／ＯＵＴがハイインピーダンス状態なることを防止することができ、メモリデバイス２００が誤動作することを防止することができる。ハイレベルＨのイネーブル信号ＰＯＥＮ２により、出力部１２のプルアップ／プルダウン部５０のｐＭＯＳ５１は非導通状態になる。
　遷移期間では、イネーブル信号ＰＯＥＮ２、ＮＯＥＮ２をハイレベルＨに設定し、信号／ＩＮをロウレベルＬに設定する。ハイレベルＨのイネーブル信号ＥＮにより、出力部１２において、ハイインピーダンス制御部３０のｐＭＯＳ３１、３２およびハイインピーダンス制御部４０のｎＭＯＳ４１、４２は、いずれも導通状態になる。ハイレベルＨのイネーブル信号ＰＯＥＮ２により、出力部１２のプルアップ／プルダウン部５０のｐＭＯＳ５１は非導通状態になる。
　これにより、ロウレベルＬの信号／ＩＮに基づいて、出力部１２の出力バッファ２０が出力するハイレベルＨと、ハイレベルＨのイネーブル信号ＮＯＥＮ２により導通状態を維持するｎＭＯＳ５２とにより、出力端子／ＯＵＴのロウレベルＬを維持する。信号／ＩＮのロウレベル期間およびイネーブル信号ＥＮのハイレベル期間と、イネーブル信号ＮＯＥＮ２のハイレベル期間とが重複する遷移期間を設けることで、出力端子／ＯＵＴがハイインピーダンス状態になることを防止することができる。
　出力期間では、イネーブル信号ＰＯＥＮ２をハイレベルＨに設定し、イネーブル信号ＮＯＥＮ２をロウレベルＬに設定する。また、メモリデバイス２００に供給する出力信号／ＯＵＴの論理に応じて、信号／ＩＮをロウレベルＬまたはハイレベルＨに設定する。ハイレベルＨのイネーブル信号ＰＯＥＮ２により、出力部１２のプルアップ／プルダウン部５０のｐＭＯＳ５１は非導通状態になる。出力期間の出力部１２の動作は、信号／ＩＮの論理に応じて出力端子／ＯＵＴの論理が変化することを除き、遷移期間の動作と同様である。
　ロウレベルＬのイネーブル信号ＮＯＥＮ２により、出力部１２のプルアップ／プルダウン部５０のｎＭＯＳ５２は非導通状態になる。しかしながら、ハイレベルＨのイネーブル信号ＥＮにより、出力端子／ＯＵＴは、信号／ＩＮと同じ論理になるため、出力端子／ＯＵＴがハイインピーダンス状態になることを防止することができる。なお、イネーブル信号ＮＯＥＮ２は、イネーブル信号ＰＯＥＮの論理を反転させた信号であり、図２のアンド回路６６の出力の論理をインバータにより反転させることで生成する。
　図８は、図６に示した出力部１０、１２を動作させる信号のタイミングを示す。図５と同様の動作については、詳細な説明は省略する。イネーブル信号ＰＯＥＮ、ＮＯＥＮの波形は、図５と同じであるため、図示を省略する。出力部１０、１２は、図７に示した真理値表にしたがって動作し、出力期間に相補の出力信号ＯＵＴ、／ＯＵＴ（リードネーブル信号）をメモリデバイス２００に出力する。
　例えば、メモリデバイス２００への負論理のリードイネーブル信号である出力信号／ＯＵＴは、出力期間以外では、ロウレベルに固定する。アイドル期間では、出力部１２の出力バッファ２０の出力はハイインピーダンス状態であり、出力信号／ＯＵＴのロウレベルは、出力部１２のプルアップ／プルダウン部５０のｎＭＯＳ５２を導通することで生成する。
　なお、ｎＭＯＳは、ｐＭＯＳに比べてＢＴ劣化が発生しにくいため、出力部１２にハイインピーダンス制御部３０、４０を設けず、出力バッファ２０を電源線ＶＤＤおよび接地線ＶＳＳに直接接続してもよい。この場合、出力部１２のプルアップ／プルダウン部５０は不要になる。
　そして、アイドル期間中、ロウレベルの信号／ＩＮに応じて出力バッファ２０の最終段のｎＭＯＳを導通状態に維持し、出力端子／ＯＵＴをロウレベルに維持する。しかしながら、出力部１０、１２の回路構成が異なる場合、出力期間において、出力信号ＯＵＴ、／ＯＵＴの位相が揃わないおそれがある。このため、この実施形態では、図６に示したように、出力部１０、１２を共通の回路とし、出力信号ＯＵＴ、／ＯＵＴの位相を揃えている。換言すれば、図６に示した回路構成により、設計効率を向上することができるとともに、出力信号ＯＵＴ、／ＯＵＴの位相を揃えることができ、メモリデバイス２００の動作マージンを向上することができる。
　以上、第１の実施形態では、アイドル期間から出力期間への遷移時、および出力期間からアイドル期間への遷移時に、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。すなわち、出力端子ＯＵＴから出力する出力信号ＯＵＴに応じて出力端子ＯＵＴのプルアップ状態を切り替える場合に、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。
　例えば、信号ＩＮおよびイネーブル信号ＥＮのハイレベル期間と、イネーブル信号ＰＯＥＮのロウレベル期間が重複する遷移期間を設けることで、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。これにより、ノイズの影響を受けて出力信号線ＯＵＴが誤ったレベルに変化することを防止することができ、メモリデバイス２００の誤動作を防止することができる。
　制御信号生成部６０により１つの制御信号ＣＯＮＴに基づいてタイミングの異なるイネーブル信号ＥＮ、ＰＯＥＮを生成することができる。また、オア回路６４とアンド回路６６とを含む簡易な制御信号生成部６０により、所定の包含関係を有するイネーブル信号ＥＮ、ＰＯＥＮを生成することができる。そして、信号ＩＮおよびイネーブル信号ＥＮのハイレベル期間と、イネーブル信号ＰＯＥＮのロウレベル期間が重複する遷移期間を設けることで、出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。
　アイドル期間において、プルアップ専用のｐＭＯＳ５１により出力信号ＯＵＴをハイレベルに固定するため、出力期間に出力信号ＯＵＴを出力する出力バッファ２０のｐＭＯＳのＢＴ劣化を防止することができる。換言すれば、出力バッファ２０のｐＭＯＳの代わりに、出力期間の動作に影響しないｐＭＯＳ５１をＢＴ劣化させることで、メモリデバイス２００への出力信号ＯＵＴの出力タイミングおよび位相が、正常値からずれることを防止することができる。これにより、メモリデバイス２００の動作マージンが低下することを防止できる。
　以上の効果は、出力信号ＯＵＴだけでなく、出力信号／ＯＵＴについても得ることができる。さらに、ラッチ回路６２を使用することで、クロックサイクル時間だけ遅延する遅延制御信号ＣＯＮＴＤを生成することができ、製造プロセスの変動の影響を受けることなく、遅延時間を設定することができる。
　（第２の実施形態）
　図９は、第２の実施形態の半導体集積回路１００Ａにおけるイネーブル信号ＥＮ、ＰＯＥＮを生成する制御信号生成部６０Ａを示す。この実施形態の半導体集積回路１００Ａの構成は、制御信号生成部６０Ａが、図２に示した制御信号生成部６０と異なることを除き、図１または図６に示した半導体集積回路１００の構成と同様である。制御信号生成部６０Ａは、図２のアンド回路６６を持たず、オア回路６４からイネーブル信号ＥＮ、ＰＯＥＮを出力する。なお、本実施形態を図６の半導体集積回路１００に適用する場合、イネーブル信号ＮＯＥＮ２を、図９のオア回路６４の出力の論理をインバータにより反転させることで生成する。
　図１０は、図９の制御信号生成部６０Ａを動作させる信号のタイミングを示す。図３と同じ波形については、詳細な説明は省略する。この実施形態では、イネーブル信号ＥＮ、ＰＯＥＮは、互いに同じ波形であり、制御信号ＣＯＮＴの立ち上がりエッジに対応する立ち上がりエッジと、遅延制御信号ＣＯＮＴＤの立ち下がりエッジに対応する立ち下がりエッジとを有する。
　図１１は、第２の実施形態において、図１に示した出力部１０を動作させる信号の論理（真理値表）を示す。図１１は、図４の真理値表から遷移期間を除いたものと同じである。すなわち、半導体集積回路１００Ａの出力部１０は、遷移期間なしに出力信号ＯＵＴを生成する。
　図１２は、第２の実施形態の出力部１０を動作させる信号のタイミングを示す。図５と同様の波形については、詳細な説明を省略する。この実施形態では、遷移期間が存在しないため、イネーブル信号ＥＮのハイレベル期間が出力期間になる。なお、メモリデバイス２００に対するアクセス効率を低下させないため、イネーブル信号ＥＮのハイレベル期間を、図５に示したイネーブル信号ＰＯＥＮのハイレベル期間と等しく設定する。このため、例えば、図１０の制御信号ＣＯＮＴのハイレベル期間は、図２の制御信号ＣＯＮＴのハイレベル期間より２クロックサイクルだけ短くなる。
　遷移期間を省略する場合、出力期間の開始時において、イネーブル信号ＥＮの立ち上がりタイミングが、イネーブル信号ＰＯＥＮの立ち上がりタイミングに対して遅れると、出力端子ＯＵＴがハイインピーダンス状態になる。また、出力期間の終了時において、イネーブル信号ＰＯＥＮの立ち下がりタイミングが、イネーブル信号ＥＮの立ち下がりタイミングに対して遅れると、出力端子ＯＵＴがハイインピーダンス状態になる。
　しかしながら、図１０に示したように、イネーブル信号ＥＮ、ＰＯＥＮは、オア回路６４から出力する互いに同じ信号である。このため、イネーブル信号ＥＮ、ＰＯＥＮの立ち上がりエッジタイミングは互いに等しく、イネーブル信号ＥＮ、ＰＯＥＮの立ち下がりエッジのタイミングは互いに等しい。したがって、遷移期間を省略した場合にも、アイドル期間と出力期間の切り替わりタイミングで出力端子ＯＵＴがハイインピーダンス状態になることを防止することができ、メモリデバイス２００の誤動作を防止することができる。
　さらに、遷移期間を省略することで、実質的なアイドル期間を短縮できる。この結果、図５に比べて、メモリデバイス２００のアクセス効率を向上することができる。なお、図６に示した相補の出力信号ＯＵＴ、／ＯＵＴをメモリデバイス２００に供給する場合にも、遷移期間を省略することができる。イネーブル信号ＥＮ、ＮＯＥＮ２のタイミング差は、図１０のオア回路６４の出力に接続するインバータ１段分である。このため、アイドル期間と出力期間の切り替わりタイミングで出力端子ＯＵＴ、／ＯＵＴがハイインピーダンス状態になることを防止することができる。
　以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、オア回路６４の出力信号をイネーブル信号ＥＮ、ＰＯＥＮとするため、遷移期間を省略した場合にも、アイドル期間と出力期間の切り替わりタイミングで出力端子ＯＵＴがハイインピーダンス状態になることを防止することができる。この結果、メモリデバイス２００の誤動作を防止することができる。
　（第３の実施形態）
　図１３は、第３の実施形態の半導体集積回路１００Ｂの構成を示す。図１に示した半導体集積回路１００と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　半導体集積回路１００Ｂは、図１の出力端子ＯＵＴの代わりに入出力端子ＩＯを有し、入出力端子ＩＯにプルアップ／プルダウン部７０を接続していることを除き、図１に示した半導体集積回路１００と同様の構成を有する。すなわち、システム３００は、半導体集積回路１００Ｂをメモリデバイス２００とともに搭載する。
　例えば、入出力端子ＩＯに入出力する信号ＩＯは、データストローブ信号（ＤＱＳ）である。半導体集積回路１００Ｂは、メモリデバイス２００にデータをライトするライトサイクルにおいて、データストローブ信号を、図示しないライトデータ（ＤＱ）とともにメモリデバイス２００に出力する。すなわち、出力部１０は、ライトサイクルにおいて動作し、信号ＩＮをデータストローブ信号として入出力端子ＩＯを介してメモリデバイス２００に出力する。
　例えば、半導体集積回路１００Ｂは、ライトサイクルにおけるデータストローブ信号を、データストローブ信号の立ち上がりエッジまたは立ち下がりエッジがライトデータの中央に現れるように生成する。例えば、データストローブ信号の位相をライトデータの位相に対して調整する回路は、信号ＩＮの位相を調整する。メモリデバイス２００がＤＤＲで動作する場合、半導体集積回路１００Ｂは、ライトサイクルにおいてデータストローブ信号の立ち上がりエッジと立ち下がりエッジのそれぞれに対応してメモリデバイス２００にライトデータを出力する。
　また、メモリデバイス２００からデータをリードするリードサイクルにおいて、メモリデバイス２００は、データストローブ信号をリードデータ（ＤＱ）とともに出力する。リードサイクルにおいて、メモリデバイス２００は、図示しないデータ入出力端子を介して半導体集積回路１００Ｂにリードデータを出力する。例えば、リードサイクルにおけるデータストローブ信号の遷移エッジのタイミングは、リードデータの遷移エッジのタイミングと同じである。図１３では、リードサイクルにおいて、入出力端子ＩＯで受けたデータストローブ信号をリードデータの受信回路に伝達する信号線を符号"Ｙ"で示し、以下では、信号Ｙとも称する。信号線Ｙは入出力端子ＩＯに直接接続するため、信号Ｙの論理は、信号ＩＯの論理と同じである。
　図１３では、半導体集積回路１００Ｂのうち、入出力端子ＩＯを介してメモリデバイス２００に信号ＩＯ（出力信号）を出力する出力部１０（２０、３０、４０、５０）と、プルアップ／プルダウン部７０のみを示している。このため、ライトデータ（ＤＱ）をメモリデバイス２００に出力する回路と、メモリデバイス２００が出力するリードデータ（ＤＱ）を受信する回路と、データ端子（ＤＱ）等の記載は省略している。
　プルアップ／プルダウン部７０は、電源線ＶＤＤと入出力端子ＩＯとの間に接続したｐＭＯＳ７１と、入出力端子ＩＯと接地線ＶＳＳとの間に接続したｎＭＯＳ７２とを有している。ｐＭＯＳ７１は、イネーブル信号ＰＩＥＮがロウレベルの期間に導通（オン）し、入出力端子ＩＯを電源線ＶＤＤに接続する。ｎＭＯＳ５２は、イネーブル信号ＮＩＥＮがハイレベルの期間に導通（オン）し、出力端子ＯＵＴを接地線ＶＳＳに接続する。
　ｐＭＯＳ７１は、オン時に抵抗素子として機能する入力プルアップスイッチの一例であり、ｎＭＯＳ７２は、オン時に抵抗素子として機能する入力プルダウンスイッチの一例である。例えば、ｐＭＯＳ７１およびｎＭＯＳ７２の導通時の抵抗値は、１キロオーム程度（例えば、数百オームから数キロオーム）である。ｐＭＯＳ５１およびｎＭＯＳ５２の導通時の抵抗値は、１００キロオーム程度（例えば、５０キロオームから２００キロオーム）である。
　図１４は、図１３に示した出力部１０およびプルアップ／プルダウン部７０を動作させる信号の論理（真理値表）を示す。図１４において、出力アイドル期間は、図４に示したアイドル期間を示す。出力アイドル期間、遷移期間および出力期間におけるイネーブル信号ＥＮ、ＰＯＥＮ、ＮＯＥＮおよび信号ＩＮの論理は、図４と同じである。出力アイドル期間、遷移期間および出力期間における信号ＩＯ（出力信号）の論理は、図４の出力信号ＯＵＴの論理と同じである。なお、出力アイドル期間、遷移期間および出力期間は、ライトサイクルにおいてデータストローブ信号をメモリデバイス２００に出力するために設けている。
　入力期間は、リードサイクルにおいて、メモリデバイス２００からリードデータ信号およびデータストローブ信号を入力する期間である。入力アイドル期間は、リードサイクルにおいて、入力期間の前に設ける期間である。なお、入力アイドル期間は、入力期間の前後に設けてもよい。入力期間および入力アイドル期間では、イネーブル信号ＥＮ、ＮＯＥＮをロウレベルＬに設定し、イネーブル信号ＰＯＥＮをハイレベルＨに設定し、信号ＩＮをハイレベルＨまたはロウレベルＬに設定する。入出力端子ＩＯと信号線Ｙとは物理的に接続しているため、互いに同じ論理になる。
　イネーブル信号ＰＩＥＮを、出力アイドル期間、遷移期間、出力期間および入力アイドル期間にハイレベルＨに設定し、入力期間にロウレベルＬに設定する。このため、プルアップ／プルダウン部７０のｐＭＯＳ７１は、入力期間に導通状態になり、入力期間以外に非導通状態になる。
　イネーブル信号ＮＩＥＮを、出力アイドル期間、遷移期間および出力期間にロウレベルＬに設定し、入力アイドル期間および入力期間にハイレベルＨに設定する。このため、プルアップ／プルダウン部７０のｎＭＯＳ７２は、入力アイドル期間および入力期間に導通状態になり、入力アイドル期間および入力期間以外に非導通状態になる。
　入力アイドル期間では、ｎＭＯＳ７２のみ導通状態になるため、入出力端子ＩＯおよびノードＹは、ロウレベルＬになる。入力期間では、ｐＭＯＳ７１およびｎＭＯＳ７２の両方が導通状態になるため、入出力端子ＩＯおよびノードＹのハイレベルＨは、電源電圧ＶＤＤより低い値になり、入出力端子ＩＯおよびノードＹのロウレベルＬは、接地電圧ＶＳＳより高い値になる。これにより、入出力端子ＩＯおよびノードＹに伝送する信号の振幅を小さくすることができ、信号を高速に伝送することが可能になる。
　図１５は、図１３に示した出力部１０およびプルアップ／プルダウン部７０を動作させる信号のタイミングを示す。出力アイドル期間は、図５のアイドル期間に対応する。出力アイドル期間、遷移期間、出力期間および遷移期間は、メモリデバイス２００にデータをライトするライトサイクルの一部を示す。入力アイドル期間および入力期間は、メモリデバイス２００からデータをリードするリードサイクルの一部を示す。すなわち、図１５は、ライトサイクルに続いてリードサイクルを実施する例を示す。
　出力アイドル期間、遷移期間および出力期間における信号ＩＮおよびイネーブル信号ＥＮ、ＰＯＥＮ、ＮＯＥＮの波形は、図５と同じである。また、出力アイドル期間、遷移期間および出力期間における信号ＩＯおよび信号Ｙの波形は、図５の出力信号ＯＵＴの波形と同じである。出力アイドル期間、遷移期間および出力期間では、イネーブル信号ＰＩＥＮをハイレベルに設定し、イネーブル信号ＮＩＥＮをロウレベルに設定するため、プルアップ／プルダウン部７０によるプルアップ動作およびプルダウン動作は停止する。そして、半導体集積回路１００Ｂは、信号ＩＮを出力信号として入出力端子ＩＯからメモリデバイス２００に出力する。
　入力アイドル期間および入力期間において、イネーブル信号ＥＮをロウレベルに設定するため、出力部１０は、信号ＩＮの出力動作を停止する。また、入力アイドル期間および入力期間において、イネーブル信号ＰＯＥＮをハイレベルに設定し、イネーブル信号ＮＯＥＮをロウレベルに設定するため、プルアップ／プルダウン部５０によるプルアップ動作およびプルダウン動作は停止する。
　入力アイドル期間において、イネーブル信号ＮＩＥＮをハイレベルに設定するため、ｎＭＯＳ７２が導通し、入出力端子ＩＯおよびノードＹは、ロウレベルになる。そして、入力期間において、メモリデバイス２００が入出力端子ＩＯに出力する信号（例えば、データストローブ信号）の論理に応じて入出力端子ＩＯおよびノードＹの論理が変化する。この際、イネーブル信号ＰＩＥＮのロウレベルとイネーブル信号ＮＩＥＮのハイレベルにより、ｐＭＯＳ７１およびｎＭＯＳ７２が導通しているため、信号振幅を小さくすることができる。なお、入力期間において、イネーブル信号ＰＩＥＮをハイレベルに設定し、イネーブル信号ＮＩＥＮをロウレベルに設定することで、プルアップ／プルダウン部７０によるプルアップ動作およびプルダウン動作を停止してもよい。この場合、信号振幅は、電源電圧ＶＤＤと接地電圧ＶＳＳの差になる。
　なお、半導体集積回路１００Ｂは、図２に示した制御信号生成部６０の代わりに制御信号生成部６０Ａを有してもよい。この場合、図１４および図１５から遷移期間が省略される。
　図１６は、図１３のプルアップ／プルダウン部５０、７０の構成の例を示す。例えば、プルアップ／プルダウン部５０、７０の形成領域８０に、電源線ＶＤＤと入出力端子ＩＯとの間に並列に接続した互いに同じ構成のｎ＋１個以上のプルアップ用のｐＭＯＳ７１を配置する。また、形成領域８０に、入出力端子ＩＯと接地線ＶＳＳとの間に並列に接続した互いに同じ構成のｎ＋１個以上のプルダウン用のｎＭＯＳ７２とを配置する。
　そして、プルアップ／プルダウン部７０のプルアップ時（オン時）の抵抗値に応じて、プルアップ抵抗として使用するｎ個のｐＭＯＳ７１（７１１、７１２、...７１ｎ）を選択する。また、プルアップ／プルダウン部７０のプルダウン時（オン時）の抵抗値に応じて、プルダウン抵抗として使用するｎ個のｎＭＯＳ７２（７２１、７２２、...７２ｎ）を選択する。なお、プルアップ抵抗として使用するｐＭＯＳ７１の数は、プルダウン抵抗として使用するｎＭＯＳ７２の数と相違してもよい。
　さらに、プルアップ／プルダウン部５０のｐＭＯＳ５１を、プルアップ／プルダウン部７０に使用しないｐＭＯＳ７１を利用して設ける。プルアップ／プルダウン部５０のｎＭＯＳ５２を、プルアップ／プルダウン部７０に使用しないｎＭＯＳ７２を利用して設ける。ここで、プルアップ／プルダウン部５０のｐＭＯＳ５１の数は、プルアップ／プルダウン部７０のｐＭＯＳ７１の数より少ない。また、プルアップ／プルダウン部５０のｎＭＯＳ５２の数は、プルアップ／プルダウン部７０のｎＭＯＳ７２の数より少ない。
　これにより、レイアウトが共通で互いに同じ構造のトランジスタを利用して、プルアップ／プルダウン部５０、７０を設けることができる。例えば、プルアップ／プルダウン部７０の抵抗値は、プルアップ／プルダウン部５０の抵抗値に比べて低いため、複数個のトランジスタを並列に接続して使用する場合がある。また、抵抗値の調整用にトランジスタ数を、余裕を持って形成する場合がある。この場合、余っているトランジスタをプルアップ／プルダウン部５０に利用することができる。
　図１７は、図１３のプルアップ／プルダウン部５０、７０の構成の別の例を示す。図１７では、プルアップ／プルダウン部５０のｐＭＯＳ５１を、ｍ個のｐＭＯＳ５１（５１１、５１２、...５１ｍ）を、電源線ＶＤＤと入出力端子ＩＯとの間に直列に接続することで設ける。プルアップ／プルダウン部５０のｎＭＯＳ５２を、ｍ個のｎＭＯＳ５２（５２１、５２２、...５２ｍ）を、入出力端子ＩＯと接地線ＶＳＳとの間に直列に接続することで設ける。
　図１７においても、プルアップ／プルダウン部５０のｐＭＯＳ５１およびｎＭＯＳ５２を、プルアップ／プルダウン部７０に使用しないｐＭＯＳ７１およびｎＭＯＳ７２を利用して設けることができる。これにより、プルアップ／プルダウン部５０、７０の抵抗値の差が大きい場合にも、レイアウトが共通で互いに同じ構造のトランジスタを利用して、プルアップ／プルダウン部５０、７０を設けることができる。なお、プルアップ／プルダウン部５０のプルアップ抵抗およびプルダウン抵抗は、例えば、トランジスタと拡散抵抗とを直列に接続することで設けてもよい。
　以上、第３の実施形態においても、第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、入出力端子ＩＯにおいても、アイドル期間から出力期間への遷移時、および出力期間からアイドル期間への遷移時に、入出力端子ＩＯがハイインピーダンス状態になることを防止することができる。また、信号の出力期間（出力アイドル期間）から信号の入力期間（入力アイドル期間）に切り替わる場合にも、入出力端子ＩＯがハイインピーダンス状態になることを防止することができる。また、レイアウトが共通のトランジスタを利用して、プルアップ／プルダウン部５０、７０を設けることができる。
　（第４の実施形態）
　図１８は、第４の実施形態の半導体集積回路１００Ｃの構成を示す。図１に示した半導体集積回路１００と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　半導体集積回路１００Ｃは、出力部１０の構成が図１に示した出力部１０と相違している。出力部１０は、図１に示した出力部１０の構成に加えて出力バッファ２５およびハイインピーダンス制御部３５、４５を有している。
　出力バッファ２５は、ＣＭＯＳインバータ２６を有し、ＣＭＯＳインバータ２６は、出力バッファ２０のＣＭＯＳインバータ２１が出力する信号を受け、出力端子ＯＵＴに信号を出力する。すなわち、出力バッファ２５は、出力バッファ２０と同様に、信号ＩＮを出力端子ＯＵＴに出力する機能を有している。
　ハイインピーダンス制御部３５は、電源線ＶＤＤとＣＭＯＳインバータ２６のｐＭＯＳのソースとの間に接続したｐＭＯＳ３６とインバータ３７とを有している。ｐＭＯＳ３６のゲートは、インバータ３７を介してイネーブル信号ＥＮ２の反転論理を受ける。イネーブル信号ＥＮ２は、電源制御信号の一例である。
　ハイインピーダンス制御部４５は、ＣＭＯＳインバータ２６のｎＭＯＳのソースと接地線ＶＳＳとの間に接続したｎＭＯＳ４６を有している。ｎＭＯＳ４６のゲートは、イネーブル信号ＥＮ２を受ける。このように、出力部１０は、信号ＩＮを出力信号ＯＵＴとして出力端子ＯＵＴに出力する複数の出力バッファ２０、２５と、出力バッファ２０、２５にそれぞれ対応する複数のハイインピーダンス制御部３０、４０、３５、４５とを有している。
　この実施形態では、出力端子ＯＵＴに接続する負荷に応じて、出力信号ＯＵＴの出力に使用する出力バッファ２０、２５の数を変更する。すなわち、半導体集積回路１００Ｃから出力する出力信号ＯＵＴの駆動能力の仕様に応じて、出力信号ＯＵＴの出力に使用する出力バッファ２０、２５の数を変更する。また、プルアップ／プルダウン部５０は、複数の出力バッファ２０、２５に共通に設ける。
　例えば、駆動能力が第１仕様の場合、出力期間（図５）において出力バッファ２０のみを使用し、駆動能力が第１仕様より高い第２仕様の場合、出力期間において出力バッファ２０、２５の両方を使用する。なお、半導体集積回路１００Ｃは、複数の出力バッファ２５、複数のハイインピーダンス制御部３５および複数のハイインピーダンス制御部４５を有してもよい。
　図１９は、第１仕様と第２仕様での出力部１０を動作させる信号のタイミングを示す。図５と同様の動作については、詳細な説明は省略する。例えば、駆動能力が相対的に低い第１仕様では、遷移期間および出力期間にイネーブル信号ＥＮ１のみをハイレベルに設定する。駆動能力が相対的に高い第２仕様では、遷移期間および出力期間にイネーブル信号ＥＮ１、ＥＮ２の両方をハイレベルに設定する。イネーブル信号ＥＮ１、ＥＮ２以外の信号のタイミングは、第１仕様および第２仕様で互いに同じである。
　なお、図１２と同様に、遷移期間を省略してもよい。また、図６に示したように、相補の信号のそれぞれを複数の出力バッファから出力してもよい。さらに、図１３に示したように、入出力端子ＩＯに出力する信号を、複数の出力バッファから出力してもよい。
　以上、第４の実施形態においても、第１から第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数の出力バッファ２０、２５が設ける場合にも、複数の出力バッファ２０、２５に共通のプルアップ／プルダウン部５０により、アイドル期間に出力端子のプルアップ制御を行うことができる。
　なお、第１および第２の実施形態では、リードイネーブル信号等の出力信号用の出力端子ＯＵＴを制御する例を示し、第３の実施形態では、データストローブ信号等の入出力信号用の入出力端子ＩＯを制御する例を示した。しかしながら、例えば、リードイネーブル信号を出力する図１に示した回路と、データストローブ信号を入出力する図１３に示した回路とが、ＮＡＮＤフラッシュメモリ等のメモリデバイス２００のアクセスを制御する半導体集積回路に設けてもよい。この際、図６と同様に、図１３に示した回路を、相補の入出力信号（例えば、データストローブ信号）を入出力する回路としてもよい。この場合、図６の出力端子ＯＵＴ、／ＯＵＴを入出力端子ＩＯ、／ＩＯに変更し、入出力端子ＩＯ、／ＩＯのそれぞれに、図１３のプルアップ／プルダウン部７０を接続する。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明を限定するものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１０　出力部
２０　出力バッファ
２１、２２　ＣＭＯＳインバータ
２５　出力バッファ
２６　ＣＭＯＳインバータ
３０　ハイインピーダンス制御部
３１、３２　ｐＭＯＳ
３５　ハイインピーダンス制御部
３６　ｐＭＯＳ
４０　ハイインピーダンス制御部
４１、４２　ｎＭＯＳ
４５　ハイインピーダンス制御部
４６　ｎＭＯＳ
５０　プルアップ／プルダウン部
５１　ｐＭＯＳ
５２　ｎＭＯＳ
６０、６０Ａ　制御信号生成部
７０　プルアップ／プルダウン部
７１　ｐＭＯＳ
７２　ｎＭＯＳ
１００、１００Ａ、１００Ｂ、１００Ｃ　半導体集積回路
２００　メモリデバイス
３００　システム
ＥＮ、ＥＮ１、ＥＮ２　イネーブル信号
ＩＮ、／ＩＮ　信号
ＮＩＥＮ、ＮＯＥＮ、ＮＯＥＮ２　イネーブル信号
ＯＵＴ、／ＯＵＴ　出力信号
ＰＩＥＮ、ＰＯＥＮ、ＰＯＥＮ２　イネーブル信号
Ｙ　信号

Claims (15)

  1. 　外部端子に接続したメモリデバイスに供給するメモリ制御信号を前記外部端子に出力する出力バッファと、
    　電源制御信号に基づいて電源線から前記出力バッファへの電源電圧の供給を制御する電源制御部と、
    　プルアップ制御信号に基づいて前記外部端子のプルアップを制御するプルアップ制御部と、
    　前記メモリ制御信号を前記外部端子に出力する出力期間に、前記電源制御部により前記電源電圧を前記出力バッファに供給する前記電源制御信号と、前記プルアップ制御部により前記外部端子のプルアップを停止させる前記プルアップ制御信号とを生成し、前記メモリ制御信号を前記外部端子に出力しないアイドル期間に、前記電源制御部により前記出力バッファへの前記電源電圧の供給を停止させる前記電源制御信号と、前記プルアップ制御部により前記外部端子をプルアップさせる前記プルアップ制御信号とを生成する制御信号生成部と、を有する半導体集積回路。
  2. 　前記制御信号生成部は、前記出力期間に対応して生成するタイミング信号に基づいて、前記出力期間と前記アイドル期間において、前記電源制御信号と前記プルアップ制御信号とを生成する請求項１に記載の半導体集積回路。
  3. 　外部端子に接続するメモリデバイスに供給するメモリ制御信号を前記外部端子に出力する出力バッファと、
    　電源電圧を供給する電源線と前記出力バッファのｐチャネルＭＯＳトランジスタのソースとの間に接続し、電源制御信号に基づいてオンまたはオフする電源スイッチを含む電源制御部と、
    　前記電源線と前記外部端子との間に接続し、プルアップ制御信号に基づいてオンまたはオフし、オン時に抵抗素子として機能するプルアップスイッチを含むプルアップ制御部と、
    　前記外部端子に出力する出力期間に対応して生成するタイミング信号に基づいて、前記出力期間と前記メモリ制御信号を前記外部端子に出力しないアイドル期間において、前記電源制御信号と前記プルアップ制御信号とを生成する制御信号生成部と、を有する半導体集積回路。
  4. 　前記出力期間に対応して生成するタイミング信号を遅延させて遅延タイミング信号を生成する遅延部を有し、
    　前記制御信号生成部は、前記タイミング信号と前記遅延タイミング信号とに基づいて、前記出力期間および前記アイドル期間に、前記電源制御部に出力する前記電源制御信号と、前記プルアップ制御部に出力する前記プルアップ制御信号とを生成する請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。
  5. 　前記制御信号生成部は、前記出力期間に、前記タイミング信号と前記遅延タイミング信号との論理和を前記電源制御信号として出力するオア回路と、前記出力期間に、前記タイミング信号と前記遅延タイミング信号との論理積を前記プルアップ制御信号として出力するアンド回路と、を有する請求項４に記載の半導体集積回路。
  6. 　前記遅延部は、クロック信号に同期して前記タイミング信号をラッチし、ラッチした前記タイミング信号を前記遅延タイミング信号として出力するラッチ回路を有する、請求項４または請求項５に記載の半導体集積回路。
  7. 　前記外部端子は、前記出力期間に前記メモリデバイスに前記メモリ制御信号を出力し、入力期間に前記メモリ制御信号を入力する入出力端子であり、
    　前記半導体集積回路は、さらに、
    　前記電源線と前記外部端子との間に接続し、オン時に抵抗素子として機能し、前記外部端子をプルアップする入力プルアップスイッチと、接地線と前記外部端子との間に接続し、オン時に抵抗素子として機能し、前記外部端子をプルダウンする入力プルダウンスイッチとを有する、請求項１ないし請求項６のいずれか１項に記載の半導体集積回路。
  8. 　前記入力プルアップスイッチおよび前記入力プルダウンスイッチは、前記出力期間にオフし、前記入力期間にオンする、請求項７に記載の半導体集積回路。
  9. 　前記プルアップ制御部のプルアップ時の抵抗値は、前記入力プルアップスイッチのプルアップ時の抵抗値より高い、請求項７または請求項８に記載の半導体集積回路。
  10. 　前記電源線と前記外部端子との間に並列に接続する互いに同じ構成の複数のプルアップ用のｐチャネルＭＯＳトランジスタを有し、
    　前記入力プルアップスイッチは、オン時の抵抗値に応じて選択する所定数の前記プルアップ用のｐチャネルＭＯＳトランジスタを有し、
    　前記プルアップ制御部は、前記入力プルアップスイッチに使用しない前記所定数より少ない前記プルアップ用のｐチャネルＭＯＳトランジスタを有する、請求項９に記載の半導体集積回路。
  11. 　前記メモリ制御信号を前記外部端子に出力する複数の前記出力バッファと、
    　複数の前記出力バッファのそれぞれに対応する複数の前記電源制御部と、を有し、
    　前記制御信号生成部は、複数の前記出力バッファのうち、前記メモリ制御信号の出力に使用する出力バッファに対応する前記電源制御部に前記電源制御信号を出力し、
    　前記プルアップ制御部は、複数の前記出力バッファに共通に設ける、請求項１ないし請求項１０のいずれか１項に記載の半導体集積回路。
  12. 　前記半導体集積回路は、さらに、
    　前記メモリ制御信号の論理と逆の論理を有する相補メモリ制御信号を相補外部端子に出力する相補出力バッファと、
    　前記電源制御信号に基づいて相補電源線から前記相補出力バッファへの相補電源電圧の供給を制御する相補電源制御部と、
    　プルダウン制御信号に基づいて前記相補外部端子のプルダウンを制御するプルダウン制御部と、を有し、
    　前記制御信号生成部は、
    　前記メモリ制御信号および前記相補メモリ制御信号を前記外部端子および前記相補外部端子にそれぞれ出力する前記出力期間に、前記電源電圧を前記出力バッファに供給するとともに、前記相補電源電圧を前記相補出力バッファに供給する前記電源制御信号を前記電源制御部および前記相補電源制御部に出力し、前記外部端子のプルアップを停止する前記プルアップ制御信号を前記プルアップ制御部に出力し、前記相補外部端子のプルダウンを停止する前記プルダウン制御信号を前記プルダウン制御部に出力し、
    　前記メモリ制御信号および前記相補メモリ制御信号を前記外部端子および前記相補外部端子にそれぞれ出力しない前記アイドル期間に、前記出力バッファおよび前記相補出力バッファへの前記電源電圧の供給を停止する前記電源制御信号を前記電源制御部および前記相補電源制御部に出力し、前記外部端子をプルアップする前記プルアップ制御信号を前記プルアップ制御部に出力し、前記相補外部端子をプルダウンする前記プルダウン制御信号を前記プルダウン制御部に出力する、請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。
  13. 　前記電源制御部および前記相補電源制御部は、互いに同じ回路構成であり、
    　前記出力バッファおよび前記相補出力バッファは、互いに同じ回路構成であり、
    　前記プルアップ制御部と前記プルダウン制御部とは、互いに同じ回路構成である、請求項１２に記載の半導体集積回路。
  14. 　前記メモリデバイスは、ＮＡＮＤ型フラッシュメモリであり、前記メモリ制御信号は、リードイネーブル信号である、請求項１ないし請求項１３のいずれか１項に記載の半導体集積回路。
  15. 　前記メモリデバイスは、ＮＡＮＤ型フラッシュメモリであり、前記メモリ制御信号は、データストローブ信号である、請求項７ないし請求項１０のいずれか１項に記載の半導体集積回路。
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