CN102970024B - 低侧逻辑与高侧逻辑之间的高速电平转换器 - Google Patents

Abstract

本发明的一个实施例涉及具有可开关的电流镜的电平转换器电路，所述可开关的电流镜能够以互补的方式被选择性地开启和关闭，以在逻辑侧之间转变差分输入信号（例如，将在低侧接收到的差分输入信号转变到高侧）。锁存器连接于可开关的电流镜的输出。锁存器配置成接收来自开启的电流镜的转变的输出信号并且将另一个输出信号驱动到互补的值。锁存器还配置成向开关元件提供转变的输出信号，该开关元件关闭（例如，关断）开启的可开关的电流镜。输出信号的存储允许电流镜保持关闭，直至新的输入信号被提供给电平转换器电路，从而允许电平转换器的静态功耗的减小。

Description

低侧逻辑与高侧逻辑之间的高速电平转换器

背景技术

漏极扩展MOSFET（DEMOS）装置设计成适应相对高的供给电压，这允许以能够与电池直接相连的标准数字CMOS工艺来构建电路。这种电路能够通过连接于电池的高侧开关向负载提供电流。高侧开关由高侧数字逻辑驱动，该高侧数字逻辑具有等于电池电压的高侧高电平（例如，高侧供给电压）和等于电池电压减去数字内核供给电压的高侧低电平（例如，高侧“地”电压）。

为了在具有第一电压电势的电路（例如，数字内核）的低侧数字逻辑与具有大于第一电压电势的第二电压电势的电路的高侧数字逻辑之间传送信号（并且反之亦然），使用了电平转换器电路。例如，电平转换器电路经常在高侧驱动器电路（HSD）中使用以提供足够的栅极-源极电压来驱动高侧开关。

图1示出了高压栅极驱动器电路100的框图，该高压栅极驱动器电路100具有配置成将差分信号从低侧（V_in1和V_in2）转变到高侧（V_out1，V_out2）的电平转换器电路102。高压栅极驱动器电路100包括连接于高侧开关108（例如，具有连接于电池电压的源极和连接于节点的漏极的功率场效应晶体管）的栅极的高侧驱动器104和连接于低侧开关110（例如，具有连接于节点的源极和接地端子的功率场效应晶体管）的栅极的低侧驱动器106。

如果高侧开关108是PDEMOS装置，那么需要以比源极处的电势减去阈值电压小的电压来接通装置（例如，与低侧开关110相比，在低侧开关110中，源极接地，使得大于阈值电压的电压使装置接通）。因此，电平转换器电路102配置成将低侧信号（V_in1，V_in2）转变成高侧信号（V_out1，V_out2），从而具有足够的栅极-源极电压来驱动高侧开关110。

附图说明

图1示出了高压栅极驱动器电路的框图，高压栅极驱动器电路具有配置成将差分信号从低侧转变到高侧的电平转换器电路。

图2示出了配置成将信号从一个逻辑侧转变到另一个逻辑侧的电平转换器电路的第一实施例的框图。

图3示出了配置成将信号从一个逻辑侧转变到另一个逻辑侧的电平转换器电路的更详细的实施例的框图。

图4a示出了配置成将信号从低侧逻辑转变到高侧逻辑的电平转换器电路的实施例的示意图。

图4b示出了对应于图4a的电平转换器电路的信号图。

图5示出了配置成将信号从低侧逻辑转变到高侧逻辑的电平转换器电路的替代性实施例的示意图。

图6示出了配置成将信号从低侧逻辑转变到高侧逻辑的电平转换器电路的另一个替代性实施例的示意图。

图7示出了配置成将信号从高侧逻辑转变到低侧逻辑的电平转换器电路的实施例的示意图。

图8示出了用于将信号从一个逻辑侧转变到另一个逻辑侧的更详细的示例性方法的流程图。

具体实施方式

现在将参照附图描述本发明，其中在通篇中使用相同的附图标记来指代相同的元件，并且其中图示的结构和装置并不一定是按比例绘制的。

本公开的一些方面提供了具有可开关电流镜的电平转换器电路，所述可开关电流镜能够以互补的方式被选择性地开启（即，接通）和关闭（即，关断），以将第一逻辑侧的差分输入信号转变成第二逻辑侧的互补差分输出信号（例如，将在高侧接收的差分输入信号转变到低侧或者将在低侧接收的差分输入信号转变到高侧）。锁存器连接在可开关电流镜生成的差分输出信号之间。锁存器配置成接收来自开启的电流镜的转变的差分输出信号并且将另一个差分输出信号驱动到互补值。锁存器还配置成提供转变的差分输出信号给关闭（例如，关断）开启的可开关电流镜的一个或多个开关元件。锁存器存储输出信号，使得电流镜保持关闭，直至新的输入信号被提供给电平转换器电路，从而允许电平转换器的静态功耗减少。

图2示出了电平转换器电路200的第一实施例的框图，电平转换器电路200配置成将差分输入信号V_{L1_in1}和V_{L1_in2}从一个逻辑侧转变到另一个逻辑侧。

如图2所示，电平转换器电路200包括第一可开关电流镜电路202和第二可开关电流镜电路204，其中第一可开关电流镜电路202配置成接收第一逻辑侧（例如，低侧）的第一输入信号V_{L1_in1}，第二可开关电流镜电路204配置成接收第一逻辑侧的与第一输入信号V_{L1_in1}互补的第二输入信号V_{L1_in2}（例如，当V_{L1_in2}为低时，V_{L1_in1}为高，并且反之亦然）。可开关电流镜电路配置成以互补的方式被选择性地开启（即，接通）和关闭（即，关断），从而一次开启第一或第二可开关电流镜中的一个（即，当一个电流镜电路关闭时，另一个电流镜电路开启），以将差分输入信号V_in1和V_in2转变成第二逻辑侧（例如，高侧）的互补差分输出信号V_out1和V_out2。

锁存器206连接在电流镜V_out1和V_out2的差分输出之间。锁存器206配置成接收并存储由可开关电流镜电路生成的输出信号。锁存器206还配置成提供转变的输出信号中的一个或多个给一个或多个开关元件208。在从锁存器206接收到转变的输出信号中的一个或多个时，一个或多个开关元件208关闭（例如，关断）开启的可开关电流镜。电流镜保持关闭，直至新的输入信号被提供给电平转换器电路，从而允许电平转换器电路200的静态功耗的减少。当接收到新的输入信号时，可开关电流镜开启以生成从新的输入信号转变的新的输出信号。

在一个实施例中，两个可开关电流镜电路中的一个被开启（即，接通）以将第一逻辑侧（例如，低侧）的输入信号转变成第二逻辑侧（例如，高侧）的输出信号，而另一个可开关电流镜电路保持关闭。在这种实施例中，锁存器206接收来自开启的可开关电流镜的转变的差分输出信号并且将另一个差分输出信号驱动到互补值。在从锁存器206接收到一个或多个差分输出信号时，开关元件208关闭（例如，关断）生成转换的差分输出信号的开启的可开关电流镜。

例如，第一可开关电流镜202可以配置成接收包括“1”的第一低侧输入信号V_in1，而第二电流镜204可以配置成接收包括“0”的第二低侧输入信号V_in2。第一可开关电流镜202被开启以转变第一低侧输入信号“1”从而生成第一输出信号V_batt（高侧逻辑的供给电压），而第二可开关电流镜204保持关闭。锁存器206存储转变的输出信号V_batt并且将第二输出信号驱动到互补的值V_low（高侧逻辑的“地”）。锁存器206还提供输出信号给开关元件208，开关元件208基于输出信号关断第一可开关电流镜202。

图3示出了电平转换器电路300的更详细的框图，电平转换器电路300配置成将电压从一个逻辑侧转变到另一个逻辑侧（例如，从第一电压电势域（voltage potentialdomain）转变到第二电压电势域）。在图3中将注意到，晶体管被标注为具有第一沟道掺杂类型（没有上标）或第二沟道掺杂类型（具有上标“’”）。例如，晶体管T1和T2具有第一掺杂类型（例如，n型）的沟道，而晶体管T1’、T2’、T3’、T4’、T5’和T6’具有第二掺杂类型（例如，p型）的沟道。

电平转换器电路300包括第一晶体管T1和第二晶体管T2，第一晶体管T1和第二晶体管T2配置成接收第一逻辑侧的差分输入信号V_in1和V_in2。第一晶体管T1具有连接于第一输入信号V_in1的栅极、耦合于第一逻辑侧电压V_L1的源极（例如，低侧地、高侧电源）、以及耦合于第一电流镜302的漏极。第二晶体管T2具有连接于第一逻辑侧的第二输入信号V_in2的栅极、耦合于第一逻辑侧电压V_L1的源极、以及耦合于第二电流镜304的漏极。

第一电流镜302包括共享公共的栅极电压的两个晶体管T1’和T5’。 晶体管T1’的漏极耦合于第一晶体管T1的源极，晶体管T5’的漏极耦合于第一差分输出端子，并且晶体管T1’和T5’的源极耦合于第二逻辑侧电压V_L2。第二电流镜304包括共享公共的栅极电压的两个晶体管T2’和T6’。 晶体管T2’的漏极耦合于第二晶体管T2的源极，晶体管T6’的漏极耦合于第二差分输出端子，并且晶体管T2’和T6’的源极耦合于第二逻辑侧电压V_L2。在一个实施例中，电流镜的晶体管具有不相等的栅极宽度，以生成指定输出电流。例如，晶体管T5’可以配置成具有比晶体管T1’大的栅极宽度，使得当提供电流经过晶体管T1’时，经过晶体管T5’的电流较大（因为其具有较宽的栅极宽度）。

第一电流镜302和第二电流镜304可以分别被控制晶体管T3’和T4’选择性地开启和关闭。在一个实施例中，控制晶体管T3’和T4’配置成同时接通一个电流镜而关断另一个电流镜（例如，接通第一电流镜302而关断第二电流镜304）。在一个实施例中，控制晶体管T3’的栅极连接于第一差分输出信号V_out1，而控制晶体管T4’的栅极连接于第二差分输出信号V_out2。由于差分输出信号V_out1和V_out2是互补的，所以晶体管T3’和T4’中的一个将被接通，而另一个将被关断，从而同时接通以及关断第一和第二电流镜。

当电流镜被开启时，它将基于第二逻辑侧电压VL2而生成输出信号。例如，在一个实施例中，开启的电流镜将基于等于高侧的供给电压的第二逻辑侧电压VL2而生成高输出信号，而在另一个实施例中，开启的电流镜将基于等于低侧的地电压的第二逻辑侧电压VL2而生成低输出信号。输出信号被存储在锁存器306中并且将另一个输出信号驱动到互补值。例如，在V_in1高的情况下，第一电流镜302接通并且可以将第一输出信号V_out1驱动到高值，而锁存器306的逆变器将把第二输出信号V_out2驱动到互补的低值。

存储在锁存器306中的输出信号经由缓存器B1和B2被提供给控制晶体管T3’和T4’的栅极。在接收到输出电压的状态变化时（例如，在接收到来自不同的起作用的电流镜的高输出电压时），锁存器306将经由缓存器B1和B2提供信号给控制晶体管T3’和T4’的栅极，从而使控制晶体管关断起作用的电流镜。

图4a示出了配置成将信号从低侧逻辑转变到高侧逻辑的电平转换器电路400的示意图。

如图4a所示，电平转换器电路包括漏极扩展NMOS晶体管（NDEMOS）N1和N2，漏极扩展NMOS晶体管N1和N2具有配置成接收低侧逻辑的差分输入信号V_in1和V_in2的栅极（当一个高时，另一个低）。特别地，NDEMOS晶体管N1的栅极连接于第一低侧输入信号V_in1，而NDEMOS晶体管N2的栅极连接于与第一低侧输入信号互补的第二低侧输入信号V_in2。晶体管N1和N2的源极连接于低侧逻辑GND_LS的地（例如，0V），并且晶体管N1和N2的漏极分别连接于第一电流镜402和第二电流镜404。

晶体管N1、N2和P1-P4是漏极扩展MOSFET（DEMOS）。DEMOS在电平转换器电路400中使用，因为DEMOS通常设计成处理相对高的漏极-源极电压或漏极-栅极电压，这样的电压超过了数字内核供给电压（例如，具有等于0V的低侧地与高侧供给电压Vbatt之差的漏极-源极电压）。

第一电流镜402包括p型DEMOS晶体管P1和PMOS晶体管P5。晶体管P1和P5的栅极连接并耦合于控制晶体管P3和P7的漏极。控制晶体管P3是漏极扩展PMOS晶体管，其配置成通过向晶体管P1和P5的栅极提供低信号（例如，通过连接低侧逻辑的地）而开启（即，接通）第一电流镜402。控制晶体管P7是PMOS晶体管，其配置成通过向晶体管P1和P5的栅极提供高信号（例如，通过连接高侧逻辑的供给电压）而关闭（即，关断）第一电流镜402。

当第一电流镜402接通且晶体管N1接通时，电流通过电流镜的第一分支从高侧V_{DD­­_HS}的供给电压流向低侧GND_LS的地。电流镜402匹配电流镜的第二分支上的电流（通过晶体管P5），将第一输出电压V_out1驱动到高值（例如，Vbatt）。

第二电流镜404包括p型DEMOS晶体管P2和PMOS晶体管P6。晶体管P2和P6的栅极连接并且耦合于晶体管P4和P8的漏极。控制晶体管P4是漏极扩展PMOS晶体管，其配置成通过向晶体管P2和P6的栅极提供低信号（例如，通过连接低侧逻辑的地）而开启（即，接通）第二电流镜404。控制晶体管P8是PMOS晶体管，其配置成通过向晶体管P2和P6的栅极提供高信号（例如，通过连接高侧逻辑的供给电压）而关闭（即，关断）第二电流镜404。

当第二电流镜404接通且晶体管N2接通时，电流通过电流镜的第一分支从高侧V_{DD­­_HS}的供给电压流向低侧GND_LS的地。电流镜404匹配电流镜的第二分支上的电流（通过晶体管P6），将第二输出电压V_out2驱动到高值（例如，Vbatt）。

第一或第二电流镜的输出被施加于包括交叉耦合的逆变器I1和I2的锁存器406。锁存器406配置成存储差分输出信号V_out1和V_out2。特别地，锁存器406接收来自开启的电流镜的一个差分输出信号，然后将互补的差分输出信号驱动到互补值。例如，如果V_out1被第一电流镜402设定为低值，那么V_out2被锁存器406设定为高值，这是因为第一逆变器I1的输入将为低而来自第一逆变器I1的输出将为高。由于第一逆变器I1的高输出将被馈送到将输出低信号的第二逆变器I2的输入，所以交叉耦合的逆变器I1和I2将把第一输出信号V_out1保持为低值并把第二输出信号V_out2保持为高值。

第一缓存器B1具有耦合于第一差分输出信号V_out1的输入和耦合于控制晶体管P3和P8的栅极的输出。第一缓存器B1配置成向p型晶体管P3和P8的栅极提供信号，该信号接通一个电流镜，同时关断另一个电流镜。

第二缓存器B2具有耦合于第二差分输出V_out2的输入和耦合于控制晶体管P4和P8的栅极的输出。第二缓存器B2配置成向p型晶体管P4和P7的栅极提供信号，该信号接通一个电流镜，同时关断另一个电流镜。

例如，如果V_out1为低而V_out2为高，那么缓存器B1将向控制晶体管P3和P8的栅极提供低信号，并且缓存器B2将向控制晶体管P4和P7的栅极提供高信号。低信号将通过将高侧逻辑的供给电压连接于p型晶体管P2和P6的栅极而关断第二电流镜404。低信号还将允许第一电流镜402被适当的输入信号接通，因为它接通晶体管P3。可替代地，如果V_out1为高而V_out2为低，那么缓存器B2将向控制晶体管P4和P7的栅极提供低信号，并且缓存器B1将向控制晶体管P3和P8的栅极提供高信号。低信号将通过把高侧逻辑的供给电压连接于p型晶体管P1和P5的栅极而关断第一电流镜402。低信号还将允许第二电流镜404被适当的输入信号接通，因为它接通晶体管P4。

图4b示出了对应于图4a的电平转换器电路400的信号图。信号图示出了电平转换器电路400在输入数据422、424和426的三个示例性周期期间的操作。将理解的是，信号图是意在帮助读者理解电平转换器电路400的非限制性的图。例如，图4b所示的时间和电压仅仅是示例。

当电平转换器电路400被首次接通时，锁存器406的内容不是十分确定（例如，差分输出信号V_out1或V_out2可能高或低）。然而，当施加输入信号V_in1和V_in2时，锁存器406的内容将根据接收到的输入信号而被调整。

例如，一开始，锁存器406可以处于提供低的第一输出信号V_out1和高的第二输出信号V_out2的状态。由于V_out1为低，所以晶体管P3被接通，并且电流镜404被关断。如果第一输入信号V_in1为低而第二输入信号V_in2为高，那么晶体管N1被关断并且输出信号V_out1和V_out2保持相同，因为锁存器406已经处于适当的状态。然而，如果第一输入信号V_in1为高而第二输入信号V_in2为低，那么电平电路的信号被驱动到对应于图4b的输入数据422的第一周期所示的那些值的值。

如在图4b的输入数据422的第一周期中所示，第一输入信号V_in1具有高值而第二输入信号V_in2具有低值（图形408）。第二输入信号V_in2的低值关断晶体管N2。由于晶体管P2是断开的（源于V_out2在初始锁存器状态下高）并且晶体管N2是断开的，所以Vb处的电压保持高（图形412）。第一输入信号V_in1的高值接通晶体管N1，将Va接地（图形410）。由于晶体管P1是接通的（源于V_out1在初始锁存器状态下为低），所以电流从VDD_HS经过晶体管P1和N1流向地GND_LS。此电流流经第一电流镜402，导致经过晶体管P5的大电流，该大电流改变锁存器406的状态以使差分输出信号V_out1为高并使差分输出信号V_out2为低（图形420）。

锁存器的状态变化使缓存器B1的输入（Ve）被驱动成高（图形420）而缓存器B2的输入（Vf）被驱动成低（图形420）。当缓存器B1的输入电压变高时，晶体管P3和P8关断。当缓存器B2的输入电压变低时，晶体管P4和P7接通并且电流镜402关断，使得再没有电流流过晶体管N1。由于N2断开，所以Vd保持为高，从而保持第二电流镜404关断。两个电流镜都保持断开（减小了调平器电路（leveler circuit）的静态功耗），直至输入数据424的第二周期的差分输入信号出现变化。

在输入数据424的第二周期期间，第一输入信号V_in1从高值变化到低值，并且互补的第二输入信号V_in2从低值变化到高值（图形408）。

输入信号值的变化使晶体管N1关断，并使晶体管N2接通。晶体管N2将Vb接地，从而接通电流镜404。由于晶体管P1接通（源于V_out2在输入数据422的第一周期为低），所以电流从VDD_HS经过晶体管P2和N2流向地GND_LS，导致经过晶体管P6的大电流，该大电流将锁存器406驱动到V_out1为低而V_out2为高的状态（图形420）。锁存器的状态变化使缓存器B1的输入（Ve）被驱动成低而使缓存器B2的输入（Vf）被驱动成高。

当缓存器B1的输入为低时，晶体管P3和P8由于栅极电压低而被接通，但是没有电流流过第一电流镜，因为晶体管N1被关断（因为V_in1为低）。当缓存器B2的输入为高时，晶体管P4和P7由于栅极电压高而被关断，并且没有电流流过第二电流镜404。两个电流镜都保持断开（减小了调平器电路的静态功耗），直至输入数据426的第三周期的差分输入信号出现变化。

在输入数据426的第三周期期间，第一输入V_in1回到高值并且第二输入V_in2回到低值。第二输入信号V_in2的低值关断晶体管N2，但是没有发生任何变化，因为晶体管P2是断开的。V_in1的高值接通晶体管N1。由于晶体管P1是接通的（源于V_out1在初始锁存器状态中为低），所以电流从VDD_HS经过晶体管P1和N1流向地GND_LS。此电流流经第一电流镜402，导致经过P5的大电流，该大电流改变锁存器406的状态。

锁存器406的状态变化使缓存器B1的输入（Ve）被驱动成高（图形420）而缓存器B2的输入（Vf）被驱动成低。当缓存器B1的输入变高时，晶体管P3和P8关断。当缓存器B2的输入变低时，晶体管P4和P7接通并且电流镜402关断，使得再没有电流流过晶体管N1。电流镜404接通，但是由于晶体管N2已经关断，所以没有电流流动。

图5示出了电平转换器电路的替代性实施例，其配置成将信号从低侧逻辑转变到高侧逻辑。

电平转换器电路500通常包括与图4a的电平转换器电路相同的构架，除了单独的缓存器被用来向控制晶体管P3、P4、P7和P8的栅极提供信号以外。

向每个控制晶体管提供信号的单独的缓存器的使用通过允许特别选择与每个缓存器相关联的延迟而增加电平转换器电路500的速度。例如，单独的缓存器B1y、B1x、B2y和B2x中的每一个可以具有不同的、不相等的延迟，这些延迟选择为优化电平转换器电路500的操作。

如图5所示，缓存器B1y具有耦合于第一差分输出V_out1的输入和耦合于控制晶体管P3的栅极的输出。缓存器B1y配置成向控制晶体管P3的栅极提供控制信号，该控制信号接通第一电流镜。缓存器B1x具有耦合于第一差分输出V_out1的输入和耦合于控制晶体管P8的栅极的输出。缓存器B1x配置成向控制晶体管P8的栅极提供控制信号，该控制信号关断第二电流镜。

类似地，缓存器B2y具有耦合于第二差分输出V_out1的输入和耦合于控制晶体管P3的栅极的输出。缓存器B2y配置成向控制晶体管P3的栅极提供控制信号，该控制信号接通第二电流镜。缓存器B2x具有耦合于第二差分输出V_out1的输入和耦合于控制晶体管P7的栅极的输出。缓存器B2x配置成向控制晶体管P7的栅极提供控制信号，该控制信号关断第一电流镜。

图6示出了电平转换器电路600的另一个替代性实施例的示意图，电平转换器电路600配置成将信号从低侧逻辑转变到高侧逻辑。

在电平转换器电路600中，电阻器R1和R2设置在电流镜晶体管的栅极与高侧的供给电压之间。例如，第一电阻器R1设置在第一电流镜的晶体管P1和P5的栅极与高侧的供给电压V_{DD_HS}之间，并且第二电阻器R2设置在第二电流镜的晶体管P2和P6的栅极与高侧的供给电压V_{DD_HS}之间。

在这种实施例中，电阻器用作开关，这些开关是接通的，但是不影响电路的操作。例如，在输入数据的第一周期中，当V_out1为高而V_out2为低时，第一电流镜可以关断并且第二电流镜可以接通。当第一电流镜关断并且晶体管P3关断时，电路的左侧没有电流流动。当第二电流镜接通并且晶体管P4和P6接通时，晶体管N2关断并且没有电流流动。在输入数据的第二周期中，当V_in1和V_in2变化时，晶体管N2关断并且晶体管N1接通，并且电流流过晶体管P1和P3以及R1。经过晶体管P1的电流被镜像到晶体管P5，并且改变锁存器的状态，并且经过电阻器R1的电流不影响操作。

将理解的是，本文公开的方法和设备可以应用于配置成将信号从低侧逻辑转变到高侧逻辑的电平转换器电路（例如，如图4a和图5所示）或配置成将信号从高侧逻辑转变到低侧逻辑的电平转换器电路。为了提供配置成将信号从高侧逻辑转变到低侧逻辑的电平转换器，对图4a和图5所示的晶体管类型（例如，p型、n型）进行了互换。

例如，图7示出了电平转换器电路700的第一实施例，其配置成将信号从高侧逻辑转变到低侧逻辑。

如图7所示，电平转换器电路700包括漏极扩展PMOS晶体管（PDEMOS）P1和P2，晶体管P1和P2具有配置成接收差分高侧输入信号V_in1和V_in2的栅极。晶体管P1和P2的源极连接于高侧逻辑的供给电压，并且晶体管P1和P2的漏极分别连接于第一和第二电流镜。

第一电流镜包括NDEMOS晶体管N1和NMOS晶体管N5。漏极扩展控制晶体管N3配置成通过向晶体管N1和N5的栅极提供高信号（即，通过将晶体管N1和N5的栅极连接于高侧逻辑的供给电压）而接通第一电流镜。控制晶体管N7配置成通过向晶体管N1和N5的栅极提供低信号（即，通过将晶体管N1和N5的栅极连接于低侧逻辑的地）而关断第一电流镜。

第二电流镜包括NDEMOS晶体管N2和NMOS晶体管N6。漏极扩展控制晶体管N4配置成通过向晶体管N2和N6的栅极提供高信号（即，通过将晶体管N2和N6的栅极连接于高侧逻辑的供给电压）而接通第二电流镜。控制晶体管N8配置成通过向晶体管N2和N6的栅极提供低信号（即，通过将晶体管N2和N6的栅极连接于低侧逻辑的地）而关断第二电流镜。

第一和第二电流镜的输出被施加到包括交叉耦合的逆变器I1和I2的锁存器，该锁存器配置成存储第一或第二电流镜生成的差分输出信号V_out1和V_out2。

缓存器B1x和B1y具有耦合于第一输出V_out1的输入和分别耦合于控制晶体管N8的栅极和控制晶体管N3的栅极的输出。缓存器B2x和B2y具有耦合于第二输出V_out2的输入和分别耦合于控制晶体管N7的栅极和控制晶体管N4的栅极的输出。

图8是用于将信号从一个逻辑侧转变到另一个逻辑侧的更详细的示例性方法的流程图。

尽管这些方法在下面被图示和描述为一系列的动作或事件，但应当理解，这些动作或事件的所示顺序不以限制性的意义来理解。例如，一些动作可以以不同的顺序发生和/或与除本文图示和/或描述的之外的其他动作或事件同时地发生。此外，并非所有图示的动作都需要执行本公开的一个或多个方面或实施例。另外，本文描述的动作中的一个或多个可以在一个或多个单独的动作和/或阶段中执行。

另外，要求保护的主题可以执行为使用标准编程和/或工程设计技术来产生软件、固件、硬件或其任何组合来控制计算机执行所公开的主题的方法、设备或者制品（例如，图2、图3等所示的电路是可以用来执行方法800的电路的非限制性示例）。术语“制品”在本文使用意在涵盖可由任何计算机可读装置、载体、或介质访问的计算机程序。当然，本领域技术人员将认识到，可以在不偏离要求保护的主题的范围或精神的情况下对此配置进行多种修改。

在802，接收第一逻辑侧的第一和第二差分输入信号。第一和第二差分输入信号包括互补的输入信号（例如，第一高输入信号和第二低输入信号）。在所述方法将信号从低侧逻辑转变到高侧逻辑的一个实施例中，第一逻辑侧可以包括低侧逻辑。在所述方法将信号从高侧逻辑转变到低侧逻辑的另一个实施例中，第一逻辑侧可以包括高侧逻辑。

在804，可开关电流镜电路被开启以将差分输入信号转变成第二逻辑侧的差分输出信号。可开关电流镜电路可包括第一可开关电流镜电路或第二可开关电流镜电路，第一可开关电流镜电路被开启以将第一差分输入信号转变成第一差分输出信号，第二可开关电流镜电路被开启以将第二差分输入信号转变成第二差分输出信号。例如，在一个实施例中，第一可开关电流镜可将低侧输入信号“1”转变成高侧输出信号Vbatt。

在806，存储器单元存储转变的差分输出信号。在一个实施例中，存储器单元包括具有两个交叉耦合的逆变器的锁存器，这两个交叉耦合的逆变器在差分输出信号之间配置成使得一个逆变器的输入是第一差分输出信号，而另一个逆变器的输入是第二互补差分输出信号。

在808，第二逻辑侧的互补差分输出信号被驱动到与转变的差分输出信号互补的值。因此，互补差分输出信号和转变的差分输出信号包括第二逻辑侧的第一和第二差分输出信号，第一和第二差分输出信号是从第一逻辑侧的第一和第二差分输入信号生成的输出。在存储器单元包括锁存器的实施例中，第二差分输出信号通过逆变器的操作被自动地驱动到第一差分输出信号的互补值。

在810，开启的电流镜电路被关闭。在一个实施例中，通过从差分输出信号生成多个控制信号来关闭开启的电流镜电路（步骤812）。然后将时延引入所述多个控制信号（步骤814）。在一个实施例中，向所述多个控制信号中的每一个引入不同的时延。然后，提供控制信号给配置成关闭第一电流镜电路的控制晶体管（步骤816）。

将理解的是，可以通过电平转换器电路来反复地执行方法800，其中在反复执行期间，电流镜电路被关闭，从而允许电平转换器的静态功耗的减少。

尽管已经针对一个或多个实施方式图示并描述了本发明，但在不偏离所附权利要求的精神和范围的情况下可以对所示的示例进行变化和/或修改。特别是对于由上述部件或结构（组件、装置、电路、系统等）执行的各种功能，除非另有说明，否则，用来描述这种部件的术语（包括对“装置”的引用）意在对应于执行所述部件的指定功能的任何部件或结构（例如，在功能上等同），即使与执行本发明的图示示例性实施方式中的功能的公开结构在结构上不等同也是如此。此外，尽管可能已经针对多种实施方式中的仅仅一种公开了本发明的特定特征，但这种特征可以与其他实施方式的一个或多个其他特征相组合，这可能对于任何给定或特定的应用是需要的和有利的。另外，就详细的说明书或权利要求中使用术语“包括”、“包含”、“具有”、“带有”或其变化形式而言，与术语“包括”相似，这些术语意在是包括性的。

Claims (19)

1.一种电平转换器，包括：

多个可开关的电流镜电路，分别包括其第一栅极连接到第一类型的第二晶体管的第二栅极的第一类型的第一晶体管并配置成被选择性地激活，以将接收到的第一逻辑侧的差分输入信号转变成第二逻辑侧的互补的差分输出信号；

配置成存储所述差分输出信号的锁存器，包括分别耦合到多个可开关的电流镜之一的多个输入端；以及

一个或多个开关元件，所述一个或多个开关元件配置成接收来自所述锁存器的一个或多个所存储差分输出信号并且取决于一个或多个所接收的差分输出信号的值选择性地去激活激活的电流镜电路。

2.根据权利要求1所述的电平转换器，其中，所述可开关的电流镜包括：

第一可开关的电流镜电路，所述第一可开关的电流镜电路配置成被选择性地激活，以将所述第一逻辑侧的第一差分输入信号转变成所述第二逻辑侧的第一差分输出信号；以及

第二可开关的电流镜电路，所述第二可开关的电流镜电路配置成被选择性地激活，以将所述第一逻辑侧的第二差分输入信号转变成所述第二逻辑侧的第二差分输出信号，所述第二差分输出信号与所述第一差分输出信号互补。

3.根据权利要求2所述的电平转换器，

其中，所述第一可开关的电流镜电路和所述第二可开关的电流镜电路以互补的方式被激活和去激活，从而一次激活所述第一可开关的电流镜或所述第二可开关的电流镜中的一个以生成所述差分输出信号中的一个；以及

其中，所述锁存器进一步配置成将另一个差分输出信号驱动到与所述差分输出信号中的所述一个互补的值。

4.根据权利要求3所述的电平转换器，其中所述一个或多个开关元件包括第一漏极扩展PMOS控制晶体管，所述第一可开关的电流镜电路和所述第二可开关的电流镜电路分别包括：

第一PMOS晶体管，所述第一PMOS晶体管具有与第一漏极扩展PMOS晶体管的栅极耦合的栅极；

其中，所述一个或多个开关元件中的至少一个连接于所述第一PMOS晶体管的栅极。

5.根据权利要求4所述的电平转换器，其中：

所述第一漏极扩展PMOS控制晶体管包括：

连接于所述第一差分输出信号的栅极；

连接于所述第二逻辑侧的供给电压的漏极；以及

连接于所述第一可开关的电流镜电路中的所述第一PMOS晶体管的栅极的源极；

所述一个或多个开关元件包括第二漏极扩展PMOS控制晶体管，所述第二漏极扩展PMOS控制晶体管包括：

连接于所述第二差分输出信号的栅极；

连接于所述第二逻辑侧的供给电压的漏极；以及

连接于所述第二可开关的电流镜电路中的所述第一PMOS晶体管的栅极的源极。

6.根据权利要求5所述的电平转换器，还包括：

第一缓存器，所述第一缓存器位于所述第一差分输出信号与所述第一漏极扩展PMOS控制晶体管的栅极之间；以及

第二缓存器，所述第二缓存器位于所述第二差分输出信号与所述第二漏极扩展PMOS控制晶体管的栅极之间。

7.根据权利要求1所述的电平转换器，其中，所述第一逻辑侧包括具有第一电压电势域的低侧逻辑，并且其中所述第一逻辑侧包括高侧逻辑，所述高侧逻辑具有大于所述第一电压电势域的第二电压电势域。

8.根据权利要求1所述的电平转换器，其中，所述锁存器包括连接在所述第二逻辑侧的差分输出之间的交叉耦合的第一逆变器和第二逆变器。

9.一种电平转换器电路，包括：

第一晶体管，所述第一晶体管具有第一掺杂类型的沟道，所述第一晶体管包括连接于第一逻辑侧的第一差分输入信号的栅极、耦合于第一逻辑侧电压的源极、以及耦合于第一可开关的电流镜的漏极；

第二晶体管，所述第二晶体管具有所述第一掺杂类型的沟道，所述第二晶体管包括连接于所述第一逻辑侧的第二差分输入信号的栅极、耦合于所述第一逻辑侧电压的源极、以及耦合于第二可开关的电流镜的漏极；

其中所述第一可开关的电流镜包括具有第二掺杂类型的沟道的第三晶体管和第四晶体管，其中所述第三晶体管的栅极与所述第四晶体管的栅极连接，其中所述第三晶体管的漏极耦合于所述第一晶体管的漏极，并且其中所述第四晶体管的漏极连接于第二逻辑侧的第一差分输出端子；

其中所述第二可开关的电流镜包括具有所述第二掺杂类型的沟道的第五晶体管和第六晶体管，其中所述第五晶体管的栅极与所述第六晶体管的栅极连接，其中所述第五晶体管的漏极耦合于所述第二晶体管的漏极，并且其中所述第六晶体管的漏极连接于所述第二逻辑侧的第二差分输出端子；

锁存器，所述锁存器连接在所述差分输出端子之间并且配置成存储由所述第一可开关的电流镜或所述第二可开关的电流镜中的一个生成的第一差分输出信号并且从所述第一差分输出信号生成第二差分输出信号；以及

多个控制晶体管，所述多个控制晶体管配置成激活和去激活所述第一可开关的电流镜或所述第二可开关的电流镜。

10.根据权利要求9所述的电平转换器电路，其中，所述多个控制晶体管配置成以互补的方式激活和去激活所述第一可开关的电流镜和所述第二可开关的电流镜，从而一次激活所述第一可开关的电流镜或所述第二可开关的电流镜中的一个以生成所述差分输出信号中的一个。

11.根据权利要求9所述的电平转换器电路，其中，所述多个控制晶体管包括：

第一控制晶体管，所述第一控制晶体管配置成基于所述第一差分输出或所述第二差分输出的值激活所述第一可开关的电流镜；以及

第二控制晶体管，所述第二控制晶体管配置成基于所述第一差分输出或所述第二差分输出的值激活所述第二可开关的电流镜。

12.根据权利要求11所述的电平转换器电路，

其中，所述第一控制晶体管包括第一漏极扩展晶体管，该第一漏极扩展晶体管具有连接于所述第一晶体管的漏极的漏极；以及

其中，所述第二控制晶体管包括第二漏极扩展晶体管，该第二漏极扩展晶体管具有连接于所述第二晶体管的漏极的漏极。

13.根据权利要求11所述的电平转换器电路，还包括：

第一缓存器，所述第一缓存器包括耦合于所述第一差分输出的输入并且具有耦合于所述第一控制晶体管的栅极的输出；以及

第二缓存器，所述第二缓存器包括耦合于所述第二差分输出的输入并且具有耦合于所述第二控制晶体管的栅极的输出。

14.根据权利要求11所述的电平转换器电路，还包括：

第一电阻器，所述第一电阻器耦合在所述第二逻辑侧的电压与所述第三晶体管和所述第四晶体管的栅极之间；以及

第二电阻器，所述第二电阻器耦合在所述第二逻辑侧的电压与所述第五晶体管和所述第六晶体管的栅极之间。

15.根据权利要求11所述的电平转换器电路，

第三控制晶体管，所述第三控制晶体管配置成基于所述第一差分输出或所述第二差分输出的值去激活第一可开关的电流镜；以及

第四控制晶体管，所述第四控制晶体管配置成基于所述第一差分输出或所述第二差分输出的值去激活第二可开关的电流镜；

其中所述第三控制晶体管包括第三PMOS晶体管，该第三PMOS晶体管具有连接于高侧逻辑的供给电压的源极和连接于所述第三晶体管和所述第四晶体管的栅极的漏极；

其中所述第四控制晶体管包括第四PMOS晶体管，该第四PMOS晶体管具有连接于所述高侧逻辑的供给电压的源极和连接于所述第五晶体管和所述第六晶体管的栅极的漏极。

16.根据权利要求15所述的电平转换器电路，还包括：

第一缓存器，所述第一缓存器具有耦合于所述第一差分输出端子的输入并且具有耦合于所述第一控制晶体管的栅极的输出；

第二缓存器，所述第二缓存器具有耦合于所述第二差分输出端子的输入并且具有耦合于所述第二控制晶体管的栅极的输出；

第三缓存器，所述第三缓存器具有耦合于所述第一差分输出端子的输入并且具有耦合于所述第三控制晶体管的栅极的输出；以及

第四缓存器，所述第四缓存器具有耦合于所述第二差分输出端子的输入并且具有耦合于所述第四控制晶体管的栅极的输出。

17.一种用于将信号从一个逻辑侧转变到另一个逻辑侧的方法，包括：

接收第一逻辑侧的第一差分输入信号和第二差分输入信号；

激活第一可开关的电流镜电路以将所述第一差分输入信号转变成第二逻辑侧的第一差分输出信号，第一可开关的电流镜电路包括其第一栅极连接到第一类型的第二晶体管的第二栅极的第一类型的第一晶体管；

将所述第二逻辑侧的所述第一差分输出信号存储在存储器单元中；

将第二逻辑侧的第二差分输出信号驱动到与所述第一差分输出信号互补的值；以及

基于所述第一差分输出信号和所述第二差分输出信号的值选择性地去激活所述第一可开关的电流镜电路。

18.根据权利要求17所述的方法，还包括：

在所述第一可开关的电流镜激活的同时去激活第二可开关的电流镜，第二可开关的电流镜包括其第三栅极连接到第一类型的第四晶体管的第四栅极的第一类型的第三晶体管。

19.根据权利要求17所述的方法，其中，所述第一逻辑侧包括具有第一电压电势域的低侧逻辑，并且其中所述第一逻辑侧包括高侧逻辑，所述高侧逻辑具有大于所述第一电压电势域的第二电压电势域。