JP2001195137A

JP2001195137A - 半導体集積回路装置

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Publication number: JP2001195137A
Application number: JP2000007603A
Authority: JP
Inventors: Katsuhiko Yamamoto; 勝彦山本; Kazuhisa Higuchi; 和久樋口
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 2000-01-17
Filing date: 2000-01-17
Publication date: 2001-07-19
Anticipated expiration: 2020-01-17
Also published as: JP4149107B2

Abstract

(57)【要約】【課題】電源オフ時または内部電源回路オフ時に、内
部電源回路の出力端子の電位を初期状態として、消費電
力を低減することが可能な半導体集積回路装置を提供す
る。【解決手段】出力端子に出力安定化コンデンサが接続
される内部電源回路を内蔵する半導体集積回路装置であ
って、前記内部電源回路は、内部電源回路オフ時に、前
記内部電源回路の出力端子の電位を所定の電圧にする初
期化回路を備える。前記初期化回路は、第１の端子に前
記内部電源回路の出力端子が接続され、第２の端子に昇
圧基準電圧端子が接続される電界効果型トランジスタ
で、内部電源回路をオフとする制御信号によりオンとさ
れる電界効果型トランジスタを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置および液晶表示装置に係わり、特に、昇圧回路を内蔵
したＬＣＤドライバ／コントローラドライバＩＣ、ある
いは、昇圧回路を内蔵したＬＣＤドライバ／コントロー
ラドライバＩＣを搭載した液晶表示装置に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】例えば、画素数が８０×１２８以下の液
晶表示装置に搭載される半導体集積回路装置として、内
部電源回路を有するものが知られている。以下、本明細
書では、前記液晶表示装置に搭載される半導体集積回路
装置を、液晶ドライバＩＣと称する。

【０００３】図１６は、内部電源回路を有する液晶ドラ
イバＩＣを搭載する従来の液晶表示装置の一例の概略構
成を示すブロック図である。この図１６に示す液晶表示
装置１００は、液晶表示パネル１０と、この液晶表示パ
ネル１０を駆動する液晶ドライバＩＣ（２０）と、シス
テム全体を制御するＣＰＵ３０と、電池等のシステム電
源４０とで構成される。ここで、液晶表示パネル１０
と、液晶ドライバＩＣ（２０）とは液晶表示系を構成す
る。また、液晶ドライバＩＣ（２０）は、その内部に内
部電源回路２１を有し、この内部電源回路２１は昇圧回
路を備える。この内部電源回路２１の昇圧回路の出力端
子には、出力安定化コンデンサ（Ｃｏ）が接続される。
なお、図１６に示す液晶ドライバＩＣ（２０）は１チッ
プ化されており、また、出力安定化コンデンサ（Ｃｏ）
は、外付けとされる。さらに、実際には、図１６に示す
内部電源回路２１には、昇圧用コンデンサが外付けで接
続されるが、図１６で省略している。

【０００４】

【発明が解決しようとする課題】前記図１６で示される
液晶表示装置では、液晶ドライバＩＣ（２０）に内蔵さ
れた内部電源回路２１の出力端子に出力安定化コンデン
サ（Ｃｏ）を接続し、内部電源回路２１から出力される
昇圧出力電圧を安定化させ、これを液晶駆動用電源とし
て、液晶ドライバＩＣ（２０）に再び供給している。こ
の場合に、内部電源回路２１をオフ、あるいはシステム
電源４０をオフした時、内部電源回路２１の出力端子に
接続した安定化コンデンサの容量、および内部電源回路
部の基板電位となるノードの内部抵抗・容量等に依存し
て、内部電源回路２１から出力される昇圧出力電圧があ
る時間保持され、内部電源回路２１の出力端子の電圧は
徐々に小さくなる。そして、本発明者は、前記内部電源
回路２１をオフ、あるいはシステム電源４０をオフし、
内部電源回路２１の出力端子に昇圧出力電圧が保持され
ている期間内に、再び内部電源回路２１をオンすると、
液晶ドライバＩＣ（２０）に余分な電流が流れることを
発見した。この余分な電流により、液晶表示装置での消
費電力が増加するので、特に、バッテリー駆動タイプの
液晶表示装置では問題が大きい。前記した余分な電流を
防止するためには、図１７あるいは図１８の回路構成と
すればよい。

【０００５】図１７に示す液晶表示装置は、前記した内
部電源回路２１をオフ、あるいはシステム電源４０をオ
フした後に、内部電源回路２１の出力端子に昇圧出力電
圧が保持されるのを防ぐため、電荷を引き抜く回路５０
を、外付けで液晶ドライバＩＣ（２０）に接続したもの
である。この付加回路５０は、前記システム電源４０が
オフ時に動作状態となり、前記システム電源４０がオン
時に非動作状態となる。しかしながら、この図１７に示
す液晶表示装置では、回路５０の制御、即ち、前記シス
テム電源４０がオフ時に回路５０を動作状態とし、前記
システム電源４０がオン時に回路５０を非動作状態とす
る制御が容易でなく、さらに、外付けの部品点数が増加
することになるので実用的でないという問題点があっ
た。

【０００６】図１８に示す液晶表示装置は、前記内部電
源回路２１の出力端子と、基準電源（ＧＮＤ）（または
システム電源電圧（Ｖｃｃ））間に抵抗分割回路５１を
挿入し、液晶駆動電圧（Ｖｌ〜Ｖ５）を生成し、液晶ド
ライバＩＣ（２０）再び供給するようにしたものであ
る。この図１８に示す液晶表示装置では、前記した内部
電源回路２１がオフ、あるいはシステム電源４０がオフ
の場合に、抵抗分割回路５１を通して電荷が引き抜かれ
るため、内部電源回路２１の出力端子に昇圧出力電圧が
保持されることはない。この図１８に示す液晶表示装置
では、抵抗分割回路５１に常時電流が流れるので、この
電流を小さくするためには、抵抗分割回路５１の各抵抗
の抵抗値を大きくする必要がある。しかしながら、図１
８に示す液晶表示装置では、内部電源回路２１がオフ、
あるいはシステム電源４０がオフの場合に、抵抗分割回
路５１を通して電荷が引き抜く必要があるため、抵抗分
割回路５１の各抵抗の抵抗値をそれほど大きくすること
ができず、したがって、抵抗分割回路５１に常時流れる
電流が大きくなり、消費電流が増加し、特に、バッテリ
ー駆動のシステムでは実用的ではないという問題点があ
った。

【０００７】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、半導体
集積回路装置において、電源オフ時または内部電源回路
オフ時に、内部電源回路の出力端子の電位を初期状態と
して、消費電力を低減することが可能となる技術を提供
することにある。本発明の前記ならびにその他の目的と
新規な特徴は、本明細書の記述及び添付図面によって明
らかにする。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、出力端子に出力安
定化コンデンサが接続される内部電源回路を内蔵する半
導体集積回路装置であって、前記内部電源回路は、内部
電源回路オフ時に、前記内部電源回路の出力端子の電位
を所定の電圧にする初期化回路を備えることを特徴とす
る。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。

【００１０】［実施の形態１］本発明の実施の形態１の
液晶表示装置の概略構成は、図１６に示す液晶表示装置
と同じであるので図示は省略する。図１は、本発明の実
施の形態１の液晶ドライバＩＣ（２０）の概略構成を示
すブロック図である。本実施の形態１の液晶ドライバＩ
Ｃ（２０）は、内部電源回路２１、インターフェイス回
路２２、制御回路２３、カウンタ２４、メモリ２５、お
よび液晶駆動回路２６とを有するコントローラドライバ
である。本実施の形態において、液晶ドライバＩＣ（２
０）は、ＣＰＵ３０からの制御クロック、表示データ、
制御信号等を、インターフェイス回路２２で受け取り、
表示データをメモリ２５に一旦格納する。液晶駆動回路
２６は、制御回路２３により制御されるカウンタ２４の
指示の基に、メモリ２５に格納された表示データに対応
する駆動電圧を各画素の液晶層に印加し、液晶表示パネ
ル１０に画像を表示する。この駆動電圧は、出力安定化
コンデンサ（Ｃｏ）から出力される液晶駆動電圧（ＶＬ
ＣＤ）を分圧して生成される。なお、前記内部電源回路
２１、インターフェイス回路２２、制御回路２３、カウ
ンタ２４、メモリ２５および液晶駆動回路２６は、チッ
プ内に設けられる。

【００１１】図２は、本発明の実施の形態の内部電源回
路２１の概略構成を示すブロック図である。なお、この
図２では、インターフェイス回路２２、制御回路２３、
メモリ２５および液晶駆動回路２６も合わせて図示して
いる。図２に示すように、本実施の形態の内部電源回路
２１は、昇圧回路２１１と、電位初期化回路２１３と、
液晶駆動電圧生成回路２１２とを有する。

【００１２】図３は、図２に示す電位初期化回路２１３
のより詳細な構成を示す図である。同図に示すように、
電位初期化回路２１３は、レベルシフト回路２２１と、
Ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称す
る。）（ＮＭ００）とを有する。ＮＭＯＳ（ＮＭ００）
は、一般のＰ型基板／Ｎ型Ｗｅｌｌの製造プロセスを用
いて、他のＮＭＯＳあるいはＰ型ＭＯＳトランジスタ
（以下、単に、ＰＭＯＳと称する。）と同一の製造工程
で作成される。

【００１３】図４は、図３に示すレベルシフト回路２２
１の一例の回路構成を示す回路図である。図４に示すレ
ベルシフト回路は、ＰＭＯＳ（ＰＳＢ１）とＮＭＯＳ
（ＮＳＢ１）とから成る直列回路と、ＰＭＯＳ（ＰＳＢ
２）とＮＭＯＳ（ＮＳＢ２）とから成る直列回路とを有
する。ここで、ＰＭＯＳ（ＰＳＢ１）のゲート電極は、
ＰＭＯＳ（ＰＳＢ２）のドレイン電極に、ＰＭＯＳ（Ｐ
ＳＢ２）のゲート電極は、ＰＭＯＳ（ＰＳＢ１）のドレ
イン電極に接続され、ＮＭＯＳ（ＮＳＢ１）のゲート電
極とＮＭＯＳ（ＮＳＢ２）のゲート電極には、正相およ
び逆相の入力信号が印加される。また、レベルシフト回
路２２２の電源電圧は、昇圧回路２１１から出力される
昇圧出力電圧（ＶＬＯＵＴ）と基準電圧（ＧＮＤ）とさ
れる。したがって、レベルシフト回路２２２は、システ
ム電源４０の電源電圧（Ｖｃｃ）と基準電圧（ＧＮＤ）
の電圧レベルの入力信号を、昇圧出力電圧（ＶＬＯＵ
Ｔ）と基準電圧（ＧＮＤ）の電圧レベルの信号に変換す
る。

【００１４】本実施の形態では、ＮＭＯＳ（ＮＭ００）
をオン・オフする制御信号の電圧レベルを、レベルシフ
ト回路２２１で変換した後、ＮＭＯＳ（ＮＭ００）のゲ
ート電極に印加する。この場合に、ＣＰＵ２０からの内
部電源回路２１をオン・オフする制御信号が、内部電源
回路２１をオンにする場合には、ＮＭＯＳ（ＮＭ００）
をオン・オフする制御信号は、ＮＭＯＳ（ＮＭ００）を
非動作（オフ）状態とし、ＣＰＵ２０からの内部電源回
路２１をオン・オフする制御信号が、内部電源回路２１
をオフにする場合には、ＮＭＯＳ（ＮＭ００）を動作
（オン）状態とする信号とする。したがって、本実施の
形態では、ＣＰＵ２０からの内部電源回路２１をオン・
オフする制御信号が、内部電源回路２１をオフにする場
合には、ＮＭＯＳ（ＮＭ００）がオンとなり、昇圧出力
電圧（ＶＬＯＵＴ）が出力される昇圧回路２１１の出力
端子と、昇圧基準電圧（Ｖｃｉ；本実施の形態ではＶｃ
ｉ＝Ｖｃｃ（電源電位））が入力される昇圧基準電圧入
力端子とをチップ内部で接続する。これにより、昇圧回
路２１１の出力端子の電圧が、昇圧基準電圧（Ｖｃｉ）
にＮＭＯＳ（ＮＭ００）のしきい値電圧（Ｖｔｈ）を加
算した電圧になるまで、安定化コンデンサ（Ｃｏ）（お
よび内部電源回路２１が形成されるＷｅｌｌ）から電荷
を引き抜き、昇圧回路２１１を初期化することができ
る。このように、本実施の形態によれば、昇圧回路２１
１をオフし、昇圧回路２１１の出力端子に昇圧出力電圧
（ＶＬＯＵＴ）が保持されている期間内に、再び昇圧回
路２１１をオンした時に、液晶ドライバＩＣ（２０）に
流れる余分な電流を防止することができ、それにより、
液晶表示装置の消費電力が増加するのを防止することが
可能となる。その上、本実施の形態では、昇圧回路２１
１を初期化するために、新たな制御信号も不要となる。
このように、本実施の形態によれば、消費電力を低減す
るとともに、部品点数を低減させてコストを低減し、さ
らに、システム全体の小型化を図ることが容易となる。
なお、前記説明では、内部電源回路２１がオフする場合
について説明したが、液晶ドライバＩＣ（２０）の電源
がオフする場合にも、本発明は適用可能である。

【００１５】図５は、図２に示す液晶駆動電圧生成回路
２１２の一例の回路構成を示す回路図である。この図５
に示す液晶駆動電圧生成回路は、液晶駆動電圧（ＶＬＣ
Ｄ；即ち、出力安定化コンデンサ（Ｃｏ）で安定化され
た昇圧出力電圧（ＶＬＯＵＴ））を分割する（Ｒ１〜Ｒ
６）の抵抗で構成される抵抗分割回路と、この抵抗分割
回路で分割された電圧が入力されるオペアンプ（ＯＰ１
〜ＯＰ５）とを有する。ここで、各オペアンプ（ＯＰ１
〜ＯＰ５）は、ボルテージホロワ回路を構成し、当該各
ボルテージホロワ回路は、インピーダンス変換のために
設けられる。なお、本実施の形態では、抵抗分割回路を
構成する各抵抗（Ｒ１〜Ｒ６）の抵抗値を大きくするこ
とができ、抵抗分割回路に常時電流が流れる電流を小さ
くできるので、消費電力の増大が問題となることはな
い。

【００１６】図６は、図２に示す昇圧回路２１２の一例
の概略構成を示すブロック図である。なお、図６では、
電位初期化回路２１３も合わせて図示している。図６に
示す昇圧回路は、分周回路２３１と、昇圧駆動クロック
生成部２３２と、２倍／３倍クロック切り換え部２３３
と、レベルシフタ・ドライバ部２３４と、昇圧部２３５
と、初期電圧設定部２３６とを有する。ここで、端子
（Ｃ１＋，Ｃ１−）および端子（Ｃ２＋，Ｃ２−）間に
は、昇圧用コンデンサが接続され、また、信号（ＡＭＰ
−Ｐ）が、ＣＰＵ２０からの内部電源回路２１をオン・
オフする制御信号である。

【００１７】図７は、図６に示す分周回路２３１、およ
び昇圧駆動クロック生成部２３２のタイミングチャート
を示す図である。図６に示す分周回路２３１は、図７に
示すクロック（ＣＬＫ０Ｂ）を３２分周して、図７に示
すクロック（ＤＣＣＫ３２）を生成する。また、図６に
示す昇圧駆動クロック生成部２３２は、図７に示すクロ
ック（ＣＬＫ０Ｂ）およびクロック（ＤＣＣＫ３２）に
基づき、クロック（φ１）およびクロック（φ２）を生
成する。

【００１８】図８は、図６に示す２倍／３倍クロック切
り換え部２３３の構成を示す回路図である。図６に示す
２倍／３倍クロック切り換え部２３３は、信号（ＡＭＰ
−Ｐ）がＨｉｇｈレベル（以下、単に、Ｈレベルと称す
る。）の時に、クロック（φ１，φ２）が、ナンド回路
（ＮＡＮＤ１，ＮＡＮＤ２）を通過し、クロック（ＣＰ
１−Ｎ，ＣＰ４−Ｎ）となる。また、ナンド回路（ＮＡ
ＮＤ２）を通過したクロック（φ２）は、ノア回路（Ｎ
ＯＲ１，ＮＯＲ２）に入力される。しかながら、ノア回
路は、一方の端子にＨレベルの信号が入力されるとその
出力はＬレベルとなるので、信号（ＢＴ−Ｐ）がＬレベ
ルのときは、ノア回路（ＮＯＲ１）に入力されたクロッ
ク（φ２）は、クロック（ＣＰ２−Ｎ）となり、信号
（ＢＴ−Ｐ）がｈレベルのときは、ノア回路（ＮＯＲ
２）に入力されたクロック（φ２）は、クロック（ＣＰ
３−Ｎ）となる。

【００１９】図９は、図６に示すレベルシフタ・ドライ
バ部２３４、昇圧部２３５および初期電圧設定部２３６
の構成を示す回路図である。図９において、ダイオード
接続されたＰＭＯＳ（ＭＰ０）が、図６に示す初期電圧
設定部２３６を構成し、このＰＭＯＳ（ＭＰ０）は、昇
圧部２３５が停止している状態のときに、昇圧出力電圧
（ＶＬＯＵＴ）を、昇圧基準電圧（Ｖｃｉ）よりＰＭＯ
Ｓ（ＭＰ０）のしきい値電圧（Ｖｔｈ）分降下した電圧
に維持する。また、図９において、レベルシフト回路
（ＬＳ１〜ＬＳ５）と、このレベルシフト回路（ＬＳ１
〜ＬＳ５）の出力が入力されるインバータ回路とが、図
６に示すレベルシフタ・ドライバ部２３４を構成する。
また、ＰＭＯＳ（ＭＰ１〜ＭＰ８）と、このＰＭＯＳ
（ＭＰ１〜ＭＰ８）と対をなすＮＭＯＳ（ＭＮ１〜ＭＮ
８）とで構成されるトランスファゲート回路が、図６に
示す昇圧部２３５を構成する。なお、同図において、
（ａ〜ｄ）の記号が付与されているトランスファゲート
回路は、それぞれクロック（ＣＰ１−Ｎ〜ＣＰ４−Ｎ）
によりオン・オフされることを示している。

【００２０】図１０は、図９に示す昇圧部２３５を簡略
化して示す図である。同図において、括弧付きａないし
ｄのスイッチが、図９に示す各トランスファゲート回路
を示している。以下、図１０、図１１を用いて、図９に
示す昇圧部２３５の動作を簡単に説明する。図１１に示
す充電期間には、スイッチａがオンとなり、昇圧用コン
デンサ（Ｃｅｘｔ１，Ｃｅｘｔ２）を充電基準電圧（Ｖ
ｃｉ）で充電する。次に、ノンオーバラップ期間後に、
２倍昇圧出力の場合には、スイッチ（ｂ，ｄ）がオンと
なり、２×Ｖｃｉの電圧が安定化コンデンサ（Ｃｏ）に
供給されるので、安定化コンデンサ（Ｃｏ）から２×Ｖ
ｃｉの昇圧出力電圧（ＶＬＯＵＴ）が得られる。また、
３倍昇圧出力の場合には、スイッチ（ｃ，ｄ）がオンと
なり、３×Ｖｃｉの電圧が安定化コンデンサ（Ｃｏ）に
供給されるので、安定化コンデンサ（Ｃｏ）から３×Ｖ
ｃｉの昇圧出力電圧（ＶＬＯＵＴ）が得られる。なお、
２倍／３倍切り換え動作時のトランスファゲート回路の
状態を表１に示す。

【表１】さらに、本実施の形態では、電位初期化回路２１３を、
液晶ドライバＩＣ（２０）内に設けるようにしたが、電
位初期化回路２１３を、液晶ドライバＩＣ（２０）に外
側に外付けで設けるようにしてもよい。この場合には、
電位初期化回路２１３のＮＭＯＳ（ＮＭ００）を、ＣＰ
Ｕ３０から直接オン・オフすればよい。

【００２１】［実施の形態２］本発明の実施の形態２の
液晶表示装置の概略構成は、図１６に示す液晶表示装置
と同じであるので図示は省略する。図１２は、本発明の
実施の形態の液晶ドライバＩＣ（２０）の電位初期化回
路２１３の概略構成を示すブロック図である。本実施の
形態は、液晶ドライバＩＣ（２０）の主電源（Ｖｃｃ）
のオフに同期して、主電源（Ｖｃｃ）が供給される電源
ラインの電圧降下を検出して、ＮＭＯＳ（ＮＭ００）を
オンとするようにしたものである。そのため、図１２に
示すように、電位初期化回路２１３内に、Ｖｃｃレベル
センス回路２２２が設けられる。

【００２２】図１３は、図１２に示すＶｃｃレベルセン
ス回路２２２の一例を示す回路図である。図１２示すＶ
ｃｃレベルセンス回路２２２は、ＮＭＯＳ（ＮＭ１１）
と、このＮＭＯＳ（ＮＭ１１）のドレイン電極に接続さ
れる抵抗（Ｒ１１）とで構成される。ここで、ＮＭＯＳ
（ＮＭ１１）のゲート電極には、主電源（Ｖｃｃ）が供
給される電源ラインの電圧が印加され、また、抵抗（Ｒ
１１）の他方端子には、昇圧出力電圧（ＶＬＯＵＴ）が
印可される。本実施の形態では、液晶ドライバＩＣ（２
０）の主電源（Ｖｃｃ）がオフとなると、主電源（Ｖｃ
ｃ）が供給される電源ラインの電圧が降下するが、この
主電源（Ｖｃｃ）が供給される電源ラインの電圧が、基
準電圧（ＧＮＤ）にＮＭＯＳ（ＮＭ１１）のしきい値電
圧（Ｖｔｈ）分を加算した電圧以下となると、ＮＭＯＳ
（ＮＭ１１）がオフとなる。これにより、ＮＭＯＳ（Ｎ
Ｍ００）がオンとなり、昇圧出力電圧（ＶＬＯＵＴ）が
出力される昇圧回路２１１の出力端子と、昇圧基準電圧
（Ｖｃｉ；本実施の形態ではＶｃｉ＝Ｖｃｃ（電源電
位））が入力される昇圧基準電圧入力端子とをチップ内
部で接続し、昇圧回路２１１の出力端子の電圧が、昇圧
基準電圧（Ｖｃｉ）にＮＭＯＳ（ＮＭ００）のしきい値
電圧（Ｖｔｈ）を加算した電圧になるまで、安定化コン
デンサ（Ｃｏ）（および内部電源回路２１が形成される
Ｗｅｌｌ）から電荷を引き抜き、昇圧回路２１１を初期
化することができる。この場合に、ＮＭＯＳ（ＮＭ０
０）およびＮＭＯＳ（ＮＭ１１）は、一般のＰ型基板／
Ｎ型Ｗｅｌｌの製造プロセスを用いて、他のＮＭＯＳあ
るいはＰＭＯＳと同一の製造工程で作成される。このよ
うに、本実施の形態によれば、昇圧回路２１１をオフ
し、昇圧回路２１１の出力端子に昇圧出力電圧が保持さ
れている期間内に、再び昇圧回路２１１をオンした時
に、液晶ドライバＩＣ（２０）に流れる余分な電流を防
止することができ、それにより、液晶表示装置の消費電
力が増加するのを防止することが可能となる。

【００２３】なお、前記各実施の形態では、昇圧基準電
圧（Ｖｃｉ）が、電源電圧（Ｖｃｃに等しい場合につい
て説明したが、昇圧基準電圧（Ｖｃｉ）は、電源電圧
（Ｖｃｃ）と異なる電圧であってもかまわない。この場
合に、図１４に示すような回路構成とすることにより、
昇圧基準電圧（Ｖｃｉ）と、電源電圧（Ｖｃｃ）との間
で、より高電圧の方を昇圧昇圧部２３５へ供給すること
が可能となる。なお、図１４において、ＰＭＯＳ（ＭＰ
１０，ＭＰ１１）は、図９に示すＰＭＯＳ（ＰＭ０）と
同様な動作を行い、また、ＰＭＯＳ（ＰＭ００，ＰＭ０
１）で構成される回路が、昇圧基準電圧（Ｖｃｉ）と、
電源電圧（Ｖｃｃ）との間で、より高電圧の方を選択す
る。さらに、前記各実施の形態では、本発明をコントロ
ーラドライバに適用した実施の形態について説明した
が、本発明はこれに限定されるものでなく、図１５に示
すような、制御回路２３と液晶駆動回路２６とで構成さ
れるＬＣＤドライバにも適用可能であることはいうまで
もない。

【００２４】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。（１）本発明の半導体集積回路装置によれば、電源オフ
時または内部電源回路オフ時に、内部電源回路の出力端
子の電圧を初期状態として、消費電力を低減することが
可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の液晶ドライバＩＣ（２
０）の概略構成を示すブロック図である。

【図２】本発明の実施の形態１の内部電源回路の概略構
成を示すブロック図である。

【図３】図２に示す電位初期化回路のより詳細な構成を
示す図である。

【図４】図３に示すレベルシフト回路の一例の回路構成
を示す回路図である。

【図５】図２に示す液晶駆動電圧生成回路の一例の回路
構成を示す回路図である。

【図６】図２に示す昇圧回路の一例の概略構成を示すブ
ロック図である。

【図７】図６に示す分周回路、および昇圧駆動クロック
生成部のタイミングチャートを示す図である。

【図８】図６に示す２倍／３倍クロック切り換え部の構
成を示す回路図である。

【図９】図６に示すレベルシフタ・ドライバ部、昇圧部
および初期電圧設定部の構成を示す回路図である。

【図１０】図９に示す昇圧部を簡略化して示す図であ
る。

【図１１】図９に示す昇圧部の動作を説明するための図
である。

【図１２】本発明の実施の形態２の液晶ドライバＩＣの
電位初期化回路の概略構成を示すブロック図である。

【図１３】図１２に示すＶｃｃレベルセンス回路の一例
を示す回路図である。

【図１４】本発明の各実施の形態の変形例を示す回路図
である。

【図１５】本発明が適用可能なＬＣＤドライバの概略構
成を示すブロック図である。

【図１６】従来の液晶表示装置の一例の概略構成を示す
ブロック図である。

【図１７】従来の液晶表示装置の他の例の概略構成を示
すブロック図である。

【図１８】従来の液晶表示装置の他の例の概略構成を示
すブロック図である。

【符号の説明】

１０…液晶表示パネル、２０…液晶ドライバＩＣ、２１
…内部電源回路、２２…インターフェイス回路、２３…
制御回路、２４…カウンタ、２５…メモリ、２６…液晶
駆動回路、３０…ＣＰＵ、４０…システム電源、５０…
電荷を引き抜く回路、５１…抵抗分割回路、１００…液
晶表示装置、２１１…昇圧回路、２１２…液晶駆動電圧
生成回路、２１３…電位初期化回路、２２１，ＬＳ…レ
ベルシフト回路、２２２…Ｖｃｃレベルセンス回路、２
３１…分周回路、２３２…昇圧駆動クロック生成部、２
３３…２倍／３倍クロック切り換え部、２３４…レベル
シフタ・ドライバ部、２３５…昇圧部、２３６…初期電
圧設定部、Ｃｏ…出力安定化コンデンサ、ＰＭ，ＭＰ，
ＰＳＢ…Ｐ型ＭＯＳトランジスタ、ＮＭ，ＭＮ，ＮＳＢ
…Ｎ型ＭＯＳトランジスタ，Ｒ…抵抗、ＯＰ…オペアン
プ、Ｃｅｘｔ…昇圧用コンデンサ。

フロントページの続き (72)発明者樋口和久千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内Ｆターム(参考） 5F038 BB02 BB05 BG02 BG03 BG07 CD02 CD03 CD14 DF01 DF08 DF14 EZ20 5H410 CC02 DD02 EA11 EB01 EB25 EB37 FF28

Claims

【特許請求の範囲】

【請求項１】出力端子に出力安定化コンデンサが接続
される内部電源回路を内蔵する半導体集積回路装置であ
って、前記内部電源回路は、内部電源回路オフ時に、前記内部
電源回路の出力端子の電位を所定の電圧にする初期化回
路を備えることを特徴とする半導体集積回路装置。