JP5446149B2 - 不揮発性半導体装置 - Google Patents

Description

本発明は、メモリトランジスタへのデータの書き込みまたはデータの読み出しが行われるように構成された不揮発性半導体装置に関する。

従来より、フラッシュメモリ等に代表される不揮発性メモリでは、ドレインにビット線が接続され、コントロールゲートがワード線とされて、多数のメモリが接続されている。そして、書換えの単位をマットと称し、数ｋＢ〜数ＭＢ程度に分割されたマットごとに書込み／消去が実行される。

マットに対するデータの読出し時には、電圧を印加するワード線とビット線との組み合わせにより任意のメモリセルを選択し、Ｖｔ（閾値電圧）により０、１を判定する。すなわち、電圧が印加されるワード線とビット線とが重なったメモリセルが選択される。

一方、データの読み出しに無関係なメモリセルのワード線に印加される電圧は０ＶもしくはメモリセルのＶｔ以下に設定されるため、ドレイン−ソース間に電流が流れることはない。したがって、データの読出し時には、選択されたメモリセルのＶｔが高い場合には電流が流れず、Ｖｔが低い場合には電流が流れるものとして０、１を判定する。なお、０、１判定を行う電流の差が大きいほど読み出し動作の高速化等に適している。

このようなデータの読出しにおいては、読出しセル（選択セル）以外のセル（非選択セル）にもドレインに電圧が印加される。このため、非選択セルにおいてドレイン−ソース間、およびドレイン−ウェル（基板）間に流れるリーク電流は、選択セルのＯｎ電流とＯｆｆ電流との比を鈍らせ、高速読出しにおいて問題になる。このため、リーク電流を低減する必要がある。

そこで、リーク電流を低減するようにした不揮発性半導体装置が、例えば特許文献１で提案されている。この不揮発性半導体装置では、セル選択トランジスタが、メモリセルＳＧデコーダから電位が供給されるセル選択線の電位により、メモリセルトランジスタを介してビット線とソース線との間を流れる電流の導通経路を開閉している。これにより、読出動作時に、非選択のメモリセルトランジスタから流れるリーク電流の影響を抑えている。
特開平１１−８７６５８号公報

しかしながら、上記従来の技術では、高温時には、ドレイン−ソース間のリーク電流も増すが、それ以上にＰＮ接合部の接合リークも増えるため、０、１判定を行う際の電流の差すなわちＯｎ−Ｏｆｆ比が取れなくなる。このことについて、図１１を参照して説明する。

図１１は選択セルにおけるＯｎ電流とＯｆｆ電流との差（Ｏｎ−Ｏｆｆ差）を示した図であり、（ａ）は室温、（ｂ）は高温時について示したものである。図１１の横軸はゲート電圧Ｖｇ、縦軸は選択セルに流れる電流Ｉｃｅｌｌを表している。ここでは、ワード線にＶｇｒｅａｄの電位を与えることとする。

図１１の実線は、選択セルのドレイン電流（Ｖｔ＝ｌｏｗ時）を示している。また、図１１の破線は、ビット線に接続されるビット数倍されたドレインリーク電流を示している。さらに、図１１の点線は、１ビットでのドレインリーク電流を示している。すなわち、破線で示されるドレインリーク電流は、１セル当たりのリーク電流を数十〜数百倍した値になっている。

図１１（ａ）に示されるように、室温時では、ワード線にＶｇｒｅａｄの電位を与えたとしても、選択セルのドレイン電流とドレインリーク電流とに１０^５のオーダーの電流差が生じている。一方、図１１（ｂ）に示されるように、高温時では、電流差は１０^２のオーダーの電流差しかなくなる。これは、非選択セルにおいて、ビット線に接続されているドレインとウェルとの間の接合部に電界がかかる以上、該接合部に接合リークが生じてしまうからである。

このため、読み出し速度が低下する他、誤読出し等が生じる可能性がある。したがって、高温での不揮発性半導体装置の動作を確保するためには、電流のＯｎ−Ｏｆｆ比を高温時においても確保する必要がある。

本発明は、上記点に鑑み、不揮発性半導体装置において、高温時での非選択セルにおけるドレインとウェルとの接合部の接合リークを低減することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（８）に複数のメモリトランジスタ（１）が形成され、複数のメモリトランジスタ（１）のドレイン領域（１７）にそれぞれ接続されるビット線（２０）と複数のメモリトランジスタ（１）のコントロールゲート（１４）にそれぞれ接続されるワード線（１８）とが互いに垂直に配置されており、電圧が印加されるワード線（１８）とビット線（２０）とが重なったメモリトランジスタ（１）のフローティングゲート（１２）へのデータの書き込みまたはデータの読み出しが行われるように構成された不揮発性半導体装置であって、半導体基板（８）の表層部に形成された複数の第１導電型ウェル（９）を備え、複数の第１導電型ウェル（９）はそれぞれ離間して設けられ、複数の第１導電型ウェル（９）それぞれに複数のメモリトランジスタ（１）の一部がそれぞれ設けられており、複数の第１導電型ウェル（９）が設けられた各領域のうちデータの読み出しが行われるメモリトランジスタ（１）が設けられた領域を選択セル（２２）とし、データの読み出しが行われないメモリトランジスタ（１）が設けられた領域を非選択セル（２３）とすると、データの読み出し時には選択セル（２２）における第１導電型ウェル（９）にＧＮＤ電圧を印加し、非選択セル（２３）における第１導電型ウェル（９）にＧＮＤ電圧よりも高くビット線（２０）に印加される読み出し電圧以下の電圧を印加するウェル電位調整手段（５、２１）を備えていることを特徴とする。

これにより、非選択セル（２３）において、第１導電型ウェル（９）にＧＮＤ電圧が印加される場合よりも、ビット線（２０）に接続されたドレイン領域（１７）とウェル電位調整手段（５、２１）によってＧＮＤ電圧よりも高い電圧が印加された第１導電型ウェル（９）との電位差を小さくすることができる。したがって、ドレイン領域（１７）と第１導電型ウェル（９）との接合部の接合リークを低減することができる。このように、常温で非選択セル（２３）の接合リークを低減できるため、高温時における接合リークも低減することができる。こうして、高温時において、データの読み出し時に０、１判定を行う際の選択セル（２２）の電流比を確保することができる。

請求項２に記載の発明では、第１導電型の第１半導体層（２４）と第２半導体層（２５）とで絶縁層（２６）が挟み込まれて構成されたＳＯＩ基板（２７）のうち第１導電型の第１半導体層（２４）に複数のメモリトランジスタ（１）が形成され、複数のメモリトランジスタ（１）のドレイン領域（１７）にそれぞれ接続されるビット線（２０）と複数のメモリトランジスタ（１）のコントロールゲート（１４）にそれぞれ接続されるワード線（１８）とが互いに垂直に配置されており、電圧が印加されるワード線（１８）とビット線（２０）とが重なったメモリトランジスタ（１）のフローティングゲート（１２）へのデータの書き込みまたはデータの読み出しが行われるように構成された不揮発性半導体装置であって、第１導電型の第１半導体層（２４）に絶縁層（２６）に達するトレンチ（２８）が形成され、該トレンチ（２８）によって第１導電型の第１半導体層（２４）が複数に分割された複数の第１導電型ウェル（９）を備え、複数の第１導電型ウェル（９）それぞれに複数のメモリトランジスタ（１）の一部がそれぞれ設けられており、複数の第１導電型ウェル（９）が設けられた各領域のうちデータの読み出しが行われるメモリトランジスタ（１）が設けられた領域を選択セル（２２）とし、データの読み出しが行われないメモリトランジスタ（１）が設けられた領域を非選択セル（２３）とすると、データの読み出し時には選択セル（２２）における第１導電型ウェル（９）にＧＮＤ電圧を印加し、非選択セル（２３）における第１導電型ウェル（９）にＧＮＤ電圧よりも高くビット線（２０）に印加される読み出し電圧以下の電圧を印加するウェル電位調整手段（５、２１）を備えていることを特徴とする。

これにより、請求項１に記載の発明と同様に、ドレイン領域（１７）と第１導電型ウェル（９）との接合部の接合リークを低減することができる。また、第１導電型ウェル（９）以外のウェルを用いないため、不揮発性半導体装置の面積を小さくすることができる。

請求項３に記載の発明では、複数のメモリトランジスタ（１）のソース領域（１６）にソース線（１９）がそれぞれ接続されており、データの読み出し時に非選択セル（２３）におけるソース線（１９）の電位を浮遊電位とすることで、非選択セル（２３）におけるメモリトランジスタ（１）のソース領域（１６）の電位をそれぞれ浮遊電位とするソース線電圧印加手段（４）を備えていることを特徴とする。

これにより、基板バイアス効果によって非選択セル（２３）の閾値Ｖｔが低下してドレイン−ソース間リークが増大することを抑制することができる。

請求項４に記載の発明では、データの読み出し時に非選択セル（２３）のワード線（１８）にＧＮＤ電圧から選択セル（２２）のワード線（１８）に印加される読み出し電圧の間の電圧を印加するワード線電圧印加手段（３）を備えていることを特徴とする。

これにより、ドレイン領域（１７）から広がる空乏層をなだらかにすることができる。したがって、非選択セル（２３）におけるメモリトランジスタ（１）がオフのときにドレイン領域（１７）から第１導電型ウェル（９）にリークするＧＩＤＬ電流を低減することができる。

請求項５に記載の発明では、複数のメモリトランジスタ（１）それぞれは、コントロールゲート（１４）の一部がフローティングゲート（１２）の一部を覆っているスプリットゲート型構造をなしていることを特徴とする。

これによると、フローティングゲート（１２）とコントロールゲート（１４）とがそれぞれ第１導電型ウェル（９）に対向するように配置される。このため、コントロールゲート（１４）における閾値Ｖｔをフローティングゲート（１２）における閾値Ｖｔよりも高くすることができる。したがって、基板バイアス効果により閾値Ｖｔが低下しても、ドレイン−ソース間リークが問題にならないようにすることができる。

請求項６に記載の発明のように、複数のメモリトランジスタ（１）のソース領域（１６）それぞれにソース線（１９）が接続されており、ソース線（１９）をビット線（２０）と平行に配置することもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＰ型は本発明の第１導電型に対応している。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される不揮発性半導体装置は、例えばフラッシュメモリとして用いられるものである。

図１は、本実施形態に係る不揮発性半導体装置の構成図である。この図に示されるように、不揮発性半導体装置は、複数のメモリトランジスタ１と、ビット線電圧印加部２と、ワード線電圧印加部３と、ソース線電圧印加部４と、ウェル電位調整部５とを備えて構成されている。

なお、ビット線電圧印加部２、ワード線電圧印加部３、ソース線電圧印加部４、およびウェル電位調整部５は、図示しない制御部からの指令に従って作動するように構成されている。

メモリトランジスタ１は、「０」または「１」のデジタル情報を記憶させるためのものである。このメモリトランジスタ１がメモリセルに相当し、１ビットに対応している。また、メモリトランジスタ１が複数集合した一つの領域がマットとされる。図１では、一点鎖線で囲まれた２つのマットのみが示されているが、実際には多数のマットが並べられている。

図２は、図１に示される２つのマットに設けられたメモリトランジスタ１の断面図である。この図に示されるように、メモリトランジスタ１は、Ｐ型シリコン基板６の上にＮ型ウェル７が形成された半導体基板８に形成されている。このＮ型ウェル７の表層部には、複数のＰ型ウェル９がそれぞれ離間して設けられ、ＬＯＣＯＳ酸化膜１０によって区画されている。すなわち、Ｐ型ウェル９はＮ型ウェル７によって分離されていると言える。この１つのＰ型ウェル９の領域が１つのマットに対応している。各Ｐ型ウェル９は、例えば数μｍの距離で互いに離されている。なお、Ｐ型ウェル９は本発明の第１導電型ウェルに相当する。

そして、複数のＰ型ウェル９それぞれには、複数のメモリトランジスタ１の一部がそれぞれ設けられている。具体的な構造は、以下のようになっている。半導体基板８の表面上に、ゲート絶縁膜１１、フローティングゲート１２、層間絶縁膜１３、コントロールゲート１４とからなる２層ポリシリコンゲート電極構造およびサイドウォール１５が形成されている。一方、半導体基板８の表層のうち、この２層ポリシリコンゲート電極構造の両側に、Ｎ＋型のソース領域１６およびドレイン領域１７が形成されている。本実施形態では、隣のメモリトランジスタ１のソース領域１６およびドレイン領域１７がそれぞれ共通になるように各メモリトランジスタ１が配置されている。

該メモリトランジスタ１のコントロールゲート１４が図１に示されるワード線１８とされている。本実施形態では、コントロールゲート１４そのものがワード線１８として機能するようになっているが、コントロールゲート１４とワード線１８とが別体で設けられていても構わない。

また、メモリトランジスタ１のソース領域１６がソース線１９に接続されている。同様に、ドレイン領域１７がビット線２０に接続されている。さらに、Ｐ型ウェル９がウェル線２１に接続されている。本実施形態では、ビット線２０とワード線１８とが互いに垂直に配置されている。

そして、データの読み出し時に、例えば図１の破線で囲まれたメモリトランジスタ１のドレイン領域１７にビット線２０を介して読み出し電圧が印加される。また、例えば図１の点線で囲まれたメモリトランジスタ１が読み出しビットに該当する。

ビット線電圧印加部２は、図示しない制御部からの指令に従って、各ビット線２０に書き込み電圧または読み出し電圧を印加する回路部である。例えば、ビット線電圧印加部２は、データの読み出しを行うメモリトランジスタ１のドレイン領域１７に接続されたビット線２０に１Ｖの読み出し電圧Ｖｄｒｅａｄを印加する。この場合、図１の破線で囲まれた各メモリトランジスタ１のドレイン領域１７に読み出し電圧Ｖｄｒｅａｄがそれぞれ印加される。なお、書き込み時も同様にビット線２０に接続された全てのメモリトランジスタ１のドレイン領域１７に書き込み電圧がそれぞれ印加される。

ワード線電圧印加部３は、図示しない制御部からの指令に従って、各ワード線１８に書き込み電圧または読み出し電圧を印加する回路部である。例えば、ワード線電圧印加部３は、データの読み出しの際に、図１に示される点線で囲まれたメモリトランジスタ１に対応したワード線１８に４Ｖの読み出し電圧Ｖｇｒｅａｄを印加する。なお、書き込み時も同様にワード線１８が接続された全てのメモリトランジスタ１に書き込み電圧が印加される。また、ワード線電圧印加部は、本発明のワード線電圧印加手段に相当する。

ソース線電圧印加部４は、図示しない制御部からの指令に従って、各ソース線１９に電圧を印加する回路部である。なお、ソース線電圧印加部４は、本発明のソース線電圧印加手段に相当する。

ウェル電位調整部５は、図示しない制御部からの指令に従って、データの読み出しが行われるメモリトランジスタ１が配置されたマットに対応したＰ型ウェル９と、データの読み出しが行われないメモリトランジスタ１が配置されたマットに対応したＰ型ウェル９とがそれぞれ異なるウェル電位となるように各Ｐ型ウェル９に電圧を印加するものである。

具体的には、複数のＰ型ウェル９が設けられた各領域のうちデータの書き込みまたは読み出しが行われるメモリトランジスタ１が設けられた領域を選択セル２２とし、データの書き込みまたは読み出しが行われないメモリトランジスタ１が設けられた領域を非選択セル２３とする。そして、ウェル電位調整部５は、データの読み出し時に、ウェル線２１を介して選択セル２２におけるＰ型ウェル９にウェル電位としてＧＮＤ電圧（０Ｖ）を印加する一方、非選択セル２３にウェル電位としてＧＮＤ電圧よりも高くビット線２０に印加される読み出し電圧以下の電圧を印加する。なお、各セルは、読み出される情報に応じて、その都度、選択セル２２になったり、非選択セル２３になったりする。

上述のように、ビット線に印加される読み出し電圧Ｖｄｒｅａｄは例えば１Ｖであるから、非選択セル２３のＰ型ウェル９には、例えばＧＮＤ電圧よりも高く、１Ｖ以下の電圧が印加される。本実施形態では、ウェル電位調整部５はウェル電位が１Ｖとなるように非選択セル２３のＰ型ウェル９に電圧を印加する。なお、ウェル電位調整部５およびウェル配線２１は、本発明のウェル電位調整手段に相当する。

以上が、本実施形態に係る不揮発性半導体装置の全体構成である。上述のように、マットは図１に示される２つではなく実際には多数並べられ、各マットの各メモリトランジスタ１がビット線２０、ワード線１８、ソース線１９、およびウェル線２１によってそれぞれ接続された形態になっている。

次に、上記の不揮発性半導体装置におけるデータの書き込みと読み出し（消去）の作動について説明する。基本的には、電圧が印加されるワード線１８とビット線２０とが重なったメモリトランジスタ１（図１の点線で囲まれたメモリトランジスタ１に相当）のフローティングゲート１２へのデータの書き込みまたはデータの読み出しを行う。

データの書き込みを行うとき、書き込みを行う選択セル２２において、ビット線２０を介してドレイン領域１７に例えば４Ｖの書き込み電圧を印加し、ワード線１８に例えば４Ｖの書き込み電圧を印加する。ソース領域１６、Ｐ型ウェル９はＧＮＤ電圧（０Ｖ）とする。

これにより、半導体基板８の表層のうち、チャネル領域に高エネルギー電子を発生させ、この高エネルギー電子をフローティングゲート１２に注入する。このように、フローティングゲート１２に高エネルギー電子を注入することでデータの書き込みを行う。

データの読み出し（消去）を行うときでは、選択セル２２においては、ウェル電位調整部５によって選択セル２２のＰ型ウェル９にＧＮＤ電圧を印加する。また、データを読み出すメモリトランジスタ１に対応したビット線２０に１Ｖの読み出し電圧Ｖｄｒｅａｄを印加し、他のビット線２０に０Ｖを印加する。同様に、データを読み出すメモリトランジスタ１に対応したワード線１８に４Ｖの読み出し電圧Ｖｇｒｅａｄを印加し、他のワード線１８に０Ｖを印加する。ソース線１９には０Ｖを印加する。

これにより、チャネル領域に高エネルギーホールを発生させ、この高エネルギーホールをフローティングゲート１２に注入する。このようにして、電子が注入されているフローティングゲート１２を中性状態とすることでデータの読み出し（消去）を行う。このとき、メモリトランジスタ１のドレイン−ソース間に流れるＯｎ電流がＯｆｆ電流と比較され、該Ｏｎ−Ｏｆｆ比によって「０」または「１」が判定される。

一方、非選択セル２３においては、ウェル電位調整部５によって非選択セル２３のＰ型ウェル９に１Ｖの電圧を印加する。この１Ｖという電圧は、データの読み出し時において、選択セル２２に対する読み出し電圧Ｖｄｒｅａｄと同じ値である。また、ワード線１８に０Ｖを印加し、ソース線１９に０Ｖを印加する。

これによると、非選択セル２３においてデータの読み出しに対応したビット線２０に接続されたドレイン領域１７とＰ型ウェル９とがほぼ同電位となる。このため、ドレイン領域１７とＰ型ウェル９との電位差に起因して生じる接合リークが低減される。つまり、高温時におけるデータの読み出しの際にも該接合リークが低減されるため、図１１（ｂ）に示される電流差よりも大きい電流差が得られる。したがって、選択セル２２においてデータが読み出されるメモリトランジスタ１に流れる電流のＯｎ−Ｏｆｆ比を確保することが可能となる。

以上説明したように、本実施形態では、マットごとにＰ型ウェル９を設けてＮ型ウェル７で互いに分離し、非選択セル２３のＰ型ウェル９にＧＮＤ電圧よりも高く読み出し電圧Ｖｄｒｅａｄ以下の電圧を印加することが特徴となっている。

これにより、非選択セル２３において、Ｐ型ウェル９にＧＮＤ電圧が印加される場合よりも、ドレイン領域１７とＰ型ウェル９との電位差を小さくすることができる。したがって、該電位差に起因して生じるドレイン領域１７とＰ型ウェル９との接合部の接合リークを低減することができ、ひいては高温時におけるデータの読み出しの際にも接合リークを低減することができる。このため、選択セル２２においてデータが読み出されるメモリトランジスタ１に流れる電流のＯｎ−Ｏｆｆ比を確保することができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、非選択セル２３の各メモリトランジスタ１のソース領域１６の電位を浮遊電位に固定することが特徴となっている。

図３は、本実施形態に係る不揮発性半導体装置の構成図である。また、図４は、非選択セル２３のメモリトランジスタ１の一部断面図である。本実施形態では、ソース線電圧印加部４は、データの読み出し時に非選択セル２３におけるソース線１９の電位を浮遊電位（ｆｌｏａｔ）とすることで、非選択セル２３におけるメモリトランジスタ１のソース領域１６の電位をそれぞれ浮遊電位とするように動作する。

これにより、図４に示されるように、非選択セル２３において、破線で囲まれたメモリトランジスタ１のソース領域１６が浮遊電位（ｆｌｏａｔ）とされる。また、ドレイン領域１７に読み出し電圧Ｖｄｒｅａｄが印加され、コントロールゲート１４が０Ｖとされ、Ｐ型ウェル９のウェル電位（ｗｅｌｌ電位）は１Ｖとされる。

このように、非選択セル２３におけるメモリトランジスタ１のソース領域１６が浮遊電位に固定されるので、基板バイアス効果によって非選択セル２３の閾値Ｖｔが低下してドレイン−ソース間リークが増大することを抑制することが可能となる。これにより、選択セル２２における読み出し時の電流のＯｎ−Ｏｆｆ比を確保できる。

（第３実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、非選択セル２３のワード線１８にＧＮＤ電圧よりも高い電圧を印加することが特徴となっている。

図５は、本実施形態に係る不揮発性半導体装置の構成図である。また、図６は、非選択セル２３のメモリトランジスタ１の一部断面図である。本実施形態では、ワード線電圧印加部３は、データの読み出し時に非選択セル２３のワード線１８にＧＮＤ電圧から選択セル２２のワード線１８に印加される読み出し電圧Ｖｇｒｅａｄの間の電圧を印加するように動作する。ワード線電圧印加部３は、例えば４Ｖの読み出し電圧Ｖｇｒｅａｄをワード線１８に印加する。

これにより、図６に示されるように、非選択セル２３において、破線で囲まれたメモリトランジスタ１のコントロールゲート１４に読み出し電圧Ｖｇｒｅａｄが印加される。また、ソース領域１６が浮遊電位（ｆｌｏａｔ）とされ、ドレイン領域１７に読み出し電圧Ｖｄｒｅａｄが印加され、Ｐ型ウェル９のウェル電位（ｗｅｌｌ電位）は１Ｖとされる。

これによると、ドレイン領域１７から広がる空乏層がなだらかになる。したがって、非選択セル２３におけるメモリトランジスタ１がオフになっている状態で、ドレイン領域１７からＰ型ウェル９にリークするＧＩＤＬ電流が低減される。

（第４実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図７は、本実施形態に係る不揮発性半導体装置の構成図である。また、図８は、本実施形態に係るメモリトランジスタ１の一部断面図である。

本実施形態では、図７に示される不揮発性半導体装置に用いられるメモリトランジスタ１として、スプリットゲート型構造のものが採用される。具体的には、図８に示されるように、フローティングゲート１２の上に層間絶縁膜１３を介してコントロールゲート１４が配置された構造において、コントロールゲート１４の一部がフローティングゲート１２の一部を覆っている。すなわち、半導体基板８を平面的に見ると、コントロールゲート１４の一部とフローティングゲート１２の一部とが重なっている。

そして、メモリトランジスタ１のうち、非選択セル２２に該当するものについては、図８に示されるように、データの読み出し時にコントロールゲート１４およびソース領域１６が０Ｖとされる。また、ドレイン領域１７に読み出し電圧Ｖｄｒｅａｄが印加され、Ｐ型ウェル９のウェル電位（ｗｅｌｌ電位）は１Ｖとされる。

このようなスプリットゲート型構造のメモリトランジスタ１においては、フローティングゲート１２とコントロールゲート１４とがそれぞれＰ型ウェル９に対向するように配置される。このため、コントロールゲート１４における閾値Ｖｔがフローティングゲート１２における閾値Ｖｔよりも高く固定される。したがって、基板バイアス効果により閾値Ｖｔが低下しても、ドレイン−ソース間リークが問題にはならない。

（他の実施形態）
上記各実施形態に示されたビット線電圧印加部２、ワード線電圧印加部３、ソース線電圧印加部４、ウェル電位調整部５や、図示しない制御部は各部位に電圧を印加するための回路部としての一例を示したものであり、これらに限定されるものではない。例えば、これらが一つにまとめられた回路手段を採用しても良い。

上記第４実施形態では、ビット線２０とソース線１９とが垂直に配置されているが、図９に示されるように、ソース線１９をビット線２０と平行に配置することもできる。この場合、ビット線電圧印加部２とソース線電圧印加部４とが一つのまとまった電圧印加手段として構成されていても良い。

上記各実施形態では、Ｐ型シリコン基板６の上にＮ型ウェル７が形成された半導体基板８にメモリトランジスタ１が設けられていたが、ＳＯＩ基板にメモリトランジスタ１を設けても良い。図１０は、ＳＯＩ基板２７にメモリトランジスタ１を設けた断面図であり、図２に示される断面図に対応している。

図１０に示されるように、Ｐ型の第１半導体層２４とＰ型の第２半導体層２５とで絶縁層２６が挟み込まれて構成されたＳＯＩ基板２７のうちＰ型の第１半導体層２４に絶縁層２６に達するトレンチ２８が形成されている。第１半導体層２４および第２半導体層はシリコン層である。

トレンチ２８内には絶縁物２９が充填されており、第１半導体層２４が複数のＰ型ウェル９に分割されている。この１つのＰ型ウェル９が図２に示されるＰ型ウェル９に相当する領域となる。このＰ型ウェル９に図２に示される構造のメモリトランジスタ１が形成されている。このように、ＳＯＩ基板２７を用いることで、図２に示されるＮ型ウェル７が不要となり、不揮発性半導体装置の面積を小さくすることが可能となる。また、Ｎ型ウェル７が存在しないため、Ｐ型ウェル９とＮ型ウェル７との接合部におけるリークはない。

なお、トレンチ２８の壁面にＳｉＯ_２等の絶縁膜を形成し、該絶縁膜の上にポリシリコンやＢＰＳＧ膜を埋めても良い。また、ＳＯＩ基板２７にスプリットゲート型構造のメモリトランジスタ１を形成しても良い。

本発明の第１実施形態に係る不揮発性半導体装置の構成図である。 図１に示される２つのマットに設けられたメモリトランジスタの断面図である。 本発明の第２実施形態に係る不揮発性半導体装置の構成図である。 第２実施形態において、非選択セルのメモリトランジスタの一部断面図である。 本発明の第３実施形態に係る不揮発性半導体装置の構成図である。 第３実施形態において、非選択セルのメモリトランジスタの一部断面図である。 本発明の第４実施形態に係る不揮発性半導体装置の構成図である。 第４実施形態に係るメモリトランジスタの一部断面図である。 他の実施形態において、ビット線とソース線とを平行に配置した不揮発性半導体装置の構成図である。 他の実施形態において、ＳＯＩ基板に設けられたメモリトランジスタの断面図である。 課題を説明するための図である。

符号の説明

１ メモリトランジスタ
５ ウェル電位調整部
８ 半導体基板
９ Ｐ型ウェル
１２ フローティングゲート
１４ コントロールゲート
１７ ドレイン領域
１８ ワード線
２０ ビット線
２１ ウェル線
２２ 選択セル
２３ 非選択セル

Claims (6)

1. 半導体基板（８）に複数のメモリトランジスタ（１）が形成され、前記複数のメモリトランジスタ（１）のドレイン領域（１７）にそれぞれ接続されるビット線（２０）と前記複数のメモリトランジスタ（１）のコントロールゲート（１４）にそれぞれ接続されるワード線（１８）とが互いに垂直に配置されており、電圧が印加される前記ワード線（１８）と前記ビット線（２０）とが重なったメモリトランジスタ（１）のフローティングゲート（１２）へのデータの書き込みまたはデータの読み出しが行われるように構成された不揮発性半導体装置であって、
   前記半導体基板（８）の表層部に形成された複数の第１導電型ウェル（９）を備え、
   前記複数の第１導電型ウェル（９）はそれぞれ離間して設けられ、前記複数の第１導電型ウェル（９）それぞれに前記複数のメモリトランジスタ（１）の一部がそれぞれ設けられており、
   前記複数の第１導電型ウェル（９）が設けられた各領域のうちデータの読み出しが行われるメモリトランジスタ（１）が設けられた領域を選択セル（２２）とし、前記データの読み出しが行われないメモリトランジスタ（１）が設けられた領域を非選択セル（２３）とすると、前記データの読み出し時には前記選択セル（２２）における第１導電型ウェル（９）にＧＮＤ電圧を印加し、前記非選択セル（２３）における第１導電型ウェル（９）に前記ＧＮＤ電圧よりも高く前記ビット線（２０）に印加される読み出し電圧以下の電圧を印加するウェル電位調整手段（５、２１）を備えていることを特徴とする不揮発性半導体装置。
2. 第１導電型の第１半導体層（２４）と第２半導体層（２５）とで絶縁層（２６）が挟み込まれて構成されたＳＯＩ基板（２７）のうち前記第１導電型の第１半導体層（２４）に複数のメモリトランジスタ（１）が形成され、前記複数のメモリトランジスタ（１）のドレイン領域（１７）にそれぞれ接続されるビット線（２０）と前記複数のメモリトランジスタ（１）のコントロールゲート（１４）にそれぞれ接続されるワード線（１８）とが互いに垂直に配置されており、電圧が印加される前記ワード線（１８）と前記ビット線（２０）とが重なったメモリトランジスタ（１）のフローティングゲート（１２）へのデータの書き込みまたはデータの読み出しが行われるように構成された不揮発性半導体装置であって、
   前記第１導電型の第１半導体層（２４）に前記絶縁層（２６）に達するトレンチ（２８）が形成され、該トレンチ（２８）によって前記第１導電型の第１半導体層（２４）が複数に分割された複数の第１導電型ウェル（９）を備え、
   前記複数の第１導電型ウェル（９）それぞれに前記複数のメモリトランジスタ（１）の一部がそれぞれ設けられており、
   前記複数の第１導電型ウェル（９）が設けられた各領域のうちデータの読み出しが行われるメモリトランジスタ（１）が設けられた領域を選択セル（２２）とし、前記データの読み出しが行われないメモリトランジスタ（１）が設けられた領域を非選択セル（２３）とすると、前記データの読み出し時には前記選択セル（２２）における第１導電型ウェル（９）にＧＮＤ電圧を印加し、前記非選択セル（２３）における第１導電型ウェル（９）に前記ＧＮＤ電圧よりも高く前記ビット線（２０）に印加される読み出し電圧以下の電圧を印加するウェル電位調整手段（５、２１）を備えていることを特徴とする不揮発性半導体装置。
3. 前記複数のメモリトランジスタ（１）のソース領域（１６）にソース線（１９）がそれぞれ接続されており、
   前記データの読み出し時に前記非選択セル（２３）におけるソース線（１９）の電位を浮遊電位とすることで、前記非選択セル（２３）におけるメモリトランジスタ（１）のソース領域（１６）の電位をそれぞれ前記浮遊電位とするソース線電圧印加手段（４）を備えていることを特徴とする請求項１または２に記載の不揮発性半導体装置。
4. 前記データの読み出し時に前記非選択セル（２３）のワード線（１８）に前記ＧＮＤ電圧から前記選択セル（２２）のワード線（１８）に印加される読み出し電圧の間の電圧を印加するワード線電圧印加手段（３）を備えていることを特徴とする請求項３に記載の不揮発性半導体装置。
5. 前記複数のメモリトランジスタ（１）それぞれは、前記コントロールゲート（１４）の一部が前記フローティングゲート（１２）の一部を覆っているスプリットゲート型構造をなしていることを特徴とする請求項１ないし４のいずれか１つに記載の不揮発性半導体装置。
6. 前記複数のメモリトランジスタ（１）のソース領域（１６）それぞれにソース線（１９）が接続されており、
   前記ソース線（１９）は、前記ビット線（２０）と平行に配置されていることを特徴とする請求項５に記載の不揮発性半導体装置。
   

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