JP2017037692A5 - - Google Patents

Claims (12)

1. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイと、
   前記相補セルを初期化するための制御回路とを備え、
   前記制御回路は、
   前記相補セルの前記第１記憶素子および前記第２記憶素子の両方の閾値電圧を下げ、前記第１記憶素子および前記第２記憶素子の少なくとも一方の閾値電圧を第１の書き込みレベルよりも低く初期化レベルよりも高い中間レベルに変更する第１の初期化制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子とのいずれか一方の閾値電圧を前記第１の書き込みレベルに変更する第１の書き込み制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記初期化レベルに変更する第２の初期化制御を実行する、半導体装置。
2. 前記制御回路は、
   前記第２の初期化制御の前に、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行する、請求項１記載の半導体装置。
3. 前記制御回路は、前記相補セルを初期化するための選択可能な第１および第２の初期化モードを有し、
   前記第１の初期化モードにおいて、前記第１の初期化制御、前記第１の書き込み制御、前記第２の初期化制御を実行し、
   前記第２の初期化モード時において、前記第２の初期化制御を実行する、請求項１記載の半導体装置。
4. 前記制御回路は、
   前記第１および第２の初期化モードにおいて、さらに前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第３の書き込み制御を実行する、請求項３記載の半導体装置。
5. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイと、
   前記相補セルを初期化するための制御回路とを備え、
   前記制御回路は、
   前記相補セルの前記第１記憶素子および前記第２記憶素子とのいずれか一方の閾値電圧を第１の書き込みレベルよりも高い第２の書き込みレベルに変更する第１の書き込み制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を初期化レベルに変更する第１の初期化制御を実行する、半導体装置。
6. 前記制御回路は、
   前記第１の初期化制御の前に、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行する、請求項５記載の半導体装置。
7. 前記制御回路は、前記相補セルを初期化するための選択可能な第１および第２の初期化モードを有し、
   前記第１の初期化モードにおいて、前記第１の書き込み制御、前記第１の初期化制御を実行し、
   前記第２の初期化モード時において、前記第１の初期化制御を実行する、請求項５記載の半導体装置。
8. 前記制御回路は、
   前記第１および第２の初期化モードにおいて、さらに前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第３の書き込み制御を実行する、請求項７記載の半導体装置。
9. 前記第１記憶素子または前記第２記憶素子は、スプリットゲート型フラッシュメモリセルまたはスタックド・ゲート型フラッシュメモリセルである、請求項１〜８のいずれか１項に記載の半導体装置。
10. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイを備える半導体装置の制御方法であって、
    前記相補セルの前記第１記憶素子および前記第２記憶素子の両方の閾値電圧を下げ、前記第１記憶素子および前記第２記憶素子の少なくとも一方の閾値電圧を第１の書き込みレベルよりも低く初期化レベルよりも高い中間レベルに変更する第１の初期化制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子とのいずれか一方の閾値電圧を前記第１の書き込みレベルに変更する第１の書き込み制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記初期化レベルに変更する第２の初期化制御を実行するステップとを備える、半導体装置の制御方法。
11. 前記第２の初期化制御の前に、前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行するステップをさらに備える、請求項１０に記載の半導体装置の制御方法。
12. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイを備える半導体装置の制御方法であって、
    前記相補セルの前記第１記憶素子および前記第２記憶素子とのいずれか一方の閾値電圧を第１の書き込みレベルよりも高い第２の書き込みレベルに変更する第１の書き込み制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を初期化レベルに変更する第１の初期化制御を実行するステップとを備える、半導体装置の制御方法。