JPH08263993A

JPH08263993A - 時間差読出しマスクｒｏｍ装置

Info

Publication number: JPH08263993A
Application number: JP33557495A
Authority: JP
Inventors: Nobufumi Inada; 暢文稲田; Jiyunichi Kitabuki; 順一北吹; Tetsuya Hayashi; 林　　哲也; Koji Shigematsu; 厚二重松
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-12-27
Filing date: 1995-12-25
Publication date: 1996-10-11

Abstract

(57)【要約】（修正有）【課題】ワード線の数を減らし、集積度を向上する。【解決手段】時間軸を加味して記録する時間差読出マス
クＲＯＭ装置において、半導体基板上にソース、ドレイ
ン領域を互いに平行又は略同心円状態に形成し、両方の
領域間に形成した複数のメモリセルトランジスタのチャ
ネル部の上に夫々形成したゲート電極上に直列に接続さ
れた抵抗Ｒ１〜Ｒ７による遅延線を設け、ワード線から
供給されたアクセス信号を順次遅延させ、メモリセルト
ランジスタＴ１〜Ｔ８のゲートに与えることにより、メ
モリセルトランジスタＴ１〜Ｔ８から順次一定の時間間
隔をおいて情報を読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報の記憶装
置、特に複数ビットの情報記憶を行う時間差読出マスク
ＲＯＭ装置に関する。

【０００２】

【従来の技術】情報の記憶装置として半導体記憶装置、
例えばマスクＲＯＭがある。このマスクＲＯＭは、マス
ク工程でメモリセルトランジスタに情報を書き込み、
“１”または“０”の情報を固定してしまうＲＯＭ、す
なわち読み出し専用メモリである。

【０００３】図２１はＭＯＳ型のメモリセルトランジス
タを用いて構成された従来のマスクＲＯＭの一部を示す
回路図である。図２１において、Ｑ１乃至Ｑ８はＭＯＳ
型のメモリトランジスタで、このトランジスタＱ１−Ｑ
８のゲート電極はそれぞれワード線ＷＬ１乃至ＷＬ８に
接続される。トランジスタＱ１−Ｑ８のドレイン電極は
ビット線ＢＬ１に共通に接続され、ソース電極は接地さ
れる。ＭＯＳ型トランジスタがエンハンスメント型であ
るか、しきい値を変化させるためにイオン注入したデプ
レッション型であるかにより、その固定記憶内容をデー
タ“１”、“０”に対応させる。このように構成する
と、例えばトランジスタＱ１は“０”に、トランジスタ
Ｑ２は“１”に固定されることになる。

【０００４】このようにして形成したマスクＲＯＭは、
例えば１ワードが８ビット構成の情報を読みだすのに、
夫々のビットに対して専用のワード線が必要であるか
ら、合計８本のワード線が必要である。ここで、８ビッ
ト構成のワード情報を読み出すのに例えば一本のワード
線を用いるのみでよい事になれば、マスクＲＯＭの構成
を飛躍的に簡潔化させることができる。

【０００５】

【発明が解決しようとする課題】従来のマスクＲＯＭに
おいては、多ビット構成のワード情報を読み出すために
はビット数分のワード線が必要であり、マスクＲＯＭの
構成が複雑になり、その分メモリセルの面積を小さくす
ることができなかった。

【０００６】本発明は、上記のような課題を解決するた
めに、ワード線の本数を減らし、メモリセル面積をより
縮小することができる時間差読出マスクＲＯＭ装置を提
供することを目的とするものである。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第１の導電型の半導体基板と、この第１
の導電型の半導体基板内に互いに所定距離をおいて形成
された第２の導電型の第１、第２の半導体領域と、この
第１、第２の半導体領域に跨がってそれぞれメモリトラ
ンジスタを形成するために前記半導体基板上に絶縁膜を
介して形成された複数のゲート電極と、この複数のゲー
ト電極相互間を電気的に接続する状態でゲート電極の上
に形成された所定の抵抗値を有する遅延線と、を具備
し、前記遅延線と複数のメモリトランジスタとを組み合
わせることにより時間軸に沿って情報を記憶することを
特徴とする時間差読出マスクＲＯＭ装置を提供するもの
である。

【０００８】さらにこの発明は、第１の導電型の半導体
基板と、この第１の導電型の半導体基板内に互いに所定
距離をおいて形成された第２の導電型の少なくとも第
１、第２、第３の半導体領域と、この第１、第２、およ
び第２、第３の半導体領域に跨がってそれぞれメモリト
ランジスタを形成するために前記半導体基板上に絶縁膜
を介して形成された複数の第１ゲート電極群、第２ゲー
ト電極群と、この第１ゲート電極群、第２ゲート電極群
の複数のゲート電極相互間を電気的に接続する状態でゲ
ート電極の上に形成された所定の抵抗値を有する第１、
第２の遅延線と、を具備し、前記第２の半導体領域は前
記第１ゲート電極群、第２ゲート電極群に対して共通に
用いられ、前記第１、第２の遅延線とこれらに関連して
形成された複数のメモリトランジスタとを組み合わせる
ことにより時間軸に沿って情報を記憶することを特徴と
する時間差読出マスクＲＯＭ装置を提供するものであ
る。

【０００９】さらにこの発明は、第１の導電型の半導体
基板と、この第１の導電型の半導体基板内に互いに所定
距離をおいて形成された第２の導電型の複数の所定形状
の第１の半導体領域と、この第２の導電型の第１の半導
体領域の回りに所定距離をおいて共通に形成された第２
の導電型の第２の半導体領域と、この第１、第２の半導
体領域に跨がってそれぞれメモリトランジスタを形成す
るために前記半導体基板上に絶縁膜を介して形成された
複数のゲート電極群と、この複数のゲート電極群の夫々
における複数のゲート電極相互間を電気的に接続する状
態でゲート電極の上に前記第２の半導体領域に対応して
形成された所定の抵抗値を有する複数の遅延線と、を具
備し、前記第２の半導体領域は前記第１の半導体領域に
対して共通に用いられ、前記複数の遅延線とこれらに関
連して形成された複数のメモリトランジスタとを組み合
わせることにより時間軸に沿って情報を記憶することを
特徴とする時間差読出マスクＲＯＭ装置を提供するもの
である。

【００１０】本発明の時間差読出マスクＲＯＭ装置によ
れば、１本のワード線を用いて、複数のメモリ素子に記
憶された多ビット情報を時系列的に連続的に取り出すこ
とができ、これを必要に応じてレジスタなどにラッチし
て並列複数ビット情報として取り出すこともできる。

【００１１】

【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。

【００１２】図１はこの発明の一実施例のマスクＲＯＭ
のメモリセルの部分を一部取り出して示した回路図であ
る。

【００１３】図１において、８個のＭＯＳトランジスタ
Ｔ１−Ｔ８はプログラマブルトランジスタである。この
トランジスタＴ１−Ｔ８の一方の電極であるドレイン電
極はビット線ＢＬ１に共通接続され、他方のソース電極
は共通にソースラインＳＬに接続される。ワード線ＷＬ
１はトランジスタＴ１−Ｔ８に対して共通に設けられて
いる。ビット線ＢＬ１は電流検出型センスアンプＳＡの
入力端子に接続され、このセンスアンプＳＡはＶｃｃ電
源に接続された定電流源ＣＩから一定電流の供給を受け
るように接続される。。

【００１４】ワード線ＷＬ１には複数の直列抵抗Ｒ１−
Ｒ７でなる遅延回路ＤＬが接続され、抵抗Ｒ１、Ｒ２の
接続点がトランジスタＴ２のゲートに接続される。同様
に、抵抗Ｒ２，Ｒ３の接続点はトランジスタＴ３のゲー
トに、Ｒ３，Ｒ４の接続点はトランジスタＴ４のゲート
に、Ｒ４，Ｒ５の接続点はトランジスタＴ５のゲート
に、Ｒ５，Ｒ６の接続点はトランジスタＴ６のゲート
に、Ｒ６，Ｒ７の接続点はトランジスタＴ７のゲートに
夫々接続される。抵抗Ｒ７の他端はトランジスタＴ８の
ゲートに接続される。ここで、抵抗Ｒ１−Ｒ７は信号遅
延素子として用いられるもので、夫々の抵抗値を等しく
設定してあるために抵抗Ｒ１−Ｒ７の夫々における遅延
時間はほぼ等しくなる。また、トランジスタＴ１−Ｔ８
はエンハンスメント型であるか、しきい値を変化させる
ためにイオン注入して構成されたデプレッション型であ
るかにより、その固定記憶内容をデータ“１”、“０”
に対応させてある。このようにしてこの実施例のマスク
ＲＯＭの記憶内容が固定されている。なお、８個のＭＯ
ＳトランジスタＴ１−Ｔ８に記憶された情報は、定電流
源ＣＩに接続された電流検出型のセンスアンプＳＡの入
力端にビット線ＢＬ１の一端を接続することにより後で
述べるように検出することができる。

【００１５】以下、図２を参照して図１の実施例の多ビ
ットの情報を記憶したマスクＲＯＭの記憶内容を読み出
す動作を説明する。ワード線ＷＬ１に供給された入力ア
クセス信号は図２（ａ）に示したようにｔ１の時点で立
ち上がる。この信号は直接にトランジスタＴ１のゲート
に供給されるが、トランジスタＴ１はデプレッション型
であるので“０”出力としてＶｃｃ電源電圧がＩ／Ｏ１
に出力される。

【００１６】一方、ワード線ＷＬ１に供給されたアクセ
ス信号は、抵抗Ｒ１のために、基準時間ｔ１から抵抗Ｒ
１の抵抗による時定数分だけ遅れて図２（ａ）に示した
ｔ２の時点に入力信号がトランジスタＴ２のゲートに供
給される。このトランジスタＴ２はエンハンスメント型
であるので“１”出力Ｉ／Ｏ２が出力される。同様にし
て、ほぼ等しい時間間隔で時点ｔ３−ｔ８においてトラ
ンジスタＴ３−Ｔ８からは夫々の固定記憶内容が、図１
に示したように順次出力される。ここで、トランジスタ
Ｔ６，Ｔ８はＴ１と同様にデプレッション型であるので
Ｖｃｃ出力は変化せず，ｔ６，ｔ８のタイミングでセン
スアンプＳＡにおいて後述するように電流値を検出し
て、出力内容を特定する必要がある。このように時点ｔ
１からｔ８までの出力を統合すると８ビットのシリアル
出力“０１１１１０１０”が、一本のワード線ＷＬ１へ
の一つの入力に応じて得られたことになる。ただし、図
２（ａ）から分かるように、抵抗Ｒ１〜Ｒ８による遅れ
のために夫々の時点ｔ１〜ｔ８においては電圧が十分に
上昇せず、トランジスタＴ１〜Ｔ８のゲートには立上が
り途中の電圧しか供給されないが、図２（ａ）に図示し
たように所定のスレショルドレベルＶｔｈを設定するこ
とでトランジスタＴ１〜Ｔ８からは所定の出力を得るこ
とができる。

【００１７】従来では、８ビットの出力を得るのに８本
のワード線が必要であったところを、この実施例ではた
だ一本でよいことになり、ワード線の省略によるメモリ
セル面積の縮小が可能である。また、ソース・ドレイン
の電流パス経路が一定距離であり、且つ、トランジスタ
相互間の間隔が一定なので、読出しタイミングが取りや
すく、安定してデータの取り出しができる。特に、パタ
ーンが直線であるので製造しやすく、トランジスタ個々
にコンタクトが不要である。

【００１８】以下、図２〜図５を参照して図１の実施例
のマスクＲＯＭからの情報の読み出し動作を詳細に説明
する。

【００１９】この実施例の場合はマスクＲＯＭからの情
報の出力が一本のソースラインＳＬあるいはビットライ
ンＢＬ１に統合されるので、Ｉ／Ｏ出力線も一本でよい
ことになる。ここでは、すべてのトランジスタＴ１〜Ｔ
８が接続されたビット線ＢＬ１に流れる電流値が、ＯＮ
状態となるトランジスタの数が増加するに従い図２
（ｃ）に示すように増加してゆくことを利用して出力検
出を行う。この電流は後述するようにセンスアンプＳＡ
として電流検出型のものをビット線ＢＬ１に接続して検
出することができる。すなわち、各々のトランジスタの
ゲートに与えられる入力のタイミングはほぼ決まってい
るので、所定の時間における電流量をみればその時間に
対応する位置のトランジスタがＯＮかＯＦＦか、すなわ
ち、“１”か“０”かが判定できる。

【００２０】図２（ｃ）に示したように、ｔ１〜ｔ８の
時点で得られる電流値が例えば１マイクロアンペアずつ
異なるので、これを例えば図３に示したようにクロック
信号ＣＬ１〜ＣＬ８に対応して順次隣同志の出力電流値
の比較を行う。クロックＣＬ１に対しては出力電流はゼ
ロであるからそれ以前の電流との出力差がなく、従って
Ｉ／Ｏ１は“０”である。クロックＣＬ１２に対しては
出力電流がたとえば１マイクロアンペアとなり、クロッ
クＣＬ１のときの電流との所定値以上の出力差が得ら
れ、従ってＩ／Ｏ１は“１”である。同様にしてクロッ
クＣＬ３〜ＣＬ８が発生するたびに直前の電流値との差
が所定値以上であるか否かが検知される。

【００２１】図４は図１の実施例のマスクＲＯＭに対す
るアドレス入力、クロック信号、およびこのクロック信
号に応じて読み出されたデータ出力Ｉ／Ｏ１〜Ｉ／Ｏ８
の関係を示すタイミングチャートである。

【００２２】図１の実施例の情報読出しは、例えば図５
の回路で実現できる。図５において、電流増幅型センス
アンプＳＡからの図２（ｃ）に示した電流出力は第１の
ラッチ回路Ｌ０とともに、アンド回路ＡＮＤ１〜ＡＮＤ
８の一方の入力端に供給される。アンド回路ＡＮＤ１〜
ＡＮＤ８の他方の入力端にはクロックＣＬ１〜ＣＬ８が
供給され、その出力端は夫々ラッチ回路Ｌ１〜Ｌ８の入
力端に供給される。互いに隣り合うラッチ回路Ｌ０とＬ
１、Ｌ１とＬ２・・・Ｌ７とＬ８の出力はそれぞれ差動
増幅器Ｄ１〜Ｄ８の入力端に供給され、それぞれ読みだ
し出力Ｉ／Ｏ１〜Ｉ／Ｏ８が固定的に得られる。

【００２３】次に図５の回路の動作を説明する。ワード
線ＷＬ１に読み出し信号が与えられると、ラッチ回路Ｌ
０には最初のクロックＣＬ１が供給される以前の電流検
出型センスアンプＳＡからの出力がラッチされる。最初
のクロックＣＬ１が供給されると、電流センスアンプＳ
Ａからの出力がアンド回路ＡＮＤ１〜ＡＮＤ８に供給さ
れるが、このうちアンド回路ＡＮＤ１のみ最初のクロッ
クＣＬ１によりゲートが開いて、電流センスアンプＳＡ
からの出力がラッチ回路Ｌ１にラッチされる。以下同様
にしてクロック信号が与えられるたびに対応するアンド
回路を介して電流センスアンプＳＡからの出力がラッチ
回路にラッチされる。互いに隣り合うラッチ回路Ｌ０と
Ｌ１、Ｌ１とＬ２・・・Ｌ７とＬ８の出力はそれぞれ差
動増幅器Ｄ１〜Ｄ８の入力端に供給され、図４に示した
ようにそれぞれ読みだし出力Ｉ／Ｏ１〜Ｉ／Ｏ８が差動
増幅器Ｄ１〜Ｄ８から固定的に得られる。

【００２４】図１の実施例の回路は例えば図６に示した
ような各々の素子のレイアウトで具体化できる。図６に
おいて、半導体基板の表面領域に互いに対向する細長い
ソース領域１１およびドレイン領域１２が形成される。
この結果、図１のビット線ＢＬ１はドレイン領域１２中
に含まれることになり、ソース線ＳＬもソース領域１１
に含まれることになる。ソース領域１１の一端にはソー
スコンタクト１３が形成され、ドレイン領域１２の一端
にはドレインコンタクト１４が形成される。

【００２５】互いに対向する細長いソース領域１１およ
びドレイン領域１２の間には、トランジスタＴ１−Ｔ８
の夫々のチャンネル領域の上に図示しないゲート電極が
形成され、このチャンネル領域を分離する位置に８個の
ＬＯＣＯＳ領域１５−１乃至１５−８が互いに所定間隔
をおいて形成される。ここで、トランジスタＴ１，Ｔ
６，Ｔ８はデプレッション型にするためにそのチャンネ
ル領域に所定のドーズ量でイオンが注入されている。

【００２６】更に、ゲート電極の上にはソース領域１１
およびドレイン領域１２の間に沿って図１の遅延回路Ｄ
Ｌに相当するシリサイド抵抗層１６が形成される。この
シリサイド抵抗層１６は例えばポリシリコン層をまず形
成し、これをタングステンなどの金属を用いてシリサイ
ド化することにより容易に形成することができる。この
際、シリサイド抵抗層１６の全長に亘って均一に抵抗値
が分布するようにすれば、各々のゲート電極間にほぼ等
しい抵抗値の抵抗が接続されることになる。トランジス
タＴ１に近いシリサイド抵抗層１６の一端にはワードラ
インコンタクト１７が形成され、このワードラインコン
タクト１７を介して図示しないワード線に接続される。
即ち、図１の抵抗Ｒ１乃至Ｒ７がトランジスタＴ２乃至
Ｔ８のゲート電極に接続されることになる。

【００２７】尚、図６のように構成すると、シリサイド
抵抗層１６と半導体基板との間には浮遊容量（寄生容量
または漂遊容量とも言う）が発生し、図１の実施例の抵
抗Ｒ１乃至Ｒ８には夫々並列に静電容量が接続されるこ
とになる。図７はこのようにして形成された静電容量ｃ
が抵抗Ｒ１乃至Ｒ８に夫々並列に接続された状態を示す
ものである。図１の実施例ではワード線ＷＬ１に供給さ
れたアクセス信号に対する遅延量は抵抗による時定数に
より決定したが、図７の例ではＣＲ時定数により決定す
ることになる。

【００２８】図６の回路レイアウトは図８ないし図１１
に示したように変形することができる。

【００２９】図８のレイアウトは８ビットを一つの単位
とする情報記憶セルである。実際には、この単位情報記
憶セルを図９に示したように半導体基板上に複数個並べ
て形成することによりマスクＲＯＭ装置が製造される。

【００３０】図９において、３つの半導体領域２１Ａ、
２２Ａ、２２Ｂが半導体基板（図示せず）上に互いに所
定距離を置いて形成される。半導体領域２１Ａ、２２Ａ
には図８と同様にソースコンタクト２３Ａ、ドレインコ
ンタクト２４Ａが形成されるとともに、その間にはゲー
ト電極を挟んでＬＯＣＯＳ領域２５−１Ａ乃至２５−８
Ａが形成され、さらにその上にはソース領域２１Ａおよ
びドレイン領域２２Ａの間に沿って図１の遅延回路ＤＬ
に相当するシリサイド抵抗層２６Ａが形成される。

【００３１】半導体領域２２Ａのソースコンタクト２３
Ａに相当する位置にはソースコンタクト２３Ｂが形成さ
れ、半導体領域２２Ａに形成されたドレインコンタクト
２４Ａに相当する半導体領域２２Ｂの位置にはドレイン
コンタクト２４Ｂが形成される。これらの領域２２Ａ，
２２Ｂの間にはゲート電極がＬＯＣＯＳ領域２５−１Ｂ
乃至２５−８Ｂの間に形成され、さらにその上には領域
２２Ａおよび領域２２Ｂの間に沿って図１の遅延回路Ｄ
Ｌに相当するシリサイド抵抗層２６Ｂが形成される。シ
リサイド抵抗層２６Ａ、２６Ｂの一端にはワードライン
コンタクト２７Ａ、２７Ｂが形成される。このようにし
て、第１、第２の８ビットセルＣｅ１，Ｃｅ２が形成さ
れる。シリサイド抵抗層２６Ａ、２６Ｂの他端はＬＯＣ
ＯＳ領域２５−８Ａ、２５−８Ｂの上に形成された他の
ワードラインコンタクト２７Ｃ、２７Ｄを介してさらに
他の第３、第４の８ビットセルＣｅ３，Ｃｅ４を形成す
るために延長して形成される。

【００３２】この第３の８ビットセルＣｅ３は二つの半
導体領域２１Ｃ、２２Ｃの間に形成され、ＬＯＣＯＳ領
域２５−１Ｃ、２５−２Ｃ、２５−３Ｃ、…の間のゲー
ト電極上にシリサイド抵抗層２６Ｃを設けて形成され
る。二つの半導体領域２１Ｃ、２２Ｃにはそれぞれソー
ス領域２３Ｃ、２３Ｄが形成される。同様に、第４の８
ビットセルＣｅ４は二つの半導体領域２２Ｃ、２２Ｄの
間に形成され、ゲート電極およびＬＯＣＯＳ領域２５−
１Ｄ、２５−２Ｄ、２５−３Ｄ、…の上にシリサイド抵
抗層２６Ｄを設けて形成される。従ってドレインコンタ
クト２４Ａは２つの８ビットセルＣｅ１、Ｃｅ２に対し
て共通に接続されることになる。

【００３３】このように図９に示したレイアウトに形成
することにより、二つの８ビットセルＣｅ１，Ｃｅ２を
互いに隣接して形成したときに、７番目のＬＯＣＯＳ領
域２５−７Ａ、２５−７Ｂと８番目のＬＯＣＯＳ領域２
５−８Ａ、２５−８Ｂとの丁度中間の位置にドレインコ
ンタクト２４Ａを収めることができる。

【００３４】図１０は図８の実施例のレイアウトに対応
する他のレイアウトの一部を示し、具体的なレイアウト
を図１１に示す。図１０のレイアウトは図８と同様であ
るので対応する類似の参照番号を付して説明は省略す
る。図１１において図９の実施例と異なる点は、並列接
続された二つの８ビットセルＣｅ１、Ｃｅ２を構成する
対応する二つのトランジスタのゲート電極、例えばゲー
ト電極およびＬＯＣＯＳ領域２５−１Ａと２５−１Ｂと
がシリサイド抵抗層２６Ａ、２６Ｂとに直交する方向に
同一線上に並んで形成されているのに対して、図１１の
実施例ではゲート電極とＬＯＣＯＳ領域３５−１Ａ〜３
５−８Ａおよびこの上に形成されているシリサイド抵抗
層３６Ａとが、ゲート電極とＬＯＣＯＳ領域３５−１Ｂ
〜３５−８Ｂおよびこの上に形成されたシリサイド抵抗
層３６Ｂの長手方向に互いに１／２ピッチずれて形成さ
れていることのみである。

【００３５】この図１１の実施例では例えば８ビットセ
ルＣｅ１の各々のＬＯＣＯＳ領域の間に隣接する８ビッ
トセルＣｅ２を構成するＬＯＣＯＳ領域の先端が入り込
む形になるので、隣接する二つの８ビットセルの間隔を
図９の実施例の場合よりもさらに狭くでき、結果として
マスクＲＯＭをさらに高集積化することができる。

【００３６】さらにこの発明によれば、図６の回路レイ
アウトは図１２に示したように変形することができる。
図１２の回路レイアウトでは、真ん中にほぼ８角形のド
レイン領域４２が形成され、その周りをチャンネル領域
を挟んでソース領域４１で取り囲んだ構成である。ソー
ス領域４１およびドレイン領域４２にはそれぞれコンタ
クト４３、４４が形成されている。

【００３７】トランジスタＴ１乃至Ｔ８のゲート電極お
よびＬＯＣＯＳ領域４５−１乃至４５−８はコンタクト
４４を中心に放射状にほぼ均等に配置される。また、こ
れらのゲート電極およびＬＯＣＯＳ領域４５−１乃至４
５−８の上にはシリサイド抵抗層４６が形成され、その
コンタクト４７は図示しないワード線に接続される。図
１の回路を図１２のようなレイアウトで構成すれば図
６、図８の例に対して更に集積度を向上できる。

【００３８】図１３の実施例は、図１２の例における領
域４１から突出した状態のソースコンタクト４３の代わ
りにほぼ正方形の領域４１内の空いている位置、例えば
ＬＯＣＯＳ領域５５−８の近くにソースコンタクト５３
を形成するようにした例である。一つの８ビットセルを
このような正方形に近いレイアウトにすれば、実際にマ
スクＲＯＭ装置を構成するときに、図１４に示すように
極めてコンパクトなセルのレイアウトとすることができ
る。図１３の例は基本的に図１２の例と同等であり、詳
細な説明は省略する。

【００３９】図１４は図１３に示した基本構造の８ビッ
トセルを４個まとめて半導体基板上に形成した例を示
す。図において、半導体基板の導電型に対して反対導電
型の多角形状のドレイン領域５２Ａ、５２Ｂ、５２Ｃ、
５２Ｄが互いに所定間隔を置いてマトリクス状に形成さ
れる。これらの多角形状のドレイン領域５２Ａ〜５２Ｄ
の周りには、チャネル領域となるべき所定の間隔を置い
てドレイン領域５２Ａ〜５２Ｄと同一導電型のソース領
域５１が形成される。このソース領域５１はすべてのド
レイン領域５２Ａ〜５２Ｄに対して共通に形成される。
ドレイン領域５２Ａ〜５２Ｄには夫々ドレインコンタク
ト５４Ａ〜５４Ｄが形成され、図１３のソースコンタク
ト５３に対応するそれぞれの位置にはソースコンタクト
５３Ａ〜５３Ｄが設けられる。夫々の８ビットセルＣｅ
１〜Ｃｅ４のシリサイド抵抗層５６Ａ〜５６Ｄの一端は
夫々のセル形成領域の左上隅に延出されて、その先端部
にはワードラインコンタクト５７Ａ〜５７Ｄが形成され
る。

【００４０】図１４のようにレイアウトした結果、ソー
スコンタクト５３Ａ〜５３Ｄおよびワードラインコンタ
クト５７Ａ〜５７Ｄはいずれもセル形成領域の間のスペ
ースを有効に用いて形成されるので、半導体基板表面を
有効に利用でき、結果としてスペースファクタの優れた
高い集積度のマスクＲＯＭを製造することができる。図
１５のセル単体は、図１３の例においてシリサイド層の
外に出ていたワードラインコンタクトをシリサイド層の
内側に持ってきた例である。図１５において、４角型の
第１の半導体領域６１の中央部にはチャネル領域を挟ん
で同じ導電型の第２の半導体領域６２が形成され、夫々
にはソースコンタクト６３、ドレインコンタクト６４が
形成される。ここまでの構成は図１３と同じであるが、
異なるのは図１３のシリサイド層５６の先端に形成され
たワードラインコンタクト５７が図１５ではＬＯＣＯＳ
層６８で分離された状態でドレイン領域６２の中にワー
ドラインコンタクト６７が形成されていることである。
従って図１３の例と比較して、さらにひとつの８ビット
セルあたりの占有面積が減少することになり、マスクＲ
ＯＭ全体ではさらに集積度が向上する。

【００４１】図１６は図１５の単体セルを４個マトリク
ス状に配列した例を示す。図１６から分かるように、４
個の８ビットセルＣｅ１〜Ｃｅ４の相互間の間隔は図１
４と比較するとより一層集積度が向上している。

【００４２】図１７はさらに他の実施例の単体セルのレ
イアウトを示す。ここでは、図１３の実施例と異なる点
は二つのソースコンタクト７３がワードラインコンタク
ト７７を挟んで互いに対角線上に形成されていることで
ある。その他の構成は図１３と同様である。図１７のよ
うに単体セルを構成すると、図１８のように４個のセル
Ｃｅ１〜Ｃｅ４を配置した場合に、その中央に４個のセ
ルＣｅ１〜Ｃｅ４に対して１個のワードラインコンタク
ト７７を設けるだけてすむ。シリサイド層７６はワード
ラインコンタクト７７からセルＣｅ１，Ｃｅ３の間およ
びセルＣｅ２，Ｃｅ４の間の二つの方向に分岐し、一方
はセルＣｅ１，Ｃｅ３に対して途中でさらに分岐して延
び、他方はセルＣｅ２，Ｃｅ４に対して途中でさらに分
岐して延びて設けられる。

【００４３】このように１個のワードラインコンタクト
７７に対して点対称の関係があると、夫々のセルの電気
的性質がいずれも対称的に形成される傾向があり、セル
間の電気的特性にばらつきが少なく、結果として製造さ
れたマスクＲＯＭの複数の８ビットセル間の特性のばら
つきが少なくなる。

【００４４】図１９はさらに他の単体セルのレイアウト
を示す。このレイアウトは図１３に示したセルと基本的
に同一である。図において、トランジスタＴ１乃至Ｔ８
のゲート電極およびＬＯＣＯＳ領域８５−１乃至８５−
８はドレイン領域８２から外側に向かって放射状にほぼ
均等に配置される。また、これらのゲート電極およびＬ
ＯＣＯＳ領域８５−１乃至８５−８の上にはシリサイド
抵抗層８６が形成され、そのコンタクト８７は図示しな
いワード線に接続される。

【００４５】図１８と同じ考えに立って考案されたレイ
アウトを図２０に示す。図１９のレイアウトの単体セル
を図２０に示すように配置する。ここでは、二つのセル
Ｃｅ１とＣｅ３とが一本のシリサイド層８６−１に関し
て線対称の関係にある。シリサイド層８６−１の先端に
は第１のワードラインコンタクト８７−１が形成され、
他方の二つのセルＣｅ２とＣｅ４とが一本のシリサイド
層８６−２に関して線対称の関係にある。シリサイド層
８６−２の先端には第１のワードラインコンタクト８７
−２が形成される。このようにしてＣｅ１とＣｅ３、あ
るいはセルＣｅ２とＣｅ４との特性のばらつきが軽減さ
れる。

【００４６】また、以上説明した実施例はいずれも８ビ
ットの情報を８つのトランジスタに記録する場合である
が、トランジスタおよびこれに関連して設けられる遅延
素子の数を増減すれば、所望のビット数の情報を記録
し、読み出すことができる。

【００４７】なお、本発明は同様に、各種の多ビットの
ＲＯＭ回路に利用できることは明らかである。

【００４８】また、プログラマブルトランジスタの代わ
りに種々のスイッチング素子を用いることもできること
は勿論である。

【００４９】

【発明の効果】以上詳述したようにこの発明によれば、
複数のメモリ素子、例えばプログラマブルトランジスタ
のゲートに１本のワード線から与えられる信号を順次遅
延させることで、各々のメモリ素子を時系列的に動作さ
せ、複数のメモリ素子に記憶された多ビットの情報を時
系列的に連続的に取り出すことができるように構成する
ことによりワード線や出力信号線を大幅に省略でき、例
えば半導体集積記憶装置の集積度を向上できる時間差読
出しマスクＲＯＭ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマスクＲＯＭの一部の
回路構成図。

【図２】図１の装置からの情報読出しの動作を説明する
ための信号波形図。

【図３】図１の装置からの情報読出しの動作を説明する
ための信号波形図。

【図４】図１の装置からの情報読出しの動作を説明する
ための信号波形図。

【図５】図１の実施例の装置から情報を読出すための回
路の一例を示すブロック図。

【図６】図１に示した回路を半導体基板上に形成した一
実施例を示すレイアウト図。

【図７】この発明の一実施例の変形例に係る回路構成
図。

【図８】図６の実施例の変形例を示すレイアウト図。

【図９】図８の変形例を用いた他の実施例のレイアウト
図。

【図１０】図６の実施例の他の変形例を示すレイアウト
図。

【図１１】図１０の変形例を用いた他の実施例のレイア
ウト図。

【図１２】図１に示した回路を半導体基板上に形成した
この発明の他の実施例を示すレイアウト図。

【図１３】図１２の実施例の変形例を示すレイアウト
図。

【図１４】図１３の変形例を用いて構成したマスクＲＯ
Ｍのレイアウト図。

【図１５】図１２の実施例の他の変形例を示すレイアウ
ト図。

【図１６】図１５の変形例を用いて構成したマスクＲＯ
Ｍのレイアウト図。

【図１７】図１２の実施例のさらに他の変形例を示すレ
イアウト図。

【図１８】図１７の変形例を用いて構成したマスクＲＯ
Ｍのレイアウト図。

【図１９】図１２の実施例のさらに他の変形例を示すレ
イアウト図。

【図２０】図１９の変形例を用いて構成したマスクＲＯ
Ｍのレイアウト図。

【図２１】従来のマスクＲＯＭの回路構成を示す図。

【符号の説明】

Ｔ１−Ｔ８…プログラマブルトランジスタ、ＷＬ１…ワード線、ＢＬ１…ビット線、Ｒ１−Ｒ７…遅延抵抗、ＤＬ…遅延回路、ＳＬ…ソース線、ＳＡ…センスアンプ、ＣＩ…定電流回路、ＡＮＤ１〜ＡＮＤ８…アンド回路、Ｌ０〜Ｌ８…ラッチ回路、Ｄ１〜Ｄ８…差動増幅回路、１１…ソース領域、１２…ドレイン領域、１３…ソースコンタクト、１４…ドレインコンタクト、１５−１〜１５−８…ＬＯＣＯＳ領域、１６…シリサイド抵抗層、１７…ワードラインコンタクト、Ｃ…浮遊容量、２１〜８１…ソース領域、２２〜８２…ドレイン領域、２３〜８３…ソースコンタクト、２４〜８４…ドレインコンタクト、Ｑ１〜Ｑ８…プログラムトランジスタ、ＷＬ１〜ＷＬ８…ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者重松厚二東京都千代田区丸の内一丁目１番２号日本鋼管株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の導電型の半導体基板と、この第１の導電型の半導体基板内に互いに所定距離をお
いて形成された第２の導電型の第１、第２の半導体領域
と、この第１、第２の半導体領域に跨がってそれぞれメモリ
トランジスタを形成するために前記半導体基板上に絶縁
膜を介して形成された複数のゲート電極と、この複数のゲート電極相互間を電気的に接続する状態で
ゲート電極の上に形成された所定の抵抗値を有する遅延
線と、を具備し、前記遅延線と複数のメモリトランジスタとを
組み合わせることにより時間軸に沿って情報を記憶する
ことを特徴とする時間差読出マスクＲＯＭ装置。
【請求項２】前記第１、第２の半導体領域はそれぞれ
直線形状を有し、前記遅延線は前記前記第１、第２の半
導体領域の間に形成された間隙に沿って形成されその一
端にワードラインに接続されるために形成されたコンタ
クトホールを有する直線形状の抵抗体を有し、前記第
１、第２の半導体領域にはビットラインおよびソースラ
インに接続されるためのコンタクトホールが形成されて
なることを特徴とする請求項１に記載の時間差読出マス
クＲＯＭ装置。
【請求項３】前記抵抗体は前記半導体基板上に形成さ
れ所定の抵抗値を有するポリシリコン層でなることを特
徴とする請求項２に記載の時間差読出マスクＲＯＭ装
置。
【請求項４】前記抵抗体は前記半導体基板との間に形
成された浮遊容量を含むことを特徴とする請求項３に記
載の時間差読出マスクＲＯＭ装置。
【請求項５】前記抵抗体はほぼ均一に不純物がドーズ
されたポリシリコン層でなることを特徴とする請求項２
に記載の時間差読出マスクＲＯＭ装置。
【請求項６】前記抵抗体は前記ゲート電極に接続され
る部分に多く不純物がドーズされたポリシリコン層でな
ることを特徴とする請求項２に記載の時間差読出マスク
ＲＯＭ装置。
【請求項７】前記第１の半導体領域はほぼ円形または
多角形を有し、前記第２の半導体領域は前記第１の半導
体領域の回りに所定距離をおいて形成された略同心円形
状を有し、前記遅延線は前記前記第１、第２の半導体領
域の間に形成された間隙に沿って形成されその一端にワ
ードラインに接続されるために形成されたコンタクトホ
ールを有するほぼ円環形状の抵抗体を有し、前記第１、
第２の半導体領域にはビットラインおよび電源線に接続
されるためのコンタクトホールが形成されてなることを
特徴とする請求項１に記載の時間差読出マスクＲＯＭ装
置。
【請求項８】第１の導電型の半導体基板と、この第１の導電型の半導体基板内に互いに所定距離をお
いて形成された第２の導電型の少なくとも第１、第２、
第３の半導体領域と、この第１、第２、および第２、第３の半導体領域に跨が
ってそれぞれメモリトランジスタを形成するために前記
半導体基板上に絶縁膜を介して形成された複数の第１ゲ
ート電極群、第２ゲート電極群と、この第１ゲート電極群、第２ゲート電極群の複数のゲー
ト電極相互間を電気的に接続する状態でゲート電極の上
に形成された所定の抵抗値を有する第１、第２の遅延線
と、を具備し、前記第２の半導体領域は前記第１ゲート電極
群、第２ゲート電極群に対して共通に用いられ、前記第
１、第２の遅延線とこれらに関連して形成された複数の
メモリトランジスタとを組み合わせることにより時間軸
に沿って情報を記憶することを特徴とする時間差読出マ
スクＲＯＭ装置。
【請求項９】前記第１ゲート電極群と第２ゲート電極
群のゲート電極は前記第１、第２の遅延線の長手方向に
沿って互いにゲート電極間隔の１／２ピッチ分ずれて形
成されてなることを特徴とする請求項７に記載の時間差
読出マスクＲＯＭ装置。
【請求項１０】第１の導電型の半導体基板と、この第１の導電型の半導体基板内に互いに所定距離をお
いて形成された第２の導電型の複数のほぼ円形または多
角形の第１の半導体領域と、この第２の導電型の第１の半導体領域の回りに所定距離
をおいて共通に形成された第２の導電型の第２の半導体
領域と、この第１、第２の半導体領域に跨がってそれぞれメモリ
トランジスタを形成するために前記半導体基板上に絶縁
膜を介して形成された複数のゲート電極群と、この複数のゲート電極群の夫々における複数のゲート電
極相互間を電気的に接続する状態でゲート電極の上に前
記第２の半導体領域に対応して形成された所定の抵抗値
を有する複数の遅延線と、を具備し、前記第２の半導体領域は前記第１の半導体領
域に対して共通に用いられ、前記複数の遅延線とこれら
に関連して形成された複数のメモリトランジスタとを組
み合わせることにより時間軸に沿って情報を記憶するこ
とを特徴とする時間差読出マスクＲＯＭ装置。