DE69933813T2

DE69933813T2 - Hybridvorladungstechniken für Daten und Takt in dominologischen Schaltungen , welche die Ladungsverteilung während der Bewertung verkleinern

Info

Publication number: DE69933813T2
Application number: DE69933813T
Authority: DE
Inventors: Pranjal Austin Srivastava; Patrick W. Plano Bosshart; Uming Ko
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-04-30
Filing date: 1999-04-29
Publication date: 2007-04-12
Anticipated expiration: 2019-04-30
Also published as: EP0954101A3; JP4162801B2; EP0954101B1; DE69933813D1; EP0954101A2; JP2000013216A

Description

TECHNISCHES GEBIET DER ERFINDUNG
Das technische Gebiet dieser Erfindung ist ein als Dominologik oder Vorladungs-/Bedingte-Entladungs-Logik bezeichneter Typ einer dynamischen Logikschaltung.
HINTERGRUND DER ERFINDUNG
Diese Erfindung betrifft ein Problem bei einem als Dominologik bezeichneten Typ einer dynamischen Logikschaltung. Bei der Dominologik wird ein Schaltungsknoten während einer Vorladungszeit auf eine Vorladungsspannung aufgeladen. Bei der typischen Anwendung lädt ein P-Kanal-MOSFET den Schaltungsknoten auf die Versorgungsspannung auf. Während einer Beurteilungsphase wird das Vorladen unterbrochen. Stattdessen entlädt ein Logikblock den Schaltungsknoten bedingt. Falls der Logikzustand des Logikblocks, entsprechend einer "1"-Ausgabe, erfüllt ist, ist mindestens ein Leitungsweg zwischen dem Vorladungsknoten und Masse gebildet. Dieser Leitungsweg entlädt die Ladung am Vorladungsknoten, wodurch seine Spannung in die Nähe des Massepotentials verringert wird. Falls der Logikzustand des Logikblocks, entsprechend einer "0"-Ausgabe, nicht erfüllt ist, existiert kein Leitungsweg zwischen dem Vorladungsknoten und Masse. Der Logikblock wird typischerweise mit einem oder mehreren N-Kanal-MOSFETs hergestellt. Weil die Ladung auf dem Vorladungsknoten verbleibt, ändert sich seine Spannung nicht. Am Ende der Beurteilungsphase stellt eine Feststellungsschaltung, typischerweise ein Inverter, die Spannung am Vorladungsknoten fest und treibt den Ausgang dementsprechend.
Eines der guten Merkmale der Dominologik ist die Fähigkeit zur Bildung beliebig komplexer Logikterme im Logikblock. Die typische Datenverarbeitungsvorrichtung hat zumindest einige Funktionen, die viele Logikterme sowohl mit UND- als auch mit ODER-Termen benötigen. Die Dominologik ermöglicht die Bildung komplexer Logikfunktionen innerhalb eines verhältnismäßig kleinen Logikblocks.
Es tritt bei der Dominologik ein Problem auf, das ihre Verwendung zur Verwirklichung von UND-Gattern mit breiten Eingängen unterbindet. Bei UND-Gattern ist der Logikblock eine Kaskadenreihe von N-Kanal-MOSFETs. Die UND-Bedingung ist nur dann erfüllt, wenn alle N-Kanal-MOSFETs während der Beurteilungsphase durchgeschaltet sind. Nur dann existiert ein Entladungsweg zwischen dem Vorladungsknoten und der Masse. UND-Gatter mit breiten Eingängen erfordern eine lange Kette solcher N-Kanal-MOSFETs. Das bei einer solchen Dominologik auftretende Problem wird als Ladungsteilung bezeichnet. Wenn einige, jedoch nicht alle N-Kanal-MOSFETs durchgeschaltet sind, wird die Ladung auf der Kapazität des Vorladungsknotens mit allen parasitären Kapazitäten der so verbundenen Zwischenknoten geteilt. Diese Ladungsteilung verringert die Ladung auf dem Vorladungsknoten und damit seine Spannung. Diese Spannungsverringerung infolge der Ladungsteilung verringert die Rauschschwelle der Feststellungsschaltung. In schweren Fällen kann diese Ladungsteilung die Spannung, die die Feststellungsschaltung feststellt, so stark verringern, dass die Feststellungsschaltung die falsche Bedingung feststellt und die falsche Ausgabe erzeugt. Es sei bemerkt, dass dieses Ladungsteilungsproblem schlimmer ist, wenn die gesamte Kette der N-Kanal-MOSFETs, mit Ausnahme des N-Kanal-MOSFETs, der der Masse am nächsten liegt, welcher gesperrt ist, durchgeschaltet ist. In diesem schlimmsten Fall wird die maximale Anzahl von Knoten mit dem Vorladungsknoten gekoppelt, ohne dass der Vorladungsknoten entladen wird. Demgemäß muss die Ladung auf dem Vorladungsknoten über die maximale Kapazität verteilt werden, was zur maximalen Verringerung der Spannung beiträgt, wenn der Vorladungsknoten nicht entladen ist.
Bei ODER-Gattern mit breiten Eingängen tritt kein Ladungsteilungsproblem auf. ODER-Gatter werden typischerweise mit parallelen N-Kanal-MOSFETs zwischen dem Vorladungsknoten und der Masse implementiert. Zum Erfüllen der ODER-Bedingungen müssen alle ODER-Gatter sperren. Falls einer der N-Kanal-MOSFETs durchgeschaltet ist, wird der Vorladungsknoten entladen. Bei ODER- Gattern tritt keine serielle Kette mit zusätzlichen Knoten zum Teilen von Ladung auf. Demgemäß treten bei ODER-Gattern keine Probleme auf. Logikfunktionen, die sowohl UND- als auch ODER-Terme aufweisen, können, abhängig von der Anzahl der UND-Terme, ein Ladungsteilungsproblem aufweisen.
Eine Lösung für dieses Problem besteht darin, die Anzahl der von jeder bestimmten Gatterschaltung beurteilten UND-Terme zu begrenzen. Durch das Begrenzen der Anzahl der UND-Terme wird die Anzahl der Knoten begrenzt, die an der Ladungsteilung teilnehmen können. Durch diese Begrenzung wird dann der Spannungsabfall begrenzt, der während der Ladungsteilung auftritt, wodurch die Schwere des Problems verringert wird. Die maximale Länge von seriellen Ketten, bei denen keine nachteilige Ladungsteilung auftritt, hängt vom Schaltungstyp ab. Diese maximale Länge dient als eine Entwurfsgrenze für diesen Schaltungstyp. Falls eine Logikoperation eine UND-Funktion mit mehr Termen benötigt als durch diese Entwurfsbegrenzung gestattet wird, werden zusätzliche Gatter verwendet. Dies hat den Nachteil, dass die Gattertiefe oder die Anzahl der benötigten Gatter, um die Logikfunktion auszuführen, vergrößert wird. Durch das Erhöhen der Gattertiefe sind typischerweise mehr Schaltungen für die gleiche Funktion erforderlich, und es ist mehr Zeit zum Erzeugen des Ergebnisses notwendig. Dies ist nachteilig. Ein Vorteil der Dominologik ist die Fähigkeit zum Ausführen beliebiger Logikfunktionen in einem einzigen Gatter. Demgemäß macht dieser Nachteil eine Begründung für die Verwendung der Dominologik zunichte.
Es ist auf dem Fachgebiet bekannt, einen zusätzlichen Schaltungsknoten vorzuladen, um das Problem in Bezug auf die Ladungsteilung zu verringern. Typischerweise wird der nächste Knoten in der seriellen Kette von N-Kanal-MOSFETs zur gleichen Zeit wie der Vorladungsknoten vorgeladen. In diesem Fall tritt unter Bedingungen, bei denen die Ladungsteilung ein Problem sein kann, an diesem nächsten Knoten eine zusätzliche Ladung auf. Mit dieser zusätzlichen Ladung in der seriellen Kette von N-Kanal-MOSFETs wird die im schlimmsten Fall vom Vorladungsknoten abgezogene Ladungsmenge verringert. Daher wird der maximale Spannungsabfall am Vorladungsknoten verringert. Hierdurch wird das Problem der Ladungsteilung abgeschwächt. Es ist auf dem Fachgebiet bekannt, mehrere Zwischenknoten vorzuladen. Dies führt zu einem Nachteil, wenn der Vorladungsknoten zu entladen ist, weil die Logikbedingung erfüllt ist. Die zusätzliche Ladung auf dem anderen Knoten oder den anderen Knoten innerhalb der seriellen Kette muss auch entladen werden, wenn alle N-Kanal-MOSFETs durchgeschaltet werden. Das Entladen der Ladung am Vorladungsknoten und dieser zusätzlichen Ladung benötigt mehr Zeit als das Entladen der Ladung am Vorladungsknoten allein. Ein Vorteil der Dominologik ist ihre Arbeitsgeschwindigkeit. Demgemäß macht dieser Nachteil eine Begründung für die Verwendung der Dominologik zunichte.
Im europäischen Patent 0420477 ist eine Decodierschaltung für einen EPROM beschrieben, wodurch ein durch parasitäre Kondensatoren hervorgerufener fehlerhafter Betrieb der Decodierschaltung vermieden werden kann, ohne dass ihre Zugriffszeit und ihr Leistungsverbrauch erhöht werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß der vorliegenden Erfindung ist vorgesehen: eine Dominologikschaltung mit: einem Vorladungsknoten, einer ersten Vorladungsvorrichtung, die während einer Vorladungsphase eines Taktsignals den Vorladungsknoten mit einer ersten vorgegebenen Spannungsquelle verbindet, wodurch der Vorladungsknoten vorgeladen wird, einem Logikblock, der mehrere Eingangssignale empfängt und zwischen dem Vorladungsknoten und einer zweiten vorgegebenen Spannungsquelle mit einer anderen Spannung als die erste vorgegebene Spannungsquelle angeordnet ist, wobei der Logikblock einen Leitungsweg zwischen dem Vorladungsknoten und der zweiten vorgegebenen Spannungsquelle bildet, wodurch der Vorladungsknoten entladen wird, wenn die mehreren Eingangssignale eine vorgegebene logische Bedingung erfüllen, wobei der Logikblock mehrere Logikvorrichtungen aufweist, die in mindestens einer seriellen Kette angeordnet sind, wodurch mindestens ein Zwischenknoten zwischen benachbarten Logikvorrichtungen definiert ist, wobei jede Logikvorrichtung ein entsprechendes Eingangssignal empfängt, welches steuert, ob die Logikvorrichtung leitet oder nicht leitet, wobei die mindestens eine serielle Kette von Logikvorrichtungen dadurch den Vorladungsknoten entlädt, falls die Eingangssignale bewirken, dass alle entsprechenden Logikvorrichtungen in der mindestens einen seriellen Kette während einer Beurteilungsphase des Taktsignals leiten, einer zweiten Vorladungsvorrichtung, die, wenn ein vorgegebenes der mehreren Eingangssignale eine entsprechende Logikvorrichtung in der mindestens einen seriellen Kette steuert, so dass sie nicht leitend ist, einen vorgegebenen Zwischenknoten mit der ersten vorgegebenen Spannungsquelle verbindet, wodurch der vorgegebene Zwischenknoten vorgeladen wird, einer dritten Vorladungsvorrichtung, die während der Vorladungsphase des Taktsignals den vorgegebenen Zwischenknoten mit der ersten vorgegebenen Spannungsquelle verbindet, wodurch der vorgegebene Zwischenknoten, unabhängig von der zweiten Vorladungsvorrichtung, vorgeladen wird, und einer Feststellungsschaltung zum Feststellen einer Spannung an dem Vorladungsknoten und zum Bilden verschiedener Logikausgaben, abhängig davon, ob der Vorladungsknoten vorgeladen oder entladen ist.
KURZBESCHREIBUNG DER ZEICHNUNG
Diese und andere Aspekte dieser Erfindung sind in der Zeichnung dargestellt, worin:
1 eine Ausführungsform eines Dominologik-UND-Gatters gemäß dieser Erfindung zeigt,
2 eine erste alternative Ausführungsform eines Dominologikgatters zeigt, wobei ein getaktetes Eingangssignal verwendet wird,
3 eine zweite alternative Ausführungsform eines Dominologikgatters zeigt, wobei eine Doppelschienen-Eingabe und -Ausgabe verwendet wird,
4 eine dritte alternative Ausführungsform zeigt, die der in 1 dargestellten abgesehen davon ähnelt, dass zwei zusätzliche Vorrichtungen denselben Zwischenknoten vorladen, und
5 eine vierte alternative Ausführungsform zeigt, die der in 4 dargestellten abgesehen davon ähnelt, dass die zwei zusätzlichen Vorrichtungen verschiedene Zwischenknoten laden.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1 zeigt eine Ausführungsform eines Dominologik-UND-Gatters gemäß dieser Erfindung. Das Dominologik-UND-Gatter 100 weist einen Vorladungs-P-Kanal-MOSFET 101 mit einer Source-Elektrode, die mit der Versorgungsspannung V_DD verbunden ist, und einer Drain-Elektrode, die mit einem Vorladungsknoten 110 verbunden ist, auf. Die Gate-Elektrode des Vorladungs-P-Kanal-MOSFETs 101 empfängt ein Taktsignal. Wenn dieses Taktsignal niedrig ist, d.h. in der Nähe von Masse ist, verbindet der Vorladungs-P-Kanal-MOSFET 101 den Vorladungsknoten 110 mit der Versorgungsspannung V_DD. Dies dient dazu, den Vorladungsknoten 110 auf die Spannung V_DD vorzuladen. Wenn das Taktsignal auf dem hohen Pegel liegt, d.h. oberhalb der Schaltschwelle des Vorladungs-P-Kanal-MOSFETs 101 liegt, wird dieser MOSFET abgetrennt und der Vorladungsknoten 110 von der Versorgungsspannung isoliert.
Das Dominologik-UND-Gatter 100 weist einen Entladesteuerungs-N-Kanal-MOSFET 103 auf. Eine Source-Elektrode des Entladesteuerungs-N-Kanal-MOSFETs 103 ist mit dem Logikblock 120 verbunden, der nachstehend weiter beschrieben wird. Die Drain-Elektrode des N-Kanal-MOSFETs 103 ist an Masse gelegt. Die Gate-Elektrode des Vorladungs-N-Kanal-MOSFETs 103 empfängt das Taktsignal. Wenn dieses Taktsignal niedrig ist und der Vorladungs-P-Kanal-MOSFET 101 durchgeschaltet ist, wird der Entladesteuerungs-N-Kanal-MOSFET abgetrennt. Auf diese Weise wird der Vorladungsknoten 110 von Masse isoliert, weil alle Wege vom Vorladungsknoten 110 zur Masse durch den Entladesteuerungs-N-Kanal-MOSFET 103 verlaufen. Wenn das Taktsignal auf dem hohen Pegel liegt und der Vorladungs-P-Kanal-MOSFET 101 abgetrennt ist, ist dieser MOSFET durchgeschaltet. Auf diese Weise kann ein Entladungsweg zwischen dem Vorladungsknoten 110 und Masse, abhängig vom Logikzustand des Logikblocks 120, existieren.
Ein Inverter 105 erfasst die Spannung am Vorladungsknoten 110 und stellt die Schaltungsausgabe bereit. Das Dominologik-UND-Gatter 100 weist auch einen Erhaltungs-P-Kanal-MOSFET 107 auf. Die Source-Elektrode des Erhaltungs-P-Kanal-MOSFETs 101 ist auf die Versorgungsspannung V_DD gelegt, und seine Drain-Elektrode ist mit dem Vorladungsknoten 110 verbunden. Die Gate-Elektrode des Vorladungs-P-Kanal-MOSFETs 101 empfängt das Ausgangssignal des Inverters 105. Wenn die Ausgabe des Inverters 105 auf dem hohen Pegel liegt, wird der Erhaltungs-P-Kanal-MOSFET 107 abgetrennt und beeinflusst nicht die Spannung am Vorladungsknoten 110. Wenn die Ausgabe des Inverters 105 auf dem niedrigen Pegel liegt, ist der Erhaltungs-P-Kanal-MOSFET 107 durchgeschaltet. Dies dient dazu, den Vorladungsknoten 110 auf die Versorgungsspannung V_DD zu legen, wodurch die Ladung an diesem Knoten aufrechterhalten wird. Wie auf dem Fachgebiet bekannt ist, ist die Kanalbreite des Erhaltungs-P-Kanal-MOSFETs 107 klein in Bezug auf die Kanalbreite des N-Kanal-MOSFETs im Logikblock 120. Diese Kanalbreite wird so ausgewählt, dass sie gerade ausreicht, um die Vorladungsspannung am Vorladungsknoten 110 zu erhalten, falls die Logikbedingung des Logikblocks 120 nicht erfüllt ist und der Logikblock 120 nicht leitet.
Das Dominologik-UND-Gatter 100 weist einen P-Kanal-MOSFET 114 zum Vorladen eines zusätzlichen Knotens auf. Der P-Kanal-MOSFET 114 zum Vorladen eines zusätzlichen Knotens weist eine auf die Versorgungsspannung V_DD gelegte Source-Elektrode und eine mit einem Zwischenknoten 122 verbundene Drain-Elektrode auf. Die Gate-Elektrode des P-Kanal-MOSFETs 114 zum Vorladen eines zusätzlichen Knotens empfängt das Taktsignal. Der P-Kanal- MOSFET 114 zum Vorladen eines zusätzlichen Knotens arbeitet wie der Vorladungs-P-Kanal-MOSFET 101. Wenn das Taktsignal auf dem niedrigen Pegel liegt, verbindet der P-Kanal-MOSFET 113 zum Vorladen eines zusätzlichen Knotens den Zwischenknoten 122 mit der Versorgungsspannung V_DD. Wenn das Taktsignal auf dem hohen Pegel liegt, ist der P-Kanal-MOSFET 101 zum Vorladen eines zusätzlichen Knotens abgetrennt und beeinflusst nicht die Ladung auf dem Zwischenknoten 122. Dies ist das vorstehend erörterte Laden eines zusätzlichen Knotens aus dem Stand der Technik. Es sei bemerkt, dass bei Hinzufügung des nachstehend beschriebenen P-Kanal-MOSFETs 150 die Aufnahme des P-Kanal-MOSFETs 114 zum Vorladen eines zusätzlichen Knotens optional ist.
1 zeigt den Logikblock 120. Im Allgemeinen kann der Logikblock mehrere N-Kanal-MOSFETs in Parallel- und Seriellschaltungen aufweisen. Die bestimmte ausgewählte Anzahl und Schaltung hängt von der zu implementierenden Logikfunktion ab. Eine Ladungsteilung kann sowohl bei Seriell- als auch bei Parallelschaltungen auftreten. Es sei bemerkt, dass die Existenz von einem oder mehreren parallelen Wegen eine große parasitäre Kapazität an dem gemeinsamen Knoten hervorrufen kann, was zur Ladungsteilung beiträgt. Wenngleich die folgenden Schaltungsbeispiele in erster Linie serielle Ketten für den Logikblock 120 zeigen, ist diese Erfindung immer dann nützlich, wenn der Logikblock einen Zwischenknoten zwischen dem Vorladungsknoten und Masse aufweist.
In diesem Beispiel beinhaltet der Logikblock 120 vier seriell geschaltete N-Kanal-MOSFETs 121, 123, 125 und 127. Die Gate-Elektroden der N-Kanal-MOSFETs 121, 123, 125 und 127 empfangen jeweilige Eingangssignale A, B, C und D. Während der Beurteilungsphase des Taktsignals, d.h. wenn das Taktsignal hoch ist, sind sowohl der Vorladungs-P-Kanal-MOSFET 101 als auch der P-Kanal-MOSFET 114 zum Vorladen eines zusätzlichen Knotens abgetrennt, und der Entladungssteuerungs-N-Kanal-MOSFET 103 leitet. Falls alle Eingangssignale A, B, C und D auf dem hohen Pegel liegen, existiert ein Entladungsweg zwischen dem Vorladungsknoten 110 und Masse über die Logikblock-N-Kanal-MOSFETs 121, 123, 125, 127 und einen Entladesteuerungs-N-Kanal-MOSFET 130. Die Ladung auf dem Vorladungsknoten 110 wird entladen. Der Inverter 105 erfasst die niedrige Spannung, die sich aus dieser Entladung ergibt, und treibt eine hohe Ausgangsspannung. Es sei bemerkt, dass der Widerstand dieses Entladungswegs ausreichend niedrig sein muss, um die vom Erhaltungs-P-Kanal-MOSFET 107 zugeführte Ladung in höherem Maße zu treiben, um den Zustand des Inverters 105 zu schalten. Falls nicht alle Eingangssignale A, B, C und D auf dem hohen Pegel liegen, existiert kein Entladungsweg, und der Inverter 105 sollte keine Spannungsänderung erfassen. Wie auf dem Fachgebiet bekannt ist, bildet das Dominologik-UND-Gatter 100 auf diese Weise die Logikoperation A UND B UND C UND D.
Das Dominologik-UND-Gatter 100 weist einen zusätzlichen P-Kanal-MOSFET 150 auf. Dieser P-Kanal-MOSFET 150 liefert dem Zwischenknoten 122 während im schlimmsten Fall auftretender Ladungsteilungsbedingungen zusätzliche Ladung. Der P-Kanal-MOSFET 150 weist eine auf die Versorgungsspannung V_DD gelegte Source-Elektrode und eine mit dem Zwischenknoten 122 verbundene Drain-Elektrode auf. Die Gate-Elektrode des P-Kanal-MOSFETs 131 empfängt das Eingangssignal D, wobei es sich um das gleiche Eingangssignal handelt, das dem N-Kanal-MOSFET 127 zugeführt wird, welcher der letzte von der Kette serieller N-Kanal-MOSFETs ist. Es sei daran erinnert, dass der Vorladungs-P-Kanal-MOSFET den Zwischenknoten 122 während der Vorladungsphase des Taktsignals vorlädt. Während der Beurteilungsphase wird der Vorladungs-P-Kanal-MOSFET 114 ebenso wie der Vorladungs-P-Kanal-MOSFET 101 abgetrennt. Für diese Schaltung ergibt sich die im schlimmsten Fall auftretende Ladungsteilung, falls die Eingangssignale A, B und C alle hoch sind und das Eingangssignal D niedrig ist. Wenn das Eingangssignal D niedrig ist, ist der P-Kanal-MOSFET 150 durchgeschaltet. Hierdurch wird dem Zwischenknoten 122 zusätzliche Ladung zugeführt. Es sei bemerkt, dass diese zusätzliche Ladung genau dann zugeführt wird, wenn es erforderlich ist, d.h. dann, wenn das Eingangssignal D niedrig ist, wobei es sich um eine Anforderung für die Ladungsteilung im schlimmsten Fall handelt. Wenn das Eingangssignal D hoch ist und der N-Kanal-MOSFET 127 durchgeschaltet ist, ist der P-Kanal-MOSFET 150 abgetrennt. Demgemäß wird dem Zwischenknoten 122 keine zusätzliche Ladung zugeführt. Dementsprechend wird bei dieser Technik dem Zwischenknoten 122 keine zusätzliche Ladung zugeführt, wenn die Logikbedingung des Logikblocks 120 erfüllt ist und die N-Kanal-MOSFETs 121, 123, 125 und 127 alle durchgeschaltet sind. Demgemäß wird der Entladevorgang nicht verlangsamt.
Es sei bemerkt, dass unter bestimmten Umständen der P-Kanal-MOSFET 114 aus dem Stand der Technik durch das Hinzufügen des P-Kanal-MOSFETs überflüssig gemacht werden kann. Dies wäre der Fall, falls bekannt wäre, dass das Eingangssignal D während der Vorladungsphase des Taktsignals niedrig ist. Dies ist in 2 als Dominologik-UND-Gatter 200 dargestellt. In 2 ist der Entladungssteuerungs-N-Kanal-MOSFET 103 fortgelassen. Wie in 2 dargestellt ist, ist das Eingangssignal D getaktet. Dies bedeutet, dass das Eingangssignal D während der Vorladungsphase des Takts niedrig ist. Hierdurch ist der N-Kanal-MOSFET 127 während dieses Intervalls gesperrt. Das Sperren des N-Kanal-MOSFETs 127 verhindert einen Entladungsweg vom Vorladungsknoten 110 zur Masse. Dies ist während der Vorladungsphase erforderlich, damit der Vorladungs-P-Kanal-MOSFET 101 den Knoten 110 vorladen kann. Während der Beurteilungsphase des Takts kann das Eingangssignal D niedrig bleiben oder auf den hohen Pegel wechseln. Falls das Eingangssignal D niedrig bleibt, ist die Ladungsteilung im schlimmsten Fall möglich. Der P-Kanal-MOSFET 150 bleibt jedoch durchgeschaltet und führt dem Zwischenknoten 122 Ladung zu. Hierdurch wird der Spannungsabfall am Vorladungsknoten 110 infolge der Ladungsteilung verringert. Falls das Eingangssignal D auf den hohen Pegel schaltet, wird alternativ der N-Kanal-MOSFET 127 durchgeschaltet und der P-Kanal-MOSFET 150 gesperrt. Demgemäß wird dem Zwischenknoten 122 zu der Zeit, zu der es möglich ist, dass die Logikbedingung des Logikblocks 120 erfüllt ist und der Vorladungsknoten 110 zu entladen ist, keine zusätzliche Ladung zugeführt.
3 zeigt die Anwendung dieser Erfindung auf eine Doppelschienen-Eingangs- und Ausgangslogikschaltung. Ein Dominologik-UND-Gatter 300 empfängt sowohl die wahren Eingangssignale A, B, C und D als auch ihre Umkehrungen A, B, C und D. Das Dominologik-UND-Gatter 300 erzeugt ein wahres Ausgangssignal (AUSGABE) und seine Umkehrung AUSGABE. Das Dominologik-UND-Gatter 300 weist einen anderen Vorladungsknoten 210 auf, der während der Vorladungsphase des Takts durch einen P-Kanal-MOSFET 201 vorgeladen wird. Die Spannung an diesem Vorladungsknoten 210 wird durch einen Inverter 205 erfasst, der einen Erhaltungs-P-Kanal-MOSFET 207 aufweist. Der Inverter 205 erzeugt das inverse Ausgangssignal AUSGABE. Das Dominologik-UND-Gatter 300 weist N-Kanal-MOSFETs 221, 223, 225 und 227 mit bedingter Entladung auf. Jeder von diesen empfängt ein entsprechendes inverses Eingangssignal A, B, C oder D und weist einen Source-Drain-Weg auf, der zwischen den Vorladungsknoten 210 und die Source-Elektrode des N-Kanal-MOSFETs 103 geschaltet ist. Falls eines der inversen Eingangssignale A, B, C oder D hoch ist, wodurch angegeben wird, dass nicht alle Eingangssignale niedrig sind, wird der Vorladungsknoten 210 entladen und geht das inverse Ausgangssignal AUSGABE auf den hohen Pegel. Die über Kreuz geschalteten P-Kanal-MOSFETs 211 und 213 überprüfen den ersten Vorladungsknoten, um ein Entladen und ein Durchschalten auszuführen, um den anderen Vorladungsknoten hoch zu halten. Es sei bemerkt, dass ein zusätzlicher Vorladungs-P-Kanal-MOSFET nur auf der Wahr-Seite des Dominologik-UND-Gatters 300 erforderlich ist, weil es sich hierbei um eine UND-Funktion handelt. Es geschieht keine Ladungsteilung in Bezug auf den Vorladungsknoten 210, und zwar unabhängig vom Zustand der Eingänge. Falls das Gatter konstruiert wäre, um eine ODER-Funktion auszuführen, wären die seriellen N-Kanal-MOSFETs auf der Invers-Seite der Gatter. In diesem Fall würde der durch ein Eingangssignal geschaltete zusätzliche Vorladungs-P-Kanal-MOSFET am besten auf der Invers-Seite des Gatters verwendet werden. Wie im vorstehend erwähnten Fall von 1 ist der P-Kanal-MOSFET 114 zum Vorladen eines zusätzlichen Knotens optional und ist möglicherweise nicht in allen Entwürfen erforderlich.
4 zeigt ein Dominologik-UND-Gatter 400 mit fünf Eingängen. Das Dominologik-UND-Gatter 400 weist einen zusätzlichen seriell geschalteten N-Kanal-MOSFET 129 auf. Die Gate-Elektrode des N-Kanal-MOSFETs 129 empfängt das fünfte Eingangssignal E. Das Dominologik-UND-Gatter 400 weist noch einen anderen Vorladungs-P-Kanal-MOSFET 155 auf. Der zusätzliche Vorladungs-P-Kanal-MOSFET 155 lädt den Zwischenknoten 122 vor, wenn das Eingangssignal E niedrig ist. Unter dieser Bedingung sperrt der N-Kanal-MOSFET 129, wodurch die Ladungsteilung im schlimmsten Fall möglich wird. Es sei bemerkt, dass die längere serielle Kette zusätzliche potentielle interne parasitäre Kapazitäten bereitstellt, welche Ladung mit dem Vorladungsknoten 110 teilen können. Die beiden P-Kanal-MOSFETs laden den Zwischenknoten 122 vor, wenn entweder das Eingangssignal D oder das Eingangssignal E niedrig ist. Wenn sowohl das Eingangssignal D als auch das Eingangssignal E hoch sind, sperren beide P-Kanal-MOSFETs 150 und 155. Demgemäß wird dem Zwischenknoten unter Bedingungen, die mit der Erfüllung der Logikblockbedingung konsistent sind, welche ein Entladen des Vorladungsknotens 110 fordert, keine Ladung zugeführt. Wie im vorstehend erwähnten Fall von 1 ist der P-Kanal-MOSFET 114 zum Vorladen eines zusätzlichen Knotens optional und ist möglicherweise nicht in allen Entwürfen notwendig.
5 zeigt eine Dominologik-UND-Schaltung 500 gemäß einer anderen alternativen Ausführungsform. Wie im Fall des Dominologik-UND-Gatters 400 ist das Dominologik-UND-Gatter 500 ein UND-Gatter mit fünf Eingängen. Das Dominologik-Gatter 500 ähnelt abgesehen davon dem Dominologik-Gatter 400, dass ein P-Kanal-MOSFET 157 an Stelle des Zwischenknotens 122 einen Zwischenknoten 128 vorlädt. Die Auswahl, welcher Zwischenknoten über ein eingangsgeschaltetes Signal gemäß dieser Erfindung vorzuladen ist, ist eine Entwurfswahl. Es gibt einen allgemeinen Kompromiss zwischen der Rauschunempfindlichkeit und der Geschwindigkeit bei der Auswahl davon, welcher Zwischenknoten mit einem eingangsgeschalteten P-Kanal-MOSFET vorzuladen ist. Die größte Rauschunempfindlichkeit für die Ladungsteilung wird durch Vorladen eines Zwischenknotens erreicht, der dem Vorladungsknoten näher liegt. Falls die Logikbedingung jedoch erfüllt ist und der Vorladungsknoten zu entladen ist, befindet sich diese hinzugefügte Ladung weiter weg von der Masse. Die Ladung muss eine größere Anzahl von Source-Drain-Kanälen durchlaufen und wird demgemäß verlangsamt. Das Vorladen eines Zwischenknotens in der Nähe der Masse in der seriellen Kette ermöglicht keine so große Verringerung der Ladungsteilung. Diese hinzugefügte Ladung liegt jedoch näher bei der Masse und muss durch weniger Source-Drain-Kanäle fließen, um entladen zu werden. Demgemäß ermöglicht das Vorladen eines Zwischenknotens, der näher am geerdeten Ende der seriellen Kette liegt, einen schnelleren Betrieb. Der spezielle Zwischenknoten, der ausgewählt wird, um dieses zusätzliche Vorladen zu empfangen, wird dementsprechend in Abhängigkeit davon festgelegt, ob die Rauschunempfindlichkeit oder die Arbeitsgeschwindigkeit das primäre Entwurfsziel ist. Es sei bemerkt, dass es, wie in den 4 und 5 dargestellt ist, möglich ist, dass mehr als eine Vorladungsvorrichtung denselben Zwischenknoten vorlädt, es können jedoch zwei dieser zusätzlichen Vorladungsvorrichtungen verschiedene Knoten vorladen.
Diese Erfindung bietet einen zusätzlichen Vorteil, der nicht unmittelbar offensichtlich ist. Bei heutigen Logikschaltungsentwürfen, wie Mikroprozessoren und digitalen Signalprozessoren, erfordert das Verteilen des Taktsignals an alle Teile der integrierten Schaltung eine sorgfältige Planung und spezialisierte Techniken. Diese Entwürfe erfordern häufig sorgfältig abgeglichene Taktverteilungsbäume. Diese Anforderung der Taktverteilung über die integrierte Schaltung ist bei der Dominologik, die sehr von dem Taktsignal abhängt, besonders wichtig. Diese Erfindung ermöglicht das Ersetzen des taktgesteuerten Vorladens des Zwischenknotens durch ein durch ein Eingangssignal geschaltetes Vorladen des Zwischenknotens. Durch dieses Ersetzen wird die Belastung des Taktsignals verringert. Diese Verringerung der Taktbelastung würde weniger Treiberschaltungen innerhalb des Taktverteilungsbaums ermöglichen. Dies führt zur Verringerung des Leistungsverbrauchs und der Fläche der integrierten Schaltung. Die so freigesetzten Ressourcen könnten in verwendbaren Schaltungen verwendet werden, oder sie könnten zur Verringerung des gesamten Leistungsverbrauchs oder der Gesamtkosten der integrierten Schaltung beitragen.

Claims

Dominologikschaltung mit: einem Vorladungsknoten (110), einer ersten Vorladungsvorrichtung (101), die während einer Vorladungsphase eines Taktsignals den Vorladungsknoten (110) mit einer ersten vorgegebenen Spannungsquelle (V_DD) verbindet, wodurch der Vorladungsknoten (110) vorgeladen wird, einem Logikblock (120), der mehrere Eingangssignale (A, B, C, D) empfängt und zwischen dem Vorladungsknoten (110) und einer zweiten vorgegebenen Spannungsquelle (GND) mit einer anderen Spannung als die erste vorgegebene Spannungsquelle (V_DD) angeordnet ist, wobei der Logikblock (120) einen Leitungsweg zwischen dem Vorladungsknoten (110) und der zweiten vorgegebenen Spannungsquelle (GND) bildet, wodurch der Vorladungsknoten (110) entladen wird, wenn die mehreren Eingangssignale (A, B, C, D) eine vorgegebene logische Bedingung erfüllen, wobei der Logikblock (120) mehrere Logikvorrichtungen (121, 123, 125, 127) aufweist, die in mindestens einer seriellen Kette angeordnet sind, wodurch mindestens ein Zwischenknoten (122, 124, 126) zwischen benachbarten Logikvorrichtungen (121, 123, 125, 127) definiert ist, wobei jede Logikvorrichtung (121, 123, 125, 127) ein entsprechendes Eingangssignal (A, B, C, D) empfängt, welches steuert, ob die Logikvorrichtung (121, 123, 125, 127) leitet oder nicht leitet, wobei die mindestens eine serielle Kette von Logikvorrichtungen dadurch den Vorladungsknoten entlädt, falls die Eingangssignale (A, B, C, D) bewirken, dass alle entsprechenden Logikvorrichtungen (121, 123, 125, 127) in der mindestens einen seriellen Kette während einer Beurteilungsphase des Taktsignals leiten, einer zweiten Vorladungsvorrichtung (114), die, wenn ein vorgegebenes der mehreren Eingangssignale (D) eine entsprechende Logikvorrichtung (127) in der mindestens einen seriellen Kette steuert, so dass sie nicht leitend ist, einen vorgegebenen Zwischenknoten (122) mit der ersten vorgegebenen Spannungsquelle (V_DD) verbindet, wodurch der vorgegebene Zwischenknoten (122) vorgeladen wird, einer dritten Vorladungsvorrichtung (150), die während der Vorladungsphase des Taktsignals den vorgegebenen Zwischenknoten (122) mit der ersten vorgegebenen Spannungsquelle (V_DD) verbindet, wodurch der vorgegebene Zwischenknoten, unabhängig von der zweiten Vorladungsvorrichtung (114), vorgeladen wird, und einer Feststellungsschaltung (105, 107) zum Feststellen einer Spannung an dem Vorladungsknoten (110) und zum Bilden verschiedener Logikausgaben, abhängig davon, ob der Vorladungsknoten (110) vorgeladen oder entladen ist.
Dominologikschaltung nach Anspruch 1, welche weiter aufweist: eine vierte Vorladungsvorrichtung (155), die, wenn ein zweites vorgegebenes der mehreren Eingangssignale (E), das von dem vorgegebenen der mehreren Eingangssignale (D) verschieden ist, eine entsprechende Logikvorrichtung (129) steuert, so dass sie nicht leitend ist, den vorgegebenen Zwischenknoten (122) mit der ersten vorgegebenen Spannungsquelle (V_DD) verbindet, wodurch der vorgegebene Zwischenknoten (122), unabhängig von der zweiten Vorladungsvorrichtung (114), vorgeladen wird.
Dominologikschaltung nach Anspruch 1, welche weiter aufweist: die mindestens eine serielle Kette, die mindestens drei Logikvorrichtungen (121, 123, 125, 127, 129) enthält, welche mindestens zwei Zwischenknoten (122, 124, 126, 128) definieren, und eine vierte Vorladungsvorrichtung (157), die, wenn ein zweites vorgegebenes der mehreren Eingangssignale (E), das von dem vorgegebenen der mehreren Eingangssignale (D) verschieden ist, eine entsprechende Logikvorrichtung (129) steuert, so dass sie nicht leitend ist, einen zweiten vorgegebenen Zwischenknoten (128), der von dem vorgegebenen Zwischenknoten (122) verschieden ist, mit der ersten vorgegebenen Spannungsquelle (V_DD) verbindet, wodurch der zweite vorgegebene Zwischenknoten (128), unabhängig von der zweiten Vorladungsvorrichtung (114), vorgeladen wird.
Dominologikschaltung nach Anspruch 1, wobei: das vorgegebene der mehreren Eingangssignale (D Getaktet) optional die entsprechende Logikvorrichtung (127) in der mindestens einen seriellen Kette steuert, so dass sie während der Vorladungsphase nicht leitend ist, wodurch die zweite Vorladungsvorrichtung (150) während der Vorladungsphase immer den Vorladungsknoten (110) vorlädt.