KR101997623B1 - 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 복수의 서브 어레이들을 포함하는 메모리 셀 어레이; 외부로부터 행 어드레스 및 열 어드레스를 수신하는 어드레스 버퍼; 어드레스 버퍼로부터 열 어드레스를 수신하고, 복수의 서브 어레이들 각각에서 서로 다른 오프셋들을 적용하여 복수의 열 선택 라인들 중 수신된 열 어드레스에 대응되는 열 선택 라인들을 선택하는 열 디코더를 포함하고, 선택된 열 선택 라인들은 서로 다른 오프셋들에 따라 복수의 서브 어레이들 상에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응된다.

Description

메모리 장치 및 그것을 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로 더욱 상세하게는 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
최근 반도체 공정이 미세화됨에 따라 반도체 메모리 소자의 크기가 작아지고 있다. 반도체 소자가 작아질 경우, 반도체 메모리 셀에 저장된 데이터가 소실되거나, 오류를 일으킬 가능성이 높아진다. 이러한 데이터 오류를 복구하기 위하여 별도의 ECC(Error Correcting Code)를 통해 데이터를 복구하는 방법이 사용되고 있다. 그러나, 상술된 방법을 기반으로 일정 수준의 데이터 오류는 복구될 수 있으나, 일정 수준 이상의 멀티 비트 에러가 발생할 경우, 과도한 복구 비용이 발생하거나 데이터의 복구가 불가능할 수 있다.
본 발명의 목적은 하나의 열 어들레스에 대하여 복수의 서브 어레이들 간, 복수의 메모리 칩들 간, 및 복수의 메모리 모듈들 간 서로 다른 물리적 위치를 갖는 비트 라인들을 선택하여 멀티 비트 오류를 방지하는 메모리 장치 및 그 것을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 서브 어레이들을 포함하는 메모리 셀 어레이; 외부로부터 행 어드레스 및 열 어드레스를 수신하는 어드레스 버퍼; 상기 어드레스 버퍼로부터 상기 열 어드레스를 수신하고, 상기 복수의 서브 어레이들 각각에서 서로 다른 오프셋들을 적용하여 복수의 열 선택 라인들 중 상기 수신된 열 어드레스에 대응되는 열 선택 라인들을 선택하는 열 디코더를 포함하고, 상기 선택된 열 선택 라인들은 상기 서로 다른 오프셋들에 따라 상기 복수의 서브 어레이들 상에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응된다.
실시 예로서, 상기 열 디코더는 테스트 신호를 수신하고, 상기 수신된 테스트 신호를 기반으로 동작한다.
실시 예로서, 상기 테스트 신호가 테스트 모드를 가리키는 경우, 상기 열 디코더는 상기 복수의 서브 어레이들 상에서 서로 동일한 물리적 위치를 갖는 비트 라인들과 대응되는 열 선택 라인들을 선택한다.
실시 예로서, 상기 메모리 셀 어레이는 복수의 로직 회로들을 더 포함하고, 상기 복수의 서브 어레이들 각각은 상기 복수의 로직 회로들의 사이에 배치된다.
실시 예로서, 상기 복수의 서브 어레이들 각각은 적어도 하나 이상의 데이터 라인을 통해 데이터를 출력한다.
실시 예로서, 상기 서로 다른 오프셋들은 상기 복수의 서브 어레이들에 대하여 순차적으로 증가한다.
실시 예로서, 상기 서로 다른 오프셋들은 상기 복수의 서브 어레이들에 대하여 임의로 설정된다.
실시 예로서, 상기 서로 다른 오프셋들의 정보를 포함하는 저장 회로를 더 포함하고, 상기 열 디코더는 상기 저장 회로에 저장된 서로 다른 오프셋들의 정보에 따라 상기 복수의 서브 어레이들 상에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 열 선택 라인들을 선택한다.
실시 예로서, 상기 서로 다른 오프셋 정보들은 상기 메모리 장치의 부팅 동작시 외부 장치로부터 상기 저장 회로로 제공된다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 복수의 메모리 칩들을 각각 포함하는 복수의 메모리 모듈들; 및 복수의 채널들을 통해 상기 복수의 메모리 모듈들을 각각 제어하는 메모리 컨트롤러를 포함하고, 상기 복수의 메모리 칩들은 각각 상기 메모리 컨트롤러로부터 어드레스를 수신하고, 오프셋들을 기반으로 상기 수신된 어드레스에 대응되는 열 선택 라인들을 선택하고, 상기 오프셋들에 따라 선택된 열 선택 라인들은 상기 복수의 메모리 칩들에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되고, 상기 복수의 메모리 칩들 각각에 대하여 오프셋들은 서로 다른 값을 갖는다.
실시 예로서, 상기 메모리 컨트롤러는 상기 오프셋들을 조절한다.
실시 예로서, 상기 복수의 메모리 칩들 각각은 상기 오프셋들의 정보를 포함하는 저장 회로를 더 포함하고, 상기 복수의 메모리 칩들은 상기 오프셋들을 기반으로 상기 열 선택 라인들을 선택한다.
실시 예로서, 상기 메모리 시스템의 부팅 동작시, 상기 메모리 컨트롤러는 상기 제 1 오프셋들의 정보를 상기 저장 회로로 전송한다.
실시 예로서, 상기 복수의 메모리 모듈들은 각각 레지스터 칩을 더 포함하고, 상기 레지스터 칩은 상기 저장 회로에 포함된 상기 오프셋들을 조절한다.
실시 예로서, 상기 복수의 메모리 칩들은 각각 복수의 서브 어레이들을 포함하는 메모리 셀들을 포함하고, 상기 복수의 서브 어레이들은 각각 서로 다른 오프셋들을 갖는다.
본 발명에 따르면, 메모리 셀 어레이에 포함된 복수의 서브 어레이들 각각에 대하여 서로 다른 물리적 위치를 갖는 비트 라인들이 활성화된다. 따라서, 동일한 물리적 위치에 반복적으로 발생하는 메모리 셀의 오류에 대비할 수 있으므로, 향상된 신뢰성 및 성능을 갖는 메모리 장치 및 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 상세하게 보여주는 도면이다.
도 3은 도 1에 도시된 열 디코더의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 5 및 도 6은 도 4에 도시된 스크램블 로직의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 8은 도 7에 도시된 스크램블 로직 유닛을 보여주는 도면이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 모듈을 보여주는 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 13은 본 발명의 적용 예에 따른 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명에 따른 메모리 장치 및 메모리 시스템은 복수의 모듈들, 복수의 메모리 칩들, 및 복수의 서브 어레이들 각각에 서로 다른 오프셋을 적용하여 열 선택 라인들을 선택한다. 따라서, 하나의 열 어드레스에 대하여 서로 동일한 물리적 위치를 갖는 비트 라인이 함께 선택되지 않음으로써 데이터의 신뢰도를 향상시킬 수 있다. 따라서, 향상된 신뢰성 및 성능을 갖는 메모리 장치 및 그것을 포함하는 메모리 시스템이 제공된다.
간결한 설명을 위하여, 이하에서 메모리 장치는 DRAM을 기반으로 설명된다. 또한, 메모리 셀 어레이는 제 0 내지 제 7 서브 어레이들을 포함하는 것으로 가정한다. 또한, 제 0 내지 제 7 서브 어레이들 각각은 제 0 내지 제 7 데이터 라인들과 대응되는 것으로 가정한다. 또한, 열 어드레스는 제 0 내지 제 127 열 선택 라인들 중 어느 하나와 대응되는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1은 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(10)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로 메모리 장치(10)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등과 같은 랜덤 액세스 메모리 장치로 제공될 수 있다. 메모리 장치(10)는 외부로부터 수신된 어드레스(ADDR) 및 제어 신호들(RAS, CAS)에 응답하여, 데이터 라인들(DQ_0~DQ_7)을 통해 데이터를 출력할 수 있다. 메모리 장치(10)는 어드레스 버퍼(11, Address Buffer), 메모리 셀 어레이(12, Memory Cell Array), 행 디코더(13, Row Decoder), 열 디코더(14, Column Decoder), 감지 증폭기(15, Sense Amp), 및 입출력 버퍼(16, I/O Buffer)를 포함한다.
어드레스 버퍼(11)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(12)의 행을 가리키는 행 어드레스(ADDR_row) 및 메모리 셀 어레이(12)의 열을 가리키는 열 어드레스(ADDR_col)를 포함할 수 있다. 어드레스 버퍼(11)는 행 어드레스(ADDR_row)를 행 디코더(13)로 전송할 수 있다. 어드레스 버퍼(11)는 열 어드레스(ADDR_col)를 열 디코더(14)로 전송할 수 있다.
메모리 셀 어레이(12)는 복수의 서브 어레이들을 포함한다. 복수의 서브 어레이들 각각은 적어도 하나의 데이터 라인과 대응된다. 메모리 셀 어레이(12)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 트랜지스터 및 캐패시터로 구성될 수 있다. 복수의 메모리 셀들 각각은 복수의 워드 라인 및 복수의 비트 라인들이 교차하는 지점에 위치할 수 있다. 복수의 메모리 셀들은 복수의 워드 라인들 및 복수의 비트 라인들과 연결된다. 복수의 메모리 셀들 각각은 매트릭스(matrix) 형태로 제공될 수 있다. 복수의 워드 라인들은 메모리 셀 어레이(12)의 메모리 셀들의 행들과 연결될 수 있다. 복수의 비트 라인들은 메모리 셀 어레이(12)의 메모리 셀들의 열들과 연결될 수 있다.
행 디코더(13)는 메모리 셀 어레이(12)와 연결된 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 예를 들어, 행 디코더(13)는 어드레스 버퍼(11)로부터 행 어드레스(ADDR_row)을 수신할 수 있다. 행 디코더(13)는 복수의 워드 라인들 중 수신된 행 어드레스(ADDR_row)에 대응되는 어느 하나의 워드 라인을 선택할 수 있다. 행 디코더(13)는 제어 신호(RAS)에 응답하여, 선택된 워드 라인을 활성화시킬 수 있다.
열 디코더(14)는 메모리 셀 어레이(12)와 연결된 복수의 비트 라인들 중 어느 하나를 선택할 수 있다. 예를 들어, 열 디코더(14)는 어드레스 버퍼(11)로부터 열 어드레스(ADDR_row)을 수신할 수 있다. 열 디코더(14)는 복수의 비트 라인들 중 수신된 열 어드레스(ADDR_col)에 대응되는 어느 하나의 비트 라인을 선택할 수 있다. 열 디코더(14)는 제어 신호(CAS)에 응답하여, 선택된 비트 라인을 활성화할 수 있다.
감지 증폭기(15)는 메모리 셀 어레이(12)와 연결된 복수의 비트 라인들과 연결된다. 감지 증폭기(15)는 복수의 비트 라인들 중 활성화된 비트 라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 입출력 버퍼(16)는 감지 증폭기(15)로부터 증폭된 전압을 기반으로 데이터 라인들(DQ_0~DQ_7)을 통해 데이터를 외부 장치로 출력할 수 있다.
도 2는 도 1의 메모리 셀 어레이를 상세하게 보여주는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(12)는 복수의 서브 어레이들(SUB_0~SUB_7) 및 복수의 로직 회로들(LC_0~LC_8)을 포함한다. 복수의 서브 어레이들(SUB_0~SUB_7)은 복수의 메모리 셀들을 포함한다. 복수의 서브 어레이들(SUB_0~SUB_7)은 각각 적어도 하나의 데이터 라인과 대응된다. 예를 들어, 복수의 서브 어레이들(SUB_0~SUB_7) 각각이 서로 다른 하나의 데이터 라인(DQ)과 대응된 경우, 메모리 장치(10)는 하나의 어드레스에 대하여 제 0 내지 제 7 데이터 라인들(DQ_0~DQ_7)을 통해 데이터를 출력할 것이다.
복수의 로직 회로들(LC_0~LC_8)은 복수의 서브 어레이들(SUB_0~SUB_7)에 연결된 서브 워드 라인들을 구동하는 워드 라인 드라이브 회로들일 수 있다. 예를 들어, 복수의 서브 어레이들(SUB_0~SUB_7)은 각각 복수의 서브 워드 라인들과 연결될 수 있다. 복수의 로직 회로들(LC_0~LC_8)은 행 디코더(13)에 의해 활성화된 워드 라인과 대응되는 서브 워드 라인을 활성화할 수 있다.
복수의 서브 어레이들(SUB_0~SUB_7)은 각각 에지 영역들(EDGE)을 포함할 수 있다. 에지 영역(EDGE)은 로직 회로와 인접한 서브 어레이 영역의 일부를 가리킨다. 복수의 서브 어레이들(SUB_0~SUB_7) 각각은 복수의 로직 회로들(LC_0~LC_8)의 사이에 배치될 것이다. 예를 들어, 제 0 및 제 1 로직 회로들(LC_0, LC_1) 사이에 제 0 서브 어레이(SUB_0)가 배치될 수 있다. 제 1 및 제 2 로직 회로들(LC_1, LC_2) 사이에 제 1 서브 어레이(SUB_1)가 배치될 수 있다. 로직 회로와 서브 어레이는 서로 물리적인 구조가 서로 다르기 때문에, 공정상의 문제(예를 들어, 서브 어레이 및 로직 회로의 단차로 인한 리소그래피 문제)로 인하여 에지 영역들(EDGE)에 배치된 메모리 셀들에서 오류가 발생할 수 있다. 예시적으로, 복수의 서브 어레이들(SUB_0~SUB_7)의 에지 영역들(EDGE)에서 반복적인 형태의 오류가 발생할 수 있다.
도 3은 도 1의 열 디코더의 동작을 설명하기 위한 도면이다. 도 3을 참조하면, 열 디코더(14)는 수신된 열 어드레스(ADDR_col)에 응답하여, 열 선택 라인들(CSL; column select line)을 선택할 수 있다. 하나의 열 선택 라인은 복수의 서브 어레이들(SUB_0~SUB_n) 각각의 복수의 비트 라인들 중 어느 하나와 대응할 수 있다. 열 디코더(14)는 하나의 열 어드레스에 대하여 복수의 서브 어레이들(SUB_0~SUB_7) 각각에서 하나의 열 선택 라인을 선택할 것이다. 예를 들어, 열 디코더(14)는 제 0 열 어드레스(#00)를 수신하고, 수신된 제 0 열 어드레스(#00)에 대응하는 제 0 열 선택 라인들(CSL_000, 도 3의 점선)을 선택할 수 있다. 선택된 제 0 열 선택 라인들(CSL_000)은 복수의 서브 어레이들(SUB_1~SUB_n) 각각에 포함된 복수의 비트 라인들 중 제 0 비트 라인들(미도시)을 활성화시키는 라인일 수 있다. 예시적으로, 제 0 비트 라인들은 복수의 서브 어레이들(SUB_1~SUB_n)에 대하여 각각 동일한 물리적 위치를 갖는 비트 라인들일 수 있다. 물리적 위치는 비트 라인의 서브 어레이 상에서의 위치를 가리킨다. 예시적으로, 제 0 비트 라인들은 에지 영역들(EDGE)에 배치된 비트 라인들일 수 있다.
도 2를 참조하여 설명된 바와 같이, 복수의 서브 어레이들의 에지 영역들(EDGE)에 배치된 메모리 셀들은 오류를 포함할 수 있다. 만약, 특정 열 어드레스(예를 들어, #00, #3F 등)와 대응되는 비트 라인들이 에지 영역들(EDGE)에 배치되고, 이 비트 라인들이 활성화된다면, 복수의 서브 어레이들(SUB_0~SUB_7)로부터 출력되는 데이터는 멀티 비트 에러(multi-bit error)를 포함하게 될 것이다. 이 경우, 출력된 데이터의 복구가 불가능할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 메모리 장치(100)는 어드레스 버퍼(110), 메모리 셀 어레이(120), 행 디코더(130), 열 디코더(140), 감지 증폭기(150), 입출력 버퍼(160), 및 저장 회로(170)을 포함한다. 열 디코더(140)는 스크램블 로직(141)을 포함한다. 도 3의 어드레스 버퍼(110), 메모리 셀 어레이(120), 행 디코더(130), 감지 증폭기(150), 및 입출력 버퍼(160)는 도 1을 참조하여 설명되었으므로 이에 대한 설명은 생략된다. 도 3의 메모리 장치(100)는 도 1의 메모리 장치(10)와 달리 스크램블 로직(141) 및 저장 회로(170)를 더 포함한다. 이하에서, 도 3의 메모리 장치(100) 및 도 1의 메모리 장치(10)의 차이점이 중점적으로 설명된다.
스크램블 로직(141)은 어드레스 버퍼(110)로부터 열 어드레스(ADDR_col)를 수신할 수 있다. 스크램블 로직(141)은 수신된 열 어드레스(ADDR_col)에 대응하는 열 선택 라인들(CSL)을 선택할 수 있다. 이 때, 선택된 열 선택 라인들 각각은 복수의 서브 어레이들(SUB_0~SUB_7)에서 서로 다른 물리적 위치를 가질 것이다. 물리적 위치는 서브 어레이 상에서의 물리적인 위치를 가리킨다. 선택된 열 선택 라인들 각각은 복수의 서브 어레이들(SUB_0~SUB_7)에 대하여 서로 다른 오프셋(offset)을 갖는다. 예시적으로 오프셋(offset)은 복수의 서브 어레이들(SUB_0~SUB_7) 각각에서 활성화된 비트 라인들 간 물리적 위치의 차이를 가리킨다. 스크램블 로직(141)의 동작은 도 5 및 도 6을 참조하여 더욱 상세하게 설명된다.
저장 회로(170)는 스크램블 로직(141)에서 사용되는 오프셋 정보들을 저장할 수 있다. 예를 들어, 저장 회로(130)는 복수의 서브 어레이들(SUB_0~SUB_7) 각각에 대응되는 오프셋들의 정보를 포함할 수 있다. 예시적으로, 저장 회로(170)에 포함된 오프셋들의 정보는 외부 장치(예를 들어, 메모리 컨트롤러, 중앙 처리 장치, 호스트 등)에 의해 재설정될 수 있다.
예시적으로, 스크램블 로직(141)은 복수의 서브 어레이들(SUB_0~SUB_7) 각각에 대하여 미리 결정된 오프셋들을 기반으로 동작할 수 있다. 즉, 스크램블 로직(141)은 미리 결정된 복수의 서브 어레이들(SUB_0~SUB_7) 각각에 대하여 미리 결정된 오프셋 값이 적용되도록 하드웨어로 구성될 수 있다.
도 5 및 도 6은 도 4에 도시된 스크램블 로직의 동작을 설명하기 위한 도면들이다. 예시적으로, 도 5 및 도 6을 참조하여, 메모리 장치(100)가 제 0 열 어드레스(#00)를 수신한 경우의 스크램블 로직의 동작이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제 0 열 어드레스(#00) 이외의 어드레스들(#01~#3F)에 대하여 스크램블 로직은 동일한 동작을 수행할 수 있다. 또한, 도 5 및 도 6에 도시되지 않은 다른 서브 어레이들(SUB_4~SUB_7)에 대하여 스크램블 로직(141)은 서로 다른 오프셋을 사용하여 열 선택 라인을 선택할 수 있을 것이다.
먼저 도 5를 참조하면, 스크램블 로직(141)은 제 0 열 어드레스(#00)를 수신할 수 있다. 스크램블 로직(141)은 제 0 서브 어레이(SUB_0)에 대하여 제 0 열 어드레스(#00)와 대응되는 제 0 열 선택 라인(CSL_000)을 선택할 수 있다. 스크램블 로직(141)은 제 1 서브 어레이(SUB_1)에 대하여 제 0 열 선택 라인(CSL_000)에 제 1 오프셋(offset_1)만큼 차이를 갖는 제 1 열 선택 라인(CSL_001)을 선택할 수 있다. 다시 말해서, 스크램블 로직(141)은 제 0 열 어드레스(#00)에 응답하여, 제 0 및 제 1 서브 어레이들(SUB_0, SUB_1) 각각에 대하여 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 제 0 및 제 1 열 선택 라인들(CSL_000, CSL_001)을 선택할 수 있다. 이 때, 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 열 선택 라인을 선택하기 위하여 스크램블 로직(141)은 제 1 서브 어레이(SUB_1)의 열 선택 라인의 선택시 제 1 오프셋(offset_1)을 적용할 것이다.
다음으로 도 6을 참조하면, 스크램블 로직(141)은 제 0 열 어드레스(#00)를 수신할 수 있다. 스크램블 로직(141)은 제 2 서브 어레이(SUB_2)에서 제 0 열 선택 라인(CSL_000)과 제 2 오프셋(offset_2)의 차이를 갖는 제 2 열 선택 라인(CSL_002)를 선택할 수 있다. 다시 말해서, 스크램블 로직(120)은 제 0 열 어드레스(#00)에 응답하여, 제 0 및 제 2 서브 어레이들(SUB_0, SUB_2) 각각에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 제 0 및 제 2 열 선택 라인들(CSL_000, CSL_002)을 선택할 수 있다. 이 때, 스크램블 로직(120)은 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 열 선택 라인을 선택하기 위하여 제 2 서브 어레이(SUB_2)의 열 선택 라인의 선택시 제 2 오프셋(offset_2)을 적용할 것이다. 이와 마찬가지로, 스크램블 로직(141)은 제 3 서브 어레이(SUB_3)에서 제 0 열 선택 라인(CSL_000)과 제 3 오프셋(offset_3)만큼의 차이를 갖는 제 3 열 선택 라인(CSL_003)을 선택할 수 있다.
비록 도면에 도시되지는 않았지만, 스크램블 로직(141)은 제 3 내지 제 7 서브 어레이들(SUB_3~SUB_7) 각각에 대하여 각각 서로 다른 오프셋들(offset)을 적용하여 열 선택 라인들을 선택할 것이다. 선택된 열 선택 라인들 각각은 복수의 서브 어레이들(SUB_0~SUB_7)에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응될 것이다.
예시적으로, 도 5 및 도 6에 도시된 제 1 내지 제 3 오프셋들(offset_1~offset_3)은 순차적으로 증가하는 값들을 갖는다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 서브 어레이들(SUB_0~SUB_7)에 대응되는 복수의 오프셋들(offset)은 랜덤하게 설정될 수 있다. 또는 복수의 서브 어레이들(SUB_0~SUB_7)에 대응되는 복수의 오프셋들(offset)은 각각 서로 다른 값들을 가질 수 있다.
도 3, 도 5, 및 도 6을 다시 비교하면, 도 3을 참조하여 설명된 동작의 경우 수신된 열 어드레스(ADDR_col)에 따라 선택된 열 선택 라인들과 대응되는 비트 라인들은 복수의 서브 어레이들(SUB_0~SUB_7) 상에서 동일한 물리적 위치를 갖는다. 그러나, 도 5 및 도 6을 참조하여 설명된 동작의 경우 수신된 열 어드레스(ADDR_col)에 따라 선택된 열 선택 라인들과 대응되는 비트 라인들은 각각 복수의 서브 어레이들(SUB_0~SUB_7) 상에서 서로 다른 물리적 위치를 갖는다. 즉, 도 4 내지 도 6을 참조하여 설명된 본 발명의 실시 예에 따른 메모리 장치(100)는 동일한 물리적 위치를 갖는 비트 라인들(예를 들어, 에지 영역(EDGE)에 배치된 비트 라인들)을 함께 활성화하지 않을 것이다.
상술된 본 발명의 실시 예에 따르면, 복수의 서브 어레이들의 에지 영역들에 배치된 비트 라인들이 함께 활성화되지 않기 때문에, 에지 영역(EDGE)에서 반복적인 오류가 발생한 경우에도 메모리 장치(100)로부터 출력되는 데이터는 멀티 비트 에러를 포함하지 않을 것이다. 또한, 데이터의 에러 검출 및 복구 동작이 최소화되기 때문에 향상된 성능을 갖는 메모리 장치가 제공된다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 7을 참조하면, 메모리 장치(200)는 어드레스 버퍼(210), 메모리 셀 어레이(220), 행 디코더(230), 열 디코더(240), 감지 증폭기(250), 입출력 버퍼(260), 및 저장 회로(270)를 포함한다. 열 디코더(240)은 스크램블 로직(241)을 포함한다. 도 5의 메모리 장치(200)는 도 3의 메모리 장치(100)와 달리 테스트 신호(TST_EN)를 수신하고, 수신된 테스트 신호(TST_EN)를 기반으로 동작할 수 있다. 이하에서, 도 5의 메모리 장치(200) 및 도 3의 메모리 장치(100)의 차이점이 중점적으로 설명된다.
스크램블 로직(241)은 외부 장치(미도시)로부터 테스트 신호(TST_EN)를 수신할 수 있다. 스크램블 로직(241)은 수신된 테스트 신호(TST_EN)에 응답하여 동작할 수 있다. 테스트 신호(TST_EN)는 메모리 장치(200)의 테스트 동작 정보를 가리키는 신호이다. 예를 들어, 메모리 장치(200)가 테스트 동작을 수행하는 경우, 테스트 신호(TST_EN)는 로직 하이가 될 수 있다. 이 경우, 스크램블 로직(241)은 도 3을 참조하여 설명된 동작 방법을 기반으로 열 선택 라인을 선택할 것이다. 다시 말해서, 스크램블 로직(241)은 복수의 서브 어레이들(SUB_0~SUB_7)에 대하여 서로 다른 오프셋들(offset)을 적용하지 않을 것이다.
이와 반대로, 메모리 장치(200)가 테스트 동작을 수행하지 않는 경우, 테스트 신호(TST_EN)는 로직 로우가 될 수 있다. 이 경우, 스크램블 로직(241)은 도 5 및 도 6을 참조하여 설명된 동작 방법을 기반으로 열 선택 라인들을 선택할 것이다. 예를 들어, 스크램블 로직(241)은 복수의 서브 어레이들 각각에 대하여 서로 다른 물리적 위치를 갖는 비트 라인과 대응되는 열 선택 라인들을 선택할 것이다. 다시 말해서, 스크램블 로직(241)은 복수의 서브 어레이들 각각에 대하여 서로 다른 오프셋들을 갖는 열 선택 라인을 선택할 것이다.
도 8은 도 7의 스크램블 로직에 포함된 복수의 스크램블 로직 유닛들 중 일부를 보여주는 도면이다. 예시적으로, 스크램블 로직(241)은 복수의 스크램블 로직 유닛들을 포함할 수 있다. 복수의 스크램블 로직 유닛들은 각각 복수의 서브 어레이들과 대응될 수 있다. 복수의 스크램블 로직 유닛들 각각에 서로 다른 오프셋이 적용될 수 있다. 간결한 설명을 위하여, 스크램블 로직 유닛(241a)은 제 1 서브 어레이(SUB_1)와 대응되는 것으로 가정한다. 또한, 스크램블 로직 유닛(241a)의 동작을 기반으로 다른 스크램블 로직 유닛들 또한 동일한 동작을 수행할 수 있을 것이다.
도 8을 참조하면, 스크램블 로직 유닛(241a)은 복수의 멀티 플렉서들(MUX_0~MUX_127)을 포함한다. 복수의 멀티 플렉서들(MUX_0~MUX_127)은 테스트 신호(TST_EN)를 기반으로 동작할 수 있다. 복수의 멀티 플렉서들(MUX_0~MUX_127)은 각각 서로 다른 열 선택 라인들(CSL_000~CSL_127)과 대응될 수 있다. 복수의 멀티 플렉서들(MUX_0~MUX_127) 각각은 서로 다른 열 어드레스에 응답하여 동작할 수 있다. 예를 들어, 메모리 장치(200)가 테스트 모드이고(테스트 신호(TST_EN)는 로직 하이이고) 제 0 어드레스(#00)를 수신하는 경우, 제 0 멀티플렉서(MUX_0)가 동작할 것이다. 이 경우, 제 0 멀티 플렉서(MUX_0)는 제 0 열 어드레스(#00)에 응답하여, 제 0 열 선택 라인(CSL_000)을 선택할 것이다. 이와 반대로, 메모리 장치(200)가 테스트 모드가 아니고(테스트 신호(TST_EN)가 로직 로우이고) 제 0 어드레스(#00)를 수신하는 경우, 제 1 멀티 플렉서(MUX_1)가 동작할 것이다. 이 경우, 제 1 멀티 플렉서(MUX_1)는 제 0 어드레스(#00)에 응답하여, 제 1 열 선택 라인(CSL_001)을 선택할 것이다.
즉, 스크램블 로직 유닛(241a)은 테스트 신호(TST_EN) 및 수신된 열 어드레스(ADDR_col)를 기반으로 열 선택 라인을 선택할 것이다. 이 때, 스크램블 로직 유닛(241a)은 테스트 신호(TST_EN)에 따라 오프셋의 적용 유무를 결정할 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 메모리 장치는 복수의 서브 어레이들의 에지들에 위치한 비트 라인들이 함께 활성화되지 않기 때문에 데이터 오류를 최소화할 수 있다. 또한, 스크램블 로직은 테스트 신호에 따라 동작하므로 메모리 장치의 테스트 동작이 보장될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 9를 참조하면, 메모리 장치(300)는 어드레스 버퍼(310), 복수의 뱅크들(321~32n), 감지 증폭기(340), 입출력 버퍼(350), 및 저장 회로(360)를 포함할 수 있다.
복수의 뱅크들(321~32n)은 각각 행 디코더, 열 디코더, 및 메모리 셀 어레이를 포함한다. 복수의 뱅크들(321~32n)에 포함된 열 디코더들은 각각 스크램블 로직들(330)을 포함한다. 메모리 장치(300)는 복수의 뱅크들(321~32n) 중 어느 하나를 선택하여 도 1 내지 도 8을 참조하여 설명된 동작을 수행할 수 있다. 예를 들어, 메모리 장치(300)는 외부 장치(미도시)로부터 행 어드레스(ADDR_row)를 수신할 때, 뱅크 선택 신호를 함께 수신할 수 있다. 메모리 장치(300)는 수신된 뱅크 선택 신호를 기반으로 복수의 뱅크들(321~32n) 중 어느 하나를 선택할 수 있다. 선택된 뱅크의 열 디코더에 포함된 스크램블 로직은 도 1 내지 도 8을 참조하여 설명된 바와 같이 서로 다른 물리적 위치를 갖는 비트 라인들이 활성화되도록 서로 다른 오프셋을 갖는 열 선택 라인들을 선택할 것이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 모듈을 보여주는 도면이다. 도 10을 참조하면, 메모리 모듈(400)은 복수의 메모리 칩들(411~41n) 및 레지스터 칩(420)을 포함한다. 복수의 메모리 칩들(411~41n) 각각은 도 1 내지 도 9를 참조하여 설명된 메모리 장치들일 수 있다.
메모리 모듈(400)은 복수의 메모리 칩들(411~41n) 각각에 대하여 서로 다른 오프셋(offset)을 갖도록 설정할 수 있다. 예를 들어, 복수의 메모리 칩들(411~41n) 각각은 스크램블 로직을 포함할 것이다. 메모리 모듈(400)은 복수의 메모리 칩들(411~41n)에 포함된 스크램블 로직들에 각각 서로 다른 오프셋(offset)이 적용되도록 오프셋(offset) 정보를 설정할 수 있다. 복수의 메모리 칩들(411~41n)은 각각 설정된 오프셋(offset) 정보를 기반으로 컬럼 선택 라인들을 선택할 것이다. 이 때, 선택된 컬럼 선택 라인들에 대응되는 비트 라인들은 서로 다른 물리적 위치를 가질 것이다.
레지스터 칩(420)은 외부 장치로부터 어드레스(ADDR), 제어 신호(CMD), 및 데이터(DATA)를 수신하고, 수신된 어드레스(ADDR), 제어 신호(CMD), 및 데이터(DATA)를 복수의 메모리 칩들(411~41n) 각각으로 전송할 수 있다. 예시적으로, 레지스터 칩(420)은 복수의 메모리 칩들(411~41n) 각각에 포함된 저장 회로들에 저장된 오프셋 정보를 조절할 수 있다. 예를 들어, 레지스터 칩(420)은 외부 장치로부터 메모리 모듈(400) 또는 복수의 메모리 칩들(411~41n) 각각의 오프셋 정보를 수신하고, 수신된 오프셋 정보를 복수의 메모리 칩들(411~41n) 각각에 포함된 저장 회로들로 전송할 수 있다. 또는, 레지스터 칩(420)은 미리 설정된 오프셋 정보를 기반으로 복수의 메모리 칩들(411~41n)에 포함된 저장 장치들의 오프셋 정보를 조절할 수 있다. 복수의 메모리 칩들(411~41n)은 저장 회로들에 저장된 오프셋 정보를 기반으로 도 1 내지 도 10을 참조하여 설명된 동작을 수행할 수 있다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 모듈은 복수의 메모리 칩들을 포함하고, 복수의 메모리 칩들 각각에 대하여 서로 다른 오프셋을 적용할 수 있다. 또한, 복수의 메모리 칩들 각각은 복수의 서브 어레이들 각각에 대하여 서로 다른 오프셋을 적용할 수 있다. 따라서, 복수의 서브 어레이들 및 복수의 메모리 칩들 간 서로 다른 오프셋들이 적용됨으로써, 복수의 서브 어레이들 뿐만 아니라, 복수의 메모리 칩들 각각에서도 서로 다른 물리적 위치에 배치된 비트 라인들이 활성화될 것이다. 따라서, 향상된 신뢰성 및 성능을 갖는 메모리 모듈이 제공된다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 메모리 모듈(520)을 포함한다. 메모리 컨트롤러(510)는 메모리 모듈(520)을 제어하기 위한 제어 신호들 및 데이터를 메모리 모듈로 전송한다. 메모리 모듈(520)은 도 10을 참조하여 설명된 메모리 모듈(400, 도 10 참조)과 동일한 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(510)는 메모리 모듈(520)에 포함된 복수의 칩들에 적용되는 오프셋을 제어할 수 있다. 예를 들어, 초기 부팅 동작시, 메모리 컨트롤러(510)는 메모리 모듈(520)의 모드 레지스트 세팅(MRS)을 수행할 것이다. 이 때, 메모리 컨트롤러(510)는 복수의 칩들 및 복수의 서브 어레이들 각각에 적용되는 오프셋 정보를 전송할 수 있다. 예시적으로, 메모리 모듈(520)은 수신된 오프셋 정보를 메모리 모듈(520)에 포함된 저장 회로(미도시)에 저장할 수 있다. 메모리 모듈(520)은 수신된 오프셋 정보를 기반으로 도 1 내지 도 10을 참조하여 설명된 동작을 수행할 것이다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 복수의 메모리 모듈들(621~62n)을 포함한다. 메모리 컨트롤러(610) 및 복수의 메모리 모듈들(621~62n)은 각각 복수의 채널들(CH_1~CH_n)을 통해 서로 연결된다. 메모리 컨트롤러(610)는 복수의 채널들(CH_1~CH_n)을 통해 복수의 메모리 모듈들(621~62n)로 제어 신호들 및 데이터를 전송할 수 있다.
예시적으로, 메모리 컨트롤러(610)는 복수의 메모리 모듈들(621~62n) 각각에 대하여 서로 다른 오프셋을 적용할 수 있다. 예를 들어, 메모리 컨트롤러(610)는 복수의 메모리 모듈들(621~62n) 각각에 대하여 서로 다른 오프셋들을 적용할 수 있다. 또한, 도 1 내지 도 11을 참조하여 설명된 방법을 기반으로 복수의 메모리 모듈들(621~62n)은 열 선택 라인을 선택할 수 있을 것이다.
상술된 본 발명의 실시 예들에 따른 메모리 시스템 및 메모리 장치는 복수의 모듈들, 복수의 메모리 칩들, 및 복수의 서브 어레이들 각각에 서로 다른 오프셋을 적용하여 열 선택 라인들을 선택한다. 따라서, 하나의 열 어드레스에 대하여 서로 동일한 물리적 위치를 갖는 비트 라인이 함께 선택되지 않음으로써 데이터의 신뢰성이 향상된다.
도 13은 본 발명의 적용 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 13을 참조하면, 사용자 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
사용자 시스템(1000)은 중앙 처리부(1100), 주 기억 장치(1200), 보조 기억 장치(1300), 및 입출력 인터페이스(1400) 및 시스템 버스를 포함한다.
중앙 처리 장치(1100)는 사용자 시스템(1000)에 포함된 장치들의 동작을 제어하고 프로그램 명을 해독하거나 실행하는 장치이다.
주 기억 장치(1200)는 중앙 처리 장치(1100) 및 보조 기억 장치(1300) 간 동작 속도를 완충시키기 위하여 중앙 처리 장치(1100)에 의해 실행될 프로그램 또는 데이터를 임시 저장하는 장치이다. 예시적으로, 주기억 장치(1200)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등과 같은 랜덤 액세스 메모리 중 어느 하나로 제공될 수 있다. 예시적으로, 주 기억 장치(1200)는 도 1 내지 도 12를 참조하여 설명된 메모리 장치, 메모리 모듈을 포함할 수 있다.
보조 기억 장치(1300)는 프로그램 또는 데이터를 저장하는 장치이다. 예시적으로, 보조 기억 장치(1300)는 하드디스크 드라이브, 솔리드 스테이트 드라이브 등과 같은 대용량 저장 장치로 제공될 수 있다.
사용자 인터페이스(1400)는 사용자(user)가 사용자 시스템(1000)을 제어할 수 있도록 입출력 동작을 제공하는 인터페이스이다. 시스템 버스(1500)는 중앙 처리 장치(1100), 주 기억 장치(1200), 보조 기억 장치(1300) 및 사용자 인터페이스(1400)와 연결되어 데이터를 전송하는 채널을 제공한다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 메모리 장치
110 : 어드레스 버퍼
120 : 메모리 셀 어레이
130 : 행 디코더
140 : 열 디코더
141 : 스크램블 로직
150 : 감지 증폭기
160 : 입출력 버퍼
170 : 저장 회로
SUB_0~SUB_7 : 서브 어레이들
#00~#3F : 열 어드레스들
CSL_000~CSL_127 : 열 선택 라인들

Claims (10)

  1. 복수의 서브 어레이들을 포함하는 메모리 셀 어레이;
    외부로부터 행 어드레스 및 열 어드레스를 수신하는 어드레스 버퍼;
    상기 어드레스 버퍼로부터 상기 열 어드레스를 수신하고, 상기 복수의 서브 어레이들 각각에서 서로 다른 오프셋들을 적용하여 복수의 열 선택 라인들 중 상기 수신된 열 어드레스에 대응되는 열 선택 라인들을 선택하는 열 디코더를 포함하고,
    상기 선택된 열 선택 라인들은 상기 서로 다른 오프셋들에 따라 상기 복수의 서브 어레이들 상에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 열 디코더는 테스트 신호를 수신하고, 상기 수신된 테스트 신호를 기반으로 동작하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 신호가 테스트 모드를 가리키는 경우, 상기 열 디코더는 상기 복수의 서브 어레이들 상에서 서로 동일한 물리적 위치를 갖는 비트 라인들과 대응되는 열 선택 라인들을 선택하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 로직 회로들을 더 포함하고, 상기 복수의 서브 어레이들 각각은 상기 복수의 로직 회로들의 사이에 배치되는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 서브 어레이들 각각은 적어도 하나 이상의 데이터 라인을 통해 데이터를 출력하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 서로 다른 오프셋들은 상기 복수의 서브 어레이들에 대하여 순차적으로 증가하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 서로 다른 오프셋들은 상기 복수의 서브 어레이들에 대하여 임의로 설정되는 메모리 장치.
  8. 복수의 메모리 칩들을 각각 포함하는 복수의 메모리 모듈들; 및
    복수의 채널들을 통해 상기 복수의 메모리 모듈들을 각각 제어하는 메모리 컨트롤러를 포함하고,
    상기 복수의 메모리 칩들은 각각 상기 메모리 컨트롤러로부터 어드레스를 수신하고, 오프셋들을 기반으로 상기 수신된 어드레스에 대응되는 열 선택 라인들을 선택하고,
    상기 오프셋들에 따라 선택된 열 선택 라인들은 상기 복수의 메모리 칩들에서 서로 다른 물리적 위치를 갖는 비트 라인들과 대응되고,
    상기 오프셋들은 상기 복수의 메모리 칩들 각각에 대하여 서로 다른 값을 갖는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 컨트롤러는 상기 오프셋들을 조절하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 칩들은 각각 복수의 서브 어레이들을 포함하는 메모리 셀들을 포함하고,
    상기 복수의 서브 어레이들은 각각 서로 다른 오프셋들을 갖는 메모리 시스템.
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