JP4125724B2 - 半導体記憶装置 - Google Patents
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Description
本発明は、半導体記憶装置に関し、特に、メモリセルに強誘電体キャパシタを用いた強誘電体メモリに用いて好適なものである。
強誘電体メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とメモリセル構造が同様で、ＤＲＡＭのメモリセルにおける誘電体キャパシタに相当する部分に強誘電体キャパシタ（強誘電体素子）を使用した不揮発性メモリである。強誘電体メモリのメモリセル（１ビットデータの記憶単位）は、例えば特開平５−８９６９２号公報に開示されているような１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）型セル及び２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型セルがある。
強誘電体メモリは、強誘電体キャパシタの異なる２つの分極状態に“１”、“０”の２値データを対応させて記憶し、メモリセルはデータを保持しているときには不揮発性を示す。しかしながら、メモリセルからのデータの読み出しは破壊読出しであり、保持されているデータが破壊され消失してしまう。そのため、データの読み出しシーケンスでは、保持していたデータに応じてビット線に現れる微小電位をセンスアンプで増幅して読み出しデータをデジタル情報として取得した後、当該データをメモリセルに書き戻す、リストア動作（再書き込み動作）と呼ばれる動作を行う。
ここで、従来の強誘電体メモリは、データの読み出しシーケンスにおいてリストア動作を行うまでは、メモリセルから読み出されたデータをビット線における電気的な信号レベル（ハイレベル又はロウレベル）により一時的に保持しており、データの保持状態が不安定であった。すなわち、従来の強誘電体メモリは、メモリセルから読み出されたデータを揮発性の電荷により保持しており、電源遮断（電源供給の遮断、電源電圧の低下を含む。）、ノイズ干渉、電位の揺れ等によりデータを消失してしまうおそれがあった。
従来の強誘電体メモリは、データの読み出しシーケンスが開始されると、リストア動作によるデータの書き込みを保証するために、外部より入力される制御信号等をメモリデバイス内部で制御して、リストア動作が完了するまでは当該シーケンスが外部から干渉を受けないようにしていた。さらに、従来の強誘電体メモリでは、読み出しシーケンスが完了するまで安定した電源を確保するための電源用キャパシタ等が内部に設けられており、回路面積（チップ面積）の増大を招いていた。上述のような手段により、読み出しシーケンスにてメモリセルから読み出されたデータは、ほぼ確実に当該メモリセルに書き込む（書き戻す）ことが可能であるが、リストア動作を含めたデータの読み出しシーケンスが適切に完了したか否かを確認することはできなかった。
また、従来の強誘電体メモリには、いわゆるシャドーラム（同じデータを有する２組のメモリセルを組み込んだメモリ）を用いて、読み出しメモリ（一方のメモリ）に記憶したデータが破壊されたとしても他方のメモリに記憶したデータによりデータを保証する方法があった。しかしながら、この方法は、同じデータを２つの領域に記憶保存するので、記憶容量が少なくともデータ量の２倍を有するメモリが必要であるとともに、２組のメモリ間でデータの同期を常に取らなければならず、動作が煩雑であった。
特開平５−８９６９２号公報
強誘電体メモリは、強誘電体キャパシタの異なる２つの分極状態に“１”、“０”の２値データを対応させて記憶し、メモリセルはデータを保持しているときには不揮発性を示す。しかしながら、メモリセルからのデータの読み出しは破壊読出しであり、保持されているデータが破壊され消失してしまう。そのため、データの読み出しシーケンスでは、保持していたデータに応じてビット線に現れる微小電位をセンスアンプで増幅して読み出しデータをデジタル情報として取得した後、当該データをメモリセルに書き戻す、リストア動作（再書き込み動作）と呼ばれる動作を行う。
ここで、従来の強誘電体メモリは、データの読み出しシーケンスにおいてリストア動作を行うまでは、メモリセルから読み出されたデータをビット線における電気的な信号レベル（ハイレベル又はロウレベル）により一時的に保持しており、データの保持状態が不安定であった。すなわち、従来の強誘電体メモリは、メモリセルから読み出されたデータを揮発性の電荷により保持しており、電源遮断（電源供給の遮断、電源電圧の低下を含む。）、ノイズ干渉、電位の揺れ等によりデータを消失してしまうおそれがあった。
従来の強誘電体メモリは、データの読み出しシーケンスが開始されると、リストア動作によるデータの書き込みを保証するために、外部より入力される制御信号等をメモリデバイス内部で制御して、リストア動作が完了するまでは当該シーケンスが外部から干渉を受けないようにしていた。さらに、従来の強誘電体メモリでは、読み出しシーケンスが完了するまで安定した電源を確保するための電源用キャパシタ等が内部に設けられており、回路面積（チップ面積）の増大を招いていた。上述のような手段により、読み出しシーケンスにてメモリセルから読み出されたデータは、ほぼ確実に当該メモリセルに書き込む（書き戻す）ことが可能であるが、リストア動作を含めたデータの読み出しシーケンスが適切に完了したか否かを確認することはできなかった。
また、従来の強誘電体メモリには、いわゆるシャドーラム（同じデータを有する２組のメモリセルを組み込んだメモリ）を用いて、読み出しメモリ（一方のメモリ）に記憶したデータが破壊されたとしても他方のメモリに記憶したデータによりデータを保証する方法があった。しかしながら、この方法は、同じデータを２つの領域に記憶保存するので、記憶容量が少なくともデータ量の２倍を有するメモリが必要であるとともに、２組のメモリ間でデータの同期を常に取らなければならず、動作が煩雑であった。
本発明は、このような問題を解決するためになされたものであり、データの破壊を伴う動作状態がある不揮発性の半導体記憶装置にて、動作状態にかかわらず、不揮発な２値データとしてデータを確実に保持し、データの消失を抑制することを目的とする。
本発明の半導体記憶装置は、複数のワード線及びそれに隣接するプレート線の組と複数のビット線との交差部に設けられた強誘電体キャパシタを有するメモリセルと、上記ビット線に上記メモリセルと共通接続され、強誘電体キャパシタを有するメモリセルとを備える。メモリセルからデータを読み出す際、メモリセルから読み出されるデータを保証セルに書き込む。
以上のように構成した本発明によれば、メモリセルから読み出されたデータにより生成されたビット線の微小電位がセンスアンプにより増幅されるときに、同時に読み出されたデータを保証セルに自動的に書き込むことができ、読み出しにより破壊されるデータをリストア動作が完了するまで確実に保持することができるようになる。
本発明の半導体記憶装置は、複数のワード線及びそれに隣接するプレート線の組と複数のビット線との交差部に設けられた強誘電体キャパシタを有するメモリセルと、上記ビット線に上記メモリセルと共通接続され、強誘電体キャパシタを有するメモリセルとを備える。メモリセルからデータを読み出す際、メモリセルから読み出されるデータを保証セルに書き込む。
以上のように構成した本発明によれば、メモリセルから読み出されたデータにより生成されたビット線の微小電位がセンスアンプにより増幅されるときに、同時に読み出されたデータを保証セルに自動的に書き込むことができ、読み出しにより破壊されるデータをリストア動作が完了するまで確実に保持することができるようになる。
図１は、強誘電体キャパシタのヒステリシス特性を示す図である。
図２Ａ、図２Ｂは、強誘電体メモリのメモリセルの構成例を示す図である。
図３は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートである。
図４は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。
図５は、第１の実施形態における強誘電体メモリのバンクの構成例を示すブロック図である。
図６は、第１の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図７は、第１の実施形態における強誘電体メモリの他の構成例を示すブロック図である。
図８は、アドレスバッファ部が有する強誘電体ラッチ回路の一例を示す回路図である。
図９は、図８に示す強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
図１０は、図８に示す強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
図１１は、第１の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。
図１２Ａ〜図１２Ｈは、データの読み出しシーケンスにおけるメモリセルの強誘電体キャパシタの分極状態を示す図である。
図１３Ａ〜図１３Ｈは、データの読み出しシーケンスにおける保証セルの強誘電体キャパシタの分極状態を示す図である。
図１４は、第１の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
図１５は、第１の実施形態における強誘電体メモリのバンクの具体例を示す図である。
図１６及び図１７は、図１５に示した強誘電体メモリのバンクに供給する信号を生成する回路の一例を示す回路図である。
図１８は、図１５に示す強誘電体メモリでの起動動作を示すタイミングチャートである。
図１９は、第１の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。
図２０は、第１の実施形態における強誘電体メモリのバンクの他の具体例を示す図である。
図２１は、図８に示した強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。
図２２は、図８に示した強誘電体ラッチ回路でのアドレス情報の書き込み動作を示すタイミングチャートである。
図２３は、本発明の第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図２４は、本発明の第３の実施形態における強誘電体メモリの特徴的要素を示す図である。
図２Ａ、図２Ｂは、強誘電体メモリのメモリセルの構成例を示す図である。
図３は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートである。
図４は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。
図５は、第１の実施形態における強誘電体メモリのバンクの構成例を示すブロック図である。
図６は、第１の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図７は、第１の実施形態における強誘電体メモリの他の構成例を示すブロック図である。
図８は、アドレスバッファ部が有する強誘電体ラッチ回路の一例を示す回路図である。
図９は、図８に示す強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
図１０は、図８に示す強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
図１１は、第１の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。
図１２Ａ〜図１２Ｈは、データの読み出しシーケンスにおけるメモリセルの強誘電体キャパシタの分極状態を示す図である。
図１３Ａ〜図１３Ｈは、データの読み出しシーケンスにおける保証セルの強誘電体キャパシタの分極状態を示す図である。
図１４は、第１の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
図１５は、第１の実施形態における強誘電体メモリのバンクの具体例を示す図である。
図１６及び図１７は、図１５に示した強誘電体メモリのバンクに供給する信号を生成する回路の一例を示す回路図である。
図１８は、図１５に示す強誘電体メモリでの起動動作を示すタイミングチャートである。
図１９は、第１の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。
図２０は、第１の実施形態における強誘電体メモリのバンクの他の具体例を示す図である。
図２１は、図８に示した強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。
図２２は、図８に示した強誘電体ラッチ回路でのアドレス情報の書き込み動作を示すタイミングチャートである。
図２３は、本発明の第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図２４は、本発明の第３の実施形態における強誘電体メモリの特徴的要素を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
まず、強誘電体メモリの原理について説明する。
図１は、強誘電体キャパシタのヒステリシス特性を示す図である。横軸は強誘電体キャパシタに印加される印加電圧であり、縦軸は分極電荷量である。
図１において、印加電圧が０Ｖ→＋ＶＤＤ（電源電圧）→０Ｖ→−ＶＤＤ→０Ｖと変化すると、分極電荷は点Ｐ１→Ｐ２→Ｐ３→Ｐ４→Ｐ１と変化する。図１に示すようにヒステリシス曲線上には、印加電圧０Ｖにて分極の向きが異なり分極電荷を有する２つの安定した点Ｐ１、Ｐ３がある。この点Ｐ１、Ｐ３に“１”、“０”のデジタルデータを対応させることにより、強誘電体キャパシタがデータを保持するメモリ素子を構成する。
また、点Ｐ１、Ｐ３は、電圧が印加されなくても強誘電体キャパシタが分極状態を維持していることを示しており、強誘電体キャパシタはメモリ素子としてデータの不揮発性を示す。なお、強誘電体キャパシタは、分極の向きを保持データに対応させており、“１”、“０”のデータが入れ替わるときに分極の向きが逆向きに変化し、「分極の反転」と呼ばれる。
図２Ａは、強誘電体メモリのメモリセル（２Ｔ／２Ｃ型セル）の構成例を示す図である。メモリセル２１は、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ１、ＭＮ２と、２つの強誘電体キャパシタＣ１、Ｃ２とで構成され、強誘電体キャパシタＣ１、Ｃ２により１つのデータを相補データの関係で保持する。
強誘電体キャパシタＣ１の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ１を介してビット線ＢＬに対して接続され、他方の電極はプレート線ＰＬに接続される。同様に、強誘電体キャパシタＣ２の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ２を介してビット線／ＢＬ（ビット線ＢＬと／ＢＬとは相補の関係）に対して接続され、他方の電極はプレート線ＰＬに接続される。
図２Ｂは、強誘電体メモリのメモリセル（１Ｔ／１Ｃ型セル）の構成例を示す図である。メモリセル２２及びリファレンス電位を出力するためのリファレンスセル２３は、１つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ３、ＭＮ４と、１つの強誘電体キャパシタＣ３、Ｃ４とでそれぞれ構成される。
強誘電体キャパシタＣ３の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ３を介してビット線ＢＬＡに対して接続され、他方の電極はプレート線ＰＬに接続される。また、強誘電体キャパシタＣ４の一方の電極は、ゲートがリファレンスワード線ＲＷＬに接続されたトランジスタＭＮ４を介してビット線ＢＬＢに対して接続され、他方の電極はリファレンスプレート線ＲＰＬに接続される。
強誘電体メモリは、上述のようにＤＲＡＭと同様のメモリセル構造であり、ＤＲＡＭと同等の高集積化が可能である。
ここで、ＤＲＡＭは誘電体キャパシタに電荷を蓄積することでデータを保持している。ＤＲＡＭは、トランスファゲートを開ける（オン状態にする）と、誘電体キャパシタから放電された電荷によりデータに対応する微小電位がビット線に発生し、この微小電位をセンスアンプで増幅して“１”、“０”データを取り出している。
一方、強誘電体メモリは、ＤＲＡＭとは異なり、強誘電体キャパシタに電荷という形態でデータを保持しておらず、分極という形態でデータを保持している。そのため、強誘電体メモリは、トランスファゲートを開けるだけでは強誘電体キャパシタに保持されているデータを取り出すことができない。
強誘電体キャパシタは、分極電荷量が変化すると、変化前後の分極電荷量の差に相当する電荷を発生する。したがって、メモリセルからのデータの読み出しは、強誘電体キャパシタに電圧を印加して、ヒステリシス曲線上を移動させる（分極電荷量を変化させる）必要がある。そこで、強誘電体メモリにてデータを読み出す際には、強誘電体キャパシタのプレート線側の電極に正の電圧を印加している。
図３は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートであり、メモリセルが２Ｔ／２Ｃ型セルで構成された強誘電体メモリの場合を一例として示している。以下の説明では、図２Ａを適宜参照して説明する。
プリチャージ信号線ＰＲＣの電位をロウレベル（例えばグランドレベル（接地電位）、以下“Ｌ”と記す。）にしてビット線ＢＬ、／ＢＬをフローティング状態にした後、ワード線ＷＬの電位をハイレベル（例えば電圧＋ＶＤＤ、以下“Ｈ”と記す。）にしてトランスファゲートＭＮ１、ＭＮ２を開く（オン状態にする。）。さらに、プレート線ＰＬの電位を“Ｈ”にして強誘電体キャパシタＣ１、Ｃ２に電圧を印加すると、メモリセル（強誘電体キャパシタ）に保持されているデータに応じた量の電荷が、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬ、／ＢＬにそれぞれ供給されてビット線ＢＬ、／ＢＬに微小電位が生成される。
続いて、センスアンプ信号線ＳＡＥの電位を“Ｈ”にしてセンスアンプを活性化することで、ビット線ＢＬ、／ＢＬ間の微小電位差がセンスアンプで増幅され、“１”データまたは“０”データが読み出される。以上のようにしてメモリセルからデータが読み出されるが、期間Ｔｒにおいて、“０”データを保持していた強誘電体キャパシタは分極の向きが変化せず、“１”データを保持していた強誘電体キャパシタは分極が反転する。
そこで、ビット線ＢＬ、／ＢＬの電位を保持した状態で、プレート線ＰＬの電位を“Ｌ”にする。これにより、“１”データを保持していた強誘電体キャパシタＣ１、Ｃ２は、読み出し時とは逆方向になるビット線ＢＬ、／ＢＬ側からプレート線ＰＬ側の方向に電圧（図１における−ＶＤＤに相当する。）が印加され、図１に示したように分極が反転する（“１”データの領域に遷移する。）。このようにして期間Ｔｗにおいて、メモリセルへの“１”データの書き込み（リストア動作）を行う。
そして、信号線ＳＡＥ、ＰＲＣの電位をそれぞれ“Ｌ”、“Ｈ”にし、さらにワード線ＷＬの電位を“Ｌ”にしてトランスファゲートＭＮ１、ＭＮ２を閉じ（オフ状態にして）、読み出しシーケンスを終了する。
（第１の実施形態）
本発明の第１の実施形態による半導体記憶装置は、電源遮断等の事故が不意に発生してリストア動作前に読み出しシーケンスが異常終了した場合であっても、データが消失することを抑制する。そのために、装置内部にて通常時にデータを保持するメモリセルからビット線にデータが読み出されるのと同時に、一時的にデータを保持するための保証セルに読み出されたデータを書き込み、保持する。また、アドレス情報（アドレスデータ）もデータが読み出されたメモリセルを特定するための位置情報として保持する。そして、読み出しシーケンスがリストア動作前に異常終了した場合には、起動動作時に保証セルに保持されているデータをアドレス情報に基づいてメモリセルに書き込み可能にする。
図４は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。第１の実施形態における強誘電体メモリは、図４に示すように周辺回路４０と複数のバンク４１とを有する。周辺回路４０は、外部から入力されるアドレス情報を内部のアドレスバスに対して出力するためのアドレスバッファやデータバスを介してデータを入力及び出力するための入出力バッファや各制御回路等を含む。
図５は、図４に示したバンク４１の構成例を示すブロック図である。バンク４１は、２つのブロック５１−Ａ、５１−Ｂ、ワード線駆動回路５２、ブロック５１−Ａ、５１−Ｂにそれぞれ対応して設けられた制御回路５３−Ａ、５３−Ｂ、スイッチ５４−Ａ、５４−Ｂにより構成される。ワード線駆動回路５２は、アドレス情報のデコード結果等に応じて選択的にワード線ＭＷＬｊ、ＳＷＬを活性化する。制御回路５３−Ａ、５３−Ｂは、アドレスバスＡＤＢを介して入力されるアドレス情報に応じて、アドレスバスＡＤＢとブロック５１−Ａ、５１−Ｂとの間にそれぞれ設けられたスイッチ５４−Ａ、５４−Ｂの制御等を行う。
ブロック５１−Ａは、アドレス情報のデコード結果等に応じて選択的にプレート線ＭＰＬｊ−Ａを活性化するプレート線駆動回路５５−Ａと、データを保持するための複数のコラム部５６と、保証フラグを保持するためのコラム部５７とを有する。コラム部５６、５７は、図５においては図示していないが、ワード線ＭＷＬｊ、ＳＷＬ及びプレート線ＭＰＬｊ−Ａ、ＳＰＬ−Ａに直交する方向に設けた２本のビット線をそれぞれ有する。
コラム部５６において、ワード線ＭＷＬｊ及びプレート線ＭＰＬｊ−Ａとビット線との交差部にメモリセルが設けられ、ワード線ＳＷＬ及びプレート線ＳＰＬ−Ａとビット線との交差部に保証セルが設けられる。
また、コラム部５７において、ワード線ＳＷＬ及びプレート線ＳＰＬ−Ａとビット線との交差部に、保証フラグを保存する保証フラグセルが設けられる。ここで、保証フラグは、読み出しシーケンス及び書き込みシーケンス等のシーケンスが正常に完了したか否か、すなわち保証セルの動作が完了したか否かを示すものである。保証フラグセルは、保証セルと同様に構成されるが、図５に示したようにコラム部５７を設けデータ保証に用いる保証セルとは独立して１系統設ける。ブロック内のメモリセル群はメモリセルブロック５８−Ａを構成する。同様に、保証セル群は保証ブロック５９−Ａを構成し、コラム部５７における保証ブロック５９−Ａを保証フラグセル部６０−Ａと称する。
なお、上記ワード線ＭＷＬｊ及びプレート線ＭＰＬｊ−Ａにおいて、ｊは添え字であり、ｊ＝１〜ｘ（ｘは任意）の自然数である。ブロック５１−Ｂは、ブロック５１−Ａと同様の構成であるので説明は省略する。ワード線ＭＷＬｊ、ＳＷＬはバンク４１毎に設けられ、プレート線ＭＰＬｊ−Ａ、ＳＰＬ−Ａ、ＭＰＬｊ−Ｂ、ＳＰＬ−Ｂはブロック５１−Ａ、５１−Ｂ毎に設けられる。
ブロック５１−Ａ、５１−Ｂは、両方のブロックのプレート線ＭＰＬｊ−Ａ、ＭＰＬｊ−Ｂが同時に活性化されることはなく、一方のブロックのプレート線が選択的に活性化されるときには、他方のブロックのプレート線はすべて不活性状態である。以下では、プレート線が活性化されるブロックを「アクティブブロック」と称し、すべてのプレート線が不活性化状態を保つブロックを「スリープブロック」と称する。
アドレス情報を保証セルに保持する場合には、アドレス情報は、ワード線ＭＷＬｊが選択的に活性化されているアクティブバンクのスリープブロック側の保証セルに書き込まれて保持される。具体的には、メモリデバイス（強誘電体メモリ）に対して外部からアクセスがあると、入力されたアドレス情報はアドレスバッファでラッチされ、同時にアドレスバスＡＤＢを介して各バンク４１に供給される。各バンク４１に供給されたアドレス情報にバンク選択情報が含まれている場合には、バンク選択情報は不要な情報であるので取り除く。この処理は、各バンク４１が有するアドレスデコーダ部にて同様の処理を施しているので、その結果を利用するようにしても良い。
以上のようにして取得したロウ方向のアドレス情報（ワード線ＭＷＬｊを特定可能な選択情報）をアドレスデコード部により選択されたスリープブロック側の保証セルに書き込み保持する。これにより、不揮発性を有する保証セルによりアドレス情報を保持することができ、不意に電源遮断等が発生してもアドレス情報の消失を回避することができる。アドレス情報の保証セルへの書き込みは、予めワード線ＳＷＬの電位を“Ｈ”にして、取得したアドレス情報に応じた電位を保証セルに接続されたビット線に供給することにより行われる。また、アドレス情報を書き込んだ保証セルは、ビット線の電位を“Ｌ”にしてプレート線ＳＰＬの電位を電源電圧ＶＤＤにすることにより初期化される。
図６は、コラム部５６の一例を示す回路図であり、メモリセル及び保証セルが２Ｔ／２Ｃ型セルで構成されたコラム部を一例として示している。
図６において、ＢＬｉ、／ＢＬｉはビット線、ＭＷＬｊ、ＳＷＬはワード線、ＭＰＬｊ、ＳＰＬはプレート線、ＰＲＣはプリチャージ信号線、ＣＬはコラム信号線、ＤＢｉ、／ＤＢｉはデータバスに接続されるデータ信号線、ＰＳＡ、ＮＳＡは制御信号線である。
コラム部５６は、ワード線ＭＷＬｊ及びプレート線ＭＰＬｊにより制御される複数のメモリセル６１と、ワード線ＳＷＬ及びプレート線ＳＰＬにより制御される保証セル６２とを有し、メモリセル６１及び保証セル６２は、ビット線ＢＬｉ、／ＢＬｉに同様に接続される。また、コラム部５６は、ビット線ＢＬｉ、／ＢＬｉ間の電位差を増幅するためのセンスアンプ６３を有する。
メモリセル６１は、接続されるワード線ＭＷＬｊ及びプレート線ＭＰＬｊが異なるだけで同じ構成であるので、ワード線ＭＷＬ１、プレート線ＭＰＬ１に接続されたメモリセル６１を参照して構成を説明する。
メモリセル６１は、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ５、ＭＮ６と、２つの強誘電体キャパシタＣ５、Ｃ６とで構成される。強誘電体キャパシタＣ５の一方の電極は、ゲートがワード線ＭＷＬ１に接続されたトランジスタＭＮ５を介してビット線ＢＬｉに対して接続され、他方の電極はプレート線ＭＰＬ１に接続される。強誘電体キャパシタＣ６の一方の電極は、ゲートがワード線ＭＷＬ１に接続されたトランジスタＭＮ６を介してビット線／ＢＬｉに対して接続され、他方の電極はプレート線ＭＰＬ１接続される。
保証セル６２は、メモリセル６１と同様に構成され、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ７、ＭＮ８と、２つの強誘電体キャパシタＣ７、Ｃ８とで構成される。強誘電体キャパシタＣ７、Ｃ８の一方の電極は、ゲートがワード線ＳＷＬに接続されたトランジスタＭＮ７、ＭＮ８を介してビット線ＢＬｉ、／ＢＬｉに対して接続され、他方の電極はプレート線ＳＰＬに接続される。
センスアンプ６３は、制御信号線ＰＳＡを介して駆動電圧が供給される２つのＰチャネルＭＯＳトランジスタ（プルアップ・トランジスタ）ＭＰ１、ＭＰ２と、制御信号線ＮＳＡを介して駆動電圧が供給される２つのＮチャネルＭＯＳトランジスタ（プルダウン・トランジスタ）ＭＮ９、ＭＮ１０とで構成される。
ＭＮ１１、ＭＮ１２は、ＮチャネルＭＯＳトランジスタ（コラムゲート）である。トランジスタＭＮ１１、ＭＮ１２のゲートはコラム信号線ＣＬに接続され、ドレインはビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースはデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ接続される。ＭＮ１３、ＭＮ１４は、ＮチャネルＭＯＳトランジスタである。トランジスタＭＮ１３、ＭＮ１４のゲートはプリチャージ信号線ＰＲＣに接続され、ドレインはビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースは基準電位ＶＳＳ（例えば、グランドレベル（ＧＮＤ））が供給されるノードに接続される。なお、以下の説明では、基準電位ＶＳＳをグランドレベルとし、説明の便宜上、「基準電位ＶＳＳが供給されるノードに接続される」ことを「グランドに接続される」と称す。
なお、図６においては、保証セル６２をメモリセル６１と同様の２Ｔ／２Ｃ型セルで構成するために保証セル６２を制御するワード線ＳＷＬを設けている。しかしながら、各コラム部５６が１つのみ保証セル６２を有する場合には、ワード線ＳＷＬを設けずに、２つの強誘電体キャパシタＣ７、Ｃ８のみで保証セル６２を構成するようにしても良い。その場合には、強誘電体キャパシタＣ７、Ｃ８の一方の電極をビット線ＢＬ、／ＢＬｉにそれぞれ接続し、他方の電極をプレート線ＳＰＬに接続する。
同様に、各コラム部５６が１つのみ保証セル６２を有する場合には、図６に示したように保証セル６２を構成してトランジスタＭＮ７、ＭＮ８のゲートを電源電圧ＶＤＤに接続するようにしても良い。
また、コラム部５７については、ビット線ＢＬｉ、／ＢＬｉがトランジスタＭＮ１１、ＭＮ１２を介して接続される信号線が、データ信号線ＤＢｉ、／ＤＢｉでなく、保証フラグを設定するための保証フラグ信号線であるだけで、コラム部５６と同様の構成であるので説明は省略する。
上述した説明では、アドレス情報を保証セルに保持するとしたが、この方式ではアドレス情報が消失することを防止できるが、回路構成が複雑になったり、メモリセルに対するアクセスを実行する前に、アドレス情報を保証セルに書き込まなければならず、アクセス処理に要する時間が長くなったりする（アクセスサイクルが遅くなったりする。）ことが考えられる。そこで、図７に示すように外部からアドレス情報ＰＡＤが入力されるアドレスバッファ部７１に不揮発性の強誘電体ラッチ回路を設けて、保証セルでなく強誘電体ラッチ回路によりアドレスバッファ部７１にてアドレス情報を保持し、必要に応じてバンク（ブロック）に供給するようにしても良い。
この方式を用いると、メモリセルに対するアクセスへのオーバーヘッド（負荷）を極力抑えることができるとともに、アドレス情報を保証セルに書き込む必要がないことからアドレス情報の書き込みに係るビット線の充放電が行われず、アドレス情報を保証セルに書き込む方式よりも消費電力を低減することができる。なお、この図７において、図４に示したブロックと同一の機能を有するブロックには同一の符号を付している。
図８は、アドレスバッファ部７１に設ける強誘電体ラッチ回路の一構成例を示す回路図である。図８において、ＭＰ３〜ＭＰ５及びＭＮ１５〜ＭＮ２１は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタであり、Ｃ１０〜Ｃ１３は強誘電体キャパシタである。
トランジスタＭＰ３とＭＮ１５、及びトランジスタＭＰ４とＭＮ１６が、インバータをそれぞれ構成し、この２つのインバータが交差結合されＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを構成する。当該ＳＲＡＭセルは、ゲートが信号線ＰＮＤ、ＮＮＤに接続されたトランジスタＭＰ５、ＭＮ１７を介して、電源が供給される。
ＳＲＡＭセルの一方の入出力ノードは、ゲートが信号線ＳＣＬに接続されたトランジスタＭＮ１８を介して信号線ＳＸに接続され、他方の入出力ノードは、ゲートが信号線ＳＣＬに接続されたトランジスタＭＮ１９を介して信号線ＳＺに接続される。また、信号線ＳＸ、ＳＺは、ゲートがリセット信号線ＲＳＴに接続されたトランジスタＭＮ２０、ＭＮ２１を介してグランドに接続される。なお、信号線ＳＸ、ＳＺは相補関係の信号線である。
強誘電体キャパシタＣ１０、Ｃ１２の一方の電極は、ＳＲＡＭセルの一方の入出力ノードに共通接続され、強誘電体キャパシタＣ１１、Ｃ１３の一方の電極は、ＳＲＡＭセルの他方の入出力ノードに共通接続される。また、強誘電体キャパシタＣ１０、Ｃ１１の他方の電極はグランドに接続され、強誘電体キャパシタＣ１２、Ｃ１３の他方の電極は信号線ＳＰＬに接続される。
図８に示した強誘電体ラッチ回路は、入力されたアドレス情報をラッチする図示しないアドレスバッファのラッチ回路の出力が入力される。また、強誘電体ラッチ回路は、負荷キャパシタとなる強誘電体キャパシタＣ１０、Ｃ１１を所定の状態にするために、使用前に一度だけ初期化する必要がある。
強誘電体ラッチ回路における初期化は、ＳＲＡＭセルへの電源供給を遮断した状態で、信号線ＳＸ、ＳＺ等によりＳＲＡＭセルの入出力ノードに電源電圧ＶＤＤを印加した後、グランドレベルに放電することにより行われる。これにより、強誘電体キャパシタＣ１０、Ｃ１１は、スイッチング動作（分極の反転）を伴わないリニアターム（線形領域、図１に示した点Ｐ１と点Ｐ４との間（他点は含まず。）の領域）上で状態が遷移する。
次に、図８に示した強誘電体ラッチ回路の動作について説明する。
図９は、図８に示した強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
強誘電体ラッチ回路にアドレス情報を書き込む場合には、まず信号線ＰＮＤ、ＮＮＤの電位をそれぞれ“Ｈ”、“Ｌ”にしてＳＲＡＭセルへの電源供給を遮断しておく。これは、ＳＲＡＭセル自体がラッチ回路であり、ＳＲＡＭセルに電源が供給されているとラッチデータが反転されてしまうことがあるので、ラッチデータの反転に起因した電力の浪費を防止するためである。
信号線ＳＣＬの電位が“Ｈ”になると、トランジスタＭＮ１８、ＭＮ１９がオン状態になる。これにより、信号線ＳＸ、ＳＺにより入力された信号がトランジスタＭＮ１８、ＭＮ１９を介してＳＲＡＭセルの入出力ノードに伝達され、入出力ノードの電位ＡＤＤが変化する。続いて、信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｌ”、“Ｈ”になりＳＲＡＭセルに電源が供給されることで（図９の時刻９１）、ＳＲＡＭセルの入出力ノードの電位ＡＤＤが電源電圧あるいはグランドレベルに十分に達し、強誘電体キャパシタＣ１２、Ｃ１３にアドレス情報が書き込まれる。
なお、トランジスタＭＮ１８、ＭＮ１９に代えてＰチャネルＭＯＳトランジスタをそれぞれ用いた場合や、強誘電体キャパシタＣ１２、Ｃ１３に印加する電圧がＮチャネルＭＯＳトランジスタのしきい値だけ低下した電圧でも良い場合には、アドレス情報を書き込む際にＳＲＡＭセルに電源を供給しなくても良い。
図１０は、図８に示した強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
まず、信号線ＳＰＬの電位を“Ｈ”にし、強誘電体キャパシタＣ１０、Ｃ１１を負荷キャパシタとして強誘電体キャパシタＣ１２、Ｃ１３からの読み出しを行うと、強誘電体キャパシタＣ１２、Ｃ１３に保持されているデータ（アドレス情報）に応じた電位がＳＲＡＭセルの入出力ノードにそれぞれ発生する。ＳＲＡＭセルの入出力ノードにそれぞれ発生する電位は、ＳＲＡＭセルが相補セルであるので一方が“１”データ、他方が“０”データに相当するものになる。
続いて、信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｌ”、“Ｈ”になりＳＲＡＭセルに電源が供給されることで（図１０の時刻１０１）、ＳＲＡＭセルがセンスアンプとして作用してＳＲＡＭセルの入出力ノードの電位差を増幅する。これにより、ＳＲＡＭセルの入出力ノードの電位が電源電圧あるいはグランドレベルになる。信号線ＳＣＬの電位が“Ｈ”になることでＳＲＡＭセルの入出力ノードの電位がトランジスタＭＮ１８、ＭＮ１９を介して信号線ＳＸ、ＳＺに伝達され、信号線ＳＸ、ＳＺの電位ＡＤＤ’として保持されていたデータが読み出される。
なお、図８に示した強誘電体ラッチ回路は一例であり、これに限定されるものではない。また、アドレス情報を保持するためにアドレスバッファ部７１に設ける回路は、強誘電体ラッチ回路に限定されず、不揮発性のラッチ回路であれば良い。
次に、第１の実施形態における強誘電体メモリでの動作について説明する。
図１１は、第１の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。図１２Ａ〜図１２Ｈ、及び図１３Ａ〜図１３Ｂは、データの読み出しシーケンスにおけるメモリセル及び保証セルの強誘電体キャパシタの分極状態をそれぞれ説明するための図である。
なお、図１１において、ワード線ＭＷＬ、プレート線ＭＰＬ及びビット線ＢＬ、／ＢＬ等は、データを読み出すメモリセルに接続されているワード線、プレート線及びビット線等である。また、図１２Ａ〜図１２Ｈにおいて、○は“０”データを保持している強誘電体キャパシタの分極状態を示し、●は“１”データを保持している強誘電体キャパシタの分極状態を示している。同様に、図１３Ａ〜図１３Ｈにおいて、○及び●は、“０”データ及び“１”データをそれぞれ保持している強誘電体キャパシタと同じビット線に対して接続された強誘電体キャパシタの分極状態を示している。
まず、メモリデバイス（強誘電体メモリ）にてメモリセルに対するアクセスを開始する前に保証フラグを設定する。保証フラグの設定は、保証フラグセルが接続されたビット線を電源電圧ＶＤＤにプリチャージして保証フラグセルに“１”データを書き込む。
次に、図示しないチップセレクト信号が活性化されるのに応じてプリチャージ信号線ＰＲＣの電位が“Ｈ”になり、ビット線ＢＬ、／ＢＬがグランドレベルにプリチャージされる。その後、プリチャージ信号線ＰＲＣの電位が“Ｌ”に不活性化され、ビット線ＢＬ、／ＢＬがフローティング状態になる。
この初期状態（時刻Ｔ１での状態）におけるメモリセル及び保証セルの強誘電体キャパシタの分極状態は、図１２Ａ、図１３Ａに示すようになる。すなわち、初期状態では、メモリセルはデータを保持しており、メモリセルにおける２つの強誘電体キャパシタは、“１”データ、“０”データにそれぞれ対応する互いに異なる分極状態である（図１２Ａ参照）。一方、保証セルは、初期状態にてデータを保持する必要がなく、メモリセルからデータが読み出される際にデータが書き込まれるように動作すれば良いので、保証セルにおける２つの強誘電体キャパシタは、“０”データに対応する分極状態である（図１３Ａ参照）。
ここで、保証セルの初期状態が“０”データを保持している状態としたのは、プレート線ＳＰＬの駆動に要する時間をなくし、プレート線ＳＰＬの電位を“Ｌ”にした状態で保証セルにデータを書き込み可能にするためである。具体的には、ビット線の電位が電源電圧に遷移するときに、保証セルに“１”データが自動的に書き込まれるようにするために“０”データを保持している状態を保証セルの初期状態にしている。
次に、ワード線ＭＷＬ、ＳＷＬの電位を“Ｈ”にした後、プレート線ＭＰＬの電位を“Ｈ”にする。なお、プレート線ＳＰＬの電位は“Ｌ”を維持する。これにより、メモリセルの強誘電体キャパシタは、プレート線ＭＰＬ側からビット線ＢＬ、／ＢＬ側の方向に電圧が印加され、時刻Ｔ２における分極状態は図１２Ｂに示すように変化する。したがって、保持しているデータに依存する分極電荷の変化に応じた量の電荷がメモリセルの強誘電体キャパシタからビット線ＢＬ、／ＢＬにそれぞれ供給されて（メモリセルからデータが読み出されて）、ビット線ＢＬ、／ＢＬの電位が上昇する。この時刻Ｔ２での保証セルの強誘電体キャパシタは、ビット線ＢＬ、／ＢＬの電位上昇により、図１３Ｂに示すように分極状態が変化する。
センスアンプ信号線ＳＡＥの電位が“Ｈ”になることで（制御信号ＰＳＡ、ＮＳＡが活性化されることで）ビット線ＢＬ、／ＢＬ間の微小電位差がセンスアンプで増幅され（図１１に示す部分ＷＰ）、ビット線ＢＬｉ、／ＢＬｉの電位が“Ｈ”（電源電圧）、“Ｌ”（グランドレベル）にそれぞれ遷移する。ビット線ＢＬｉ、／ＢＬｉの電位は、データ信号線ＤＢｉ、／ＤＢｉにそれぞれ伝達され、読み出しデータとして出力される。
このとき、メモリセルの強誘電体キャパシタの分極状態は、図１２Ｃ（時刻Ｔ３）、図１２Ｄ（時刻Ｔ４）に示すようになる。
また、電源電圧に遷移するビット線に接続された保証セルの強誘電体キャパシタは、ビット線ＢＬ、／ＢＬ側からプレート線ＳＰＬ側の方向に電圧が印加される。そして、印加される電圧が一定電圧値以上になると、強誘電体キャパシタは、分極の向きが反転し、“０”データを保持していた初期状態から“１”データを保持した状態に変化する。一方、グランドレベルに遷移するビット線に接続された保証セルの強誘電体キャパシタは、印加される電圧が非常に低いので初期状態を保つ（時刻Ｔ３、Ｔ４での分極状態を示す図１３Ｃ、図１３Ｄ参照）。
つまり、保証セルの２つの強誘電体キャパシタが保持しているデータは、メモリセルの強誘電体キャパシタが読み出し前に保持していたデータと伺じである。したがって、破壊読出しである強誘電体メモリにて、読み出し前にメモリセルが保持していたデータを、電荷による不安定な状態ではなく、安定した状態で確実に保持できる。
次に、読み出したデータをメモリセルに書き戻すリストア動作を行う。
ビット線ＢＬ、／ＢＬの電位をデータ出力時の電位に保持し、プレート線ＭＰＬの電位を“Ｌ”にすると、読み出し前に“１”データを保持していたメモリセルの強誘電体キャパシタは、図１２Ｅに示すように分極の向きが反転する（“１”データ書き込み）。なお、保証セルの強誘電体キャパシタは、図１３Ｅに示すように分極状態は変化しない。
その後、センスアンプ信号線ＳＡＥの電位を“Ｌ”にし、プリチャージ信号線ＰＲＣの電位を“Ｈ”にして、ビット線ＢＬ、／ＢＬをグランドレベルにプリチャージする。さらに、ワード線ＭＷＬを“Ｌ”にする。以上のようにしてリストア動作が完了し、メモリセルは図１２Ｆに示すように読み出し前の状態と同じ状態になる。
一方、リストア動作完了後の時刻Ｔ６において、保証セルの強誘電体キャパシタは、図１３Ｆに示すような分極状態である。リストア動作が完了すると、保証セルにて保持しているデータは不要なものとなり、次回のメモリセルからのデータ読み出し等の動作に対応可能な状態にするために保証セルを初期状態に戻さねばならない。リストア動作完了後の保証セルの状態は、読み出し前のメモリセルと同じ状態であり、保証セルの初期状態は、メモリセルのデータ読み出し動作完了時の状態とほぼ同様である。したがって、メモリセルからのデータ読み出しと同様の方法で、保証セルを初期化することができる。
具体的には、ワード線ＳＷＬを“Ｈ”にした状態で、プレート線ＳＰＬを“Ｈ”にする。この時刻Ｔ７において、保証セルの強誘電体キャパシタは、電荷を放出し図１３Ｇに示すように“０”データを保持している状態に変化し、その後ワード線ＳＷＬ及びプレート線ＳＰＬを“Ｌ”にする。これにより、時刻Ｔ８にて、保証セルの強誘電体キャパシタは、図１３Ｈに示すように初期状態に戻る。また、図１１に示したようにビット線ＢＬ、／ＢＬをグランドレベルにプリチャージしている際に、保証セルが初期化を行うことで処理に要する時間の増大を抑制することができる。
なお、保証セルの初期化において、ビット線ＢＬ、／ＢＬはフローティング状態ではなく、グランドレベルにクランプしておく。このときメモリセルでは、図１２Ｇ、図１２Ｈに示すように分極状態に変化は生じない。
また、保証フラグは、メモリセルに対するアクセス（読み出し動作及びリストア動作）を完了した後に初期化（“０”データに）する。保証フラグは、保証フラグセルが保証セルと同じワード線及びプレート線ＳＰＬに接続されているので、上述した保証セルの初期化動作により保証セルと同時に自動的に初期化される。
以上、詳しく説明したように第１の実施形態によれば、メモリセル６１が接続されるビット線ＢＬ、／ＢＬに保証セル６２を設け、メモリセル６１から読み出されたデータにより生成されたビット線ＢＬ、／ＢＬの微小電位をセンスアンプ６３で増幅するとき、同時に増幅されたビット線ＢＬ、／ＢＬの電位により保証セル６２に読み出されたデータを書き込む。
これにより、強誘電体メモリにおけるデータ保持機能が改善され、データの保持状態が不安定であった期間を短縮し、破壊読出しされたデータを不揮発な２値データとして確実に保持することができ、メモリセル６１から読み出されたデータを当該メモリセルに書き戻すリストア動作が完了する前に、不慮の事故が発生しても、読み出されたデータの消失を抑制することができる。また、電源供給に対する条件を緩和することができ、電源遮断によるデータの消失を防止するために従来の強誘電体メモリにて設けられていた電源用キャパシタを削減することができ、チップ面積の増大を抑制し、チップの有効利用を図ったり、チップを小型化したりすることができる。
以下に、第１の実施形態における強誘電体メモリでの起動動作について説明する。第１の実施形態における強誘電体メモリは、電源遮断等により読み出し及び書き込みシーケンスが異常終了しメモリセルのデータが破壊されている状態のときには、電源投入後の起動動作にて保証セルからメモリセルにデータを書き込む。起動動作における保証セルからメモリセルへのデータの書き込み処理は、アドレス情報の保存方法に依存するので、以下ではアドレス情報を保証セルに保存した場合と、図７及び図８に示したような不揮発性のラッチ回路に保存した場合とに分けて説明する。
＜アドレス情報を保証セルに保存した場合＞
図１４は、第１の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
メモリデバイス（強誘電体メモリ）に電源が投入されると、ステップＳ１にてセルフチェックフラグが“０”であるか否かを判断する。ここで、電源投入後のセルフチェックフラグの初期値は“０”である。したがって、メモリデバイスの動作モードがセルフチェックモードに遷移する。
なお、セルフチェックモードにてメモリデバイスが動作しているときには、メモリデバイスは、外部からの制御は一切受け付けないようにする。また、動作モードがセルフチェックモードであることを外部のコントローラ等に通知するために、メモリデバイスは、セルフチェックモードであることを示す信号（例えば、セルフチェックフラグを利用した信号）を外部に出力するようにしても良い。
次に、ステップＳ２にて保証ブロックの読み出しを行う。具体的には、保証セルのアドレス（メモリデバイス内のローカルアドレス）を指定することにより、メモリセルからのデータ読み出しと同様にして、ワード線ＳＷＬ及びプレート線ＳＷＬを活性化してアクティブブロックの保証セルからデータを読み出す。ここで、保証セルのアドレスは、保証セルへの誤アクセスによりデータが破壊されてしまうことを防止するために、メモリセルのアドレス等の通常のアドレスとは異なる、例えば外部からのアクセスが禁止されるアドレス領域等のアドレスである。したがって、保証セルにアクセスするためのデコード論理とメモリセルにアクセスするためのデコード論理とは独立させており、ワード線ＭＷＬ、ＳＷＬを独立して制御可能にしている。このようにすることで、使い勝手が良くなるとともに、ワード線を二重に選択して活性化してしまうことを防止できるという効果も得られる。
保証セルから読み出したデータは、センスアンプで増幅してビット線ＢＬ、／ＢＬに維持する。さらに、スリープブロックの保証セルから保証フラグ及びアドレス情報を読み出してセンスアンプで増幅した後、アドレス情報を内部アドレスバスＡＤＢに出力させ、スリープブロックの保証セルを初期化する。なお、アクティブブロックであるかスリープブロックであるかの判定は、保証フラグの値により判断する。
ステップＳ３にて、セルフチェックフラグの値を“１”に設定し、ステップＳ１に戻る。ステップＳ１での判断の結果、ステップＳ４に進み、保証フラグの値が“１”であるか否か、つまりリストア動作が完了しているか否かを判断する。ステップＳ４での判断の結果、保証フラグの値が“０”である場合には処理を終了して通常動作を開始する。
一方、ステップＳ４での判断の結果、保証フラグの値が“１”である場合には、ステップＳ２にて取得したアドレス情報のデコード結果に基づいて、データが破壊されたメモリセルに対応するワード線及びプレート線を選択的に活性化する。これにより、保証セルから読み出してビット線ＢＬ、／ＢＬに維持しているデータが、メモリセルに書き込まれることで、破壊されたデータの復元が完了し通常動作を開始する。
図１５は、アドレス情報を保証セルに保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。
図１５において、５５はプレート線駆動回路、５６はデータを保持するためのコラム部、５７は保証フラグを保持するためのコラム部である。
コラム部５７は、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）に接続され、ワード線ＭＷＬｊ及びプレート線ＭＰＬ１ｊ（ＭＰＬ２ｊ）により制御される複数のメモリセル１５１と、ワード線ＳＷＬ及びプレート線ＳＰＬ１（ＳＰＬ２）により制御される保証セル１５２と、センスアンプ１５３とを有している。
ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）と保証フラグ信号線ＦＧ１、／ＦＧ１（ＦＧ２、／ＦＧ２）とは、ゲートがコラム信号線ＣＬ１（ＣＬ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２３を介して接続される。また、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）は、ゲートがプリチャージコントロール信号線ＳＰＲ１（ＳＰＲ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２５を介してグランドに接続され、さらにビット線ＢＬ１（ＢＬ２）は保証フラグ出力線ＳＦ１（ＳＦ２）が接続される。
また、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）上には、ゲートがアドレス制御線ＡＤＣＴ１（ＡＤＣＴ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２６、ＭＮ２７が設けられている。
コラム部５６は、コラム部５７と同様に構成される。コラム部５６が有するビット線ＢＬ、／ＢＬは、ゲートがアドレス制御線ＡＤＣＴ１（ＡＤＣＴ２）に接続されたトランジスタＭＮ２６、ＭＮ２７を介してアドレスバスＡＤＢに接続されるとともに、ゲートがコラム信号線ＣＬ１（ＣＬ２）に接続されたトランジスタＭＮ２２、ＭＮ２３を介してデータバスＤＴＢに接続されている。
図１６は、図１５に示したアドレス制御線ＡＤＣＴ１、ＡＤＣＴ２の電位（アドレス制御信号）を生成する回路の一例を示す回路図である。
図１６において、ＳＦ１、ＳＦ２は保証フラグ出力線、ＳＣＨＫはセルフチェックフラグの値に係る電位を出力する信号線、ＢＳ１、ＢＳ２はブロック選択信号線である。信号線ＳＣＨＫは、動作モードがセルフチェックモードのときには“Ｈ”であり、そうでないとき（通常動作時）は“Ｌ”である。また、ブロック選択信号線ＢＳ１、ＢＳ２は、当該ブロックが選択されている、つまりアクティブブロックであるときには“Ｈ”であり、そうでないときには“Ｌ”である。
保証フラグ出力線ＳＦ１及び信号線ＳＣＨＫは、否定論理積演算回路（ＮＡＮＤ回路）１６１の入力端子にそれぞれ接続される。ＮＡＮＤ回路１６１の出力端子は、インバータ１６２を介して否定論理和演算回路（ＮＯＲ回路）１６３の一方の入力端子に接続される。ＮＯＲ回路１６３の他方の入力端子は、ブロック選択信号線ＢＳ２が接続され、出力端子はインバータ１６４を介してアドレス制御線ＡＤＣＴ２に接続される。
アドレス制御線ＡＤＣＴ１については、保証フラグ出力線ＳＦ２、信号線ＳＣＨＫ、ブロック選択信号線ＢＳ１が用いられ、ＮＡＮＤ回路１６５、インバータ１６６、１６８及びＮＯＲ回路１６７により同様に構成されるので説明は省略する。
以上のように構成することで、保証フラグ出力線ＳＦ２及び信号線ＳＣＨＫがともに“Ｈ”のとき、あるいはブロック選択信号線ＢＳ１が“Ｈ”のときのみ、アドレス制御線ＡＤＣＴ１は“Ｈ”になる。同様に、保証フラグ出力線ＳＦ１及び信号線ＳＣＨＫがともに“Ｈ”のとき、あるいはブロック選択信号線ＢＳ２が“Ｈ”のときのみ、アドレス制御線ＡＤＣＴ２は“Ｈ”になる。
図１７は、図１５に示したプリチャージコントロール信号線ＳＰＲ１、ＳＰＲ２の電位を生成する回路の一例を示す回路図である。
図１７において、ＳＦ１、ＳＦ２は保証フラグ出力線、／ＳＣＨＫはセルフチェックフラグの値の論理反転値に係る電位を出力する信号線、ＰＲＣはプリチャージ信号線、ＳＡＥはセンスアンプ信号線である。信号線／ＳＣＨＫは、動作モードがセルフチェックモードのときには“Ｌ”であり、そうでないとき（通常動作時）は“Ｈ”である。
ＡＮＤ回路１７９の一方の入力端子は、保証フラグ出力線ＳＦ１が接続され、他方の入力端子は、センスアンプ信号線ＳＡＥが接続される。ＡＮＤ回路１７１の一方の入力端子は、プリチャージ信号線ＰＲＣが接続され、他方の入力端子は、信号線ＳＦＣ１を介してＡＮＤ回路１７９の出力端子が接続される。ＡＮＤ回路１７２の一方の入力端子は、プリチャージ信号線ＰＲＣが接続され、他方の入力端子は、信号線／ＳＣＨＫが接続される。ＮＯＲ回路１７３の入力端子は、ＡＮＤ回路１７１、１７２の出力端子が接続され、出力端子はインバータ１７４を介してプリチャージコントロール信号線ＳＰＲ１に接続される。プリチャージコントロール信号線ＳＰＲ２については、プリチャージ信号線ＰＲＣ、保証フラグ出力線ＳＦ２、センスアンプ信号線ＳＡＥ、信号線／ＳＣＨＫが用いられ、ＡＮＤ回路１８０、１７５、１７６、ＮＯＲ回路１７７、インバータ１７８により同様に構成されるので説明は省略する。
図１８は、図１５に示したような強誘電体メモリでの起動動作を示すタイミングチャートである。なお、以下の説明では、ビット線ＢＬＳ、／ＢＬＳ、及び保証フラグ出力線ＳＦＳを有する側のブロックをスリープブロックとし、ビット線ＢＬＡ、／ＢＬＡ、及び保証フラグ出力線ＳＦＡを有する側のブロックをアクティブブロックとして説明する。
メモリデバイス（強誘電体メモリ）に電源が投入され、メモリデバイスの動作モードがセルフチェックモードに遷移すると信号線ＳＣＨＫの電位が“Ｈ”になる。
ワード線ＳＷＬ及びプレート線ＳＰＬの電位が“Ｈ”になることで、保証セルに保持されているデータに応じてビット線ＢＬＳ、／ＢＬＳ、ＢＬＡ、／ＢＬＡの電位が上昇する。さらに、センスアンプ信号線ＳＡＥの電位が“Ｈ”になることで、ビット線ＢＬＳ、／ＢＬＳ間の微小電位差、及びビット線ＢＬＡ、／ＢＬＡ間の微小電位差がそれぞれ増幅される。これにより、スリープブロック側の保証セルに保持されていた保証フラグ及びアドレス情報が、デジタルデータとして保証フラグ出力線ＳＦ１、内部アドレスバスＡＤＢに読み出される。内部アドレスバスＡＤＢに読み出されたアドレス情報は、ラッチされアドレス信号ＡＤＤとして少なくとも起動動作の期間は保持される。
続いて、プリチャージ信号線の電位が“Ｈ”になることで、ビット線ＢＬＳ及び保証フラグ出力線ＳＦ１の電位が“Ｌ”になる。センスアンプ信号線ＳＡＥ、プレート線ＳＰＬ、ワード線ＳＷＬが順次“Ｌ”になる。
プリチャージ信号線の電位が再び“Ｌ”になり、時刻Ｔ１１以降にて保証セルからメモリセルへのデータの書き込み、及び保証セルの初期化が行われる。まず、アドレス信号ＡＤＤに基づいてワード線ＷＬｘの電位が選択的に“Ｈ”なった後、センスアンプ信号線ＳＡＥの電位が“Ｈ”になる。さらに、プレート線ＰＬｘの電位が選択的に“Ｈ”になり、所定期間が経過した後“Ｌ”になる。これにより、アクティブブロック側の保証セルから読み出したデータによるビット線ＢＬＡ、／ＢＬＡの電位を用いて、メモリセルに“０”データ及び“１”データがそれぞれ書き込まれ、破壊されたデータが復元される。
その後、ワード線ＳＷＬ及びプレート線ＳＰＬが順次“Ｈ”になり、保証セルを初期化する。ワード線ＳＷＬ及びプレート線ＳＰＬが“Ｌ”になり、動作モードがセルフチェックモードから通常動作状態に遷移する（信号線ＳＣＨＫの電位が“Ｌ”になる。）。
＜アドレス情報を不揮発性のラッチ回路に保存した場合＞
図１９は、第１の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。なお、この図１９において、図１４に示したステップと同一の処理を実行するステップには同一の符号を付し、同一ではないが対応する処理を実行するステップには、同じ符号に’を付している。
図１９に示した強誘電体メモリでの起動動作は、ステップＳ２’での処理、及びステップＳ４とステップＳ５との間にてアドレス情報の読み出し（ステップＳ１１）を実行する点が異なるだけで、図１４に示した強誘電体メモリでの起動動作と同様である。
以下では、ステップＳ２’及びステップＳ１１についてのみ説明する。
図１４に示したステップＳ２においては、保証セルからデータ、保証フラグ及びアドレス情報を読み出しているが、ステップＳ２’では、保証セルにアドレス情報が保存されていないので、保証セルからデータ及び保証フラグのみを読み出す。
ステップＳ４での判断の結果、保証フラグの値が“１”である場合に進むステップＳ１１では、不揮発性のラッチ回路からアドレス情報を読み出し、アドレスバスを介して各バンクに供給し、ステップＳ５に進む。
図２０は、アドレス情報を不揮発性のラッチ回路に保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。なお、この図２０において、図１５に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
図２０において、図１５に示した強誘電体メモリにおけるバンクの構成と異なる点は、ＮチャネルＭＯＳトランジスタＭＮ２６、ＭＮ２７のゲートをグランドに接続した点のみである。アドレス情報を不揮発性のラッチ回路に保存するようにした場合には、保証セルから読み出したデータを内部アドレスバスＡＤＢに出力することはないので、トランジスタＭＮ２６、ＭＮ２７は常にオフ状態にする。なお、トランジスタＭＮ２６、ＭＮ２７は設けなくても良い。
また、図２０に示した強誘電体メモリでの起動動作は、アドレス情報を不揮発性のラッチ回路から読み出すだけが異なり、図１８に示したタイミングチャートと同様の動作である。図２０に示した強誘電体メモリでの起動動作全体についての動作説明は省略し、不揮発性のラッチ回路でのアドレス情報の読み出し及び書き込みについてのみ説明する。
図２１は、図８に示した不揮発性の強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。なお、図２１においては、説明の便宜上、強誘電体キャパシタＣ１０〜Ｃ１３における分極の方向を２値論理値に対応させて示している。また、読み出し動作開始時は、強誘電体キャパシタＣ１０、Ｃ１１、Ｃ１３は“０”データに対応する分極の向きであり、強誘電体キャパシタＣ１２は“１”データに対応する分極の向きであるとする。
強誘電体ラッチ回路からアドレス情報を読み出す際には、ＳＲＡＭセルの電源供給を遮断した状態（信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｈ”、“Ｌ”の状態）で信号線ＳＰＬの電位を“Ｈ”にすると、強誘電体キャパシタＣ１２、Ｃ１３に保持されているデータに応じた電位がＳＲＡＭセルのノードＮＤＸ、ＮＤＺに発生する。図２１に示す例では、強誘電体キャパシタＣ１２、Ｃ１３は、それぞれ“１”データ、“０”データを保持しているので、ノードＮＤＸの電位がノードＮＤＺの電位より高くなる。
その後、信号線ＰＮＤ、ＮＮＤの電位をそれぞれ“Ｌ”、“Ｈ”にしてＳＲＡＭセルに電源を供給すると、ノードＮＤＸ、ＮＤＺが電位差に基づいてＳＲＡＭセルにより増幅され、電源電圧及びグランドレベルにそれぞれ遷移する。信号線ＳＣＬの電位を“Ｈ”にすると、ノードＮＤＸ、ＮＤＺの電位が信号線ＳＸ、ＳＺに伝達され、時刻Ｔ２１においてデジタルデータのアドレス情報ＡＤＤが得られる。
そして、リセット信号ＲＳＴを“Ｈ”にして、信号線ＳＸ、ＳＺの電位をグランドレベルにした後、信号線ＳＰＬを“Ｈ”にして強誘電体キャパシタＣ１２、Ｃ１３を初期化する。
図２２は、図８に示した不揮発性の強誘電体ラッチ回路での通常動作時におけるアドレス情報の書き込み動作を示すタイミングチャートである。なお、図２２においても、図２１と同様に、強誘電体キャパシタＣ１０〜Ｃ１３における分極の方向を２値論理値に対応させて示している。
強誘電体ラッチ回路にアドレス情報を書き込む際には、アドレスバッファにて外部から入力されるアドレスＰＡＤから相補信号が生成され、信号線ＳＸ、ＳＺを介して供給される。したがって、信号線ＳＰＬの電位を“Ｌ”に維持し信号線ＳＣＬの電位を“Ｈ”にすると（時刻Ｔ３１）、信号線ＳＸ、ＳＺの電位がノードＮＤＸ、ＮＤＺにそれぞれ伝達され、強誘電体キャパシタＣ１２、Ｃ１３に信号線ＳＸ、ＳＺの電位に応じたデータが書き込まれる。
そして、強誘電体キャパシタＣ１２、Ｃ１３を初期化するときには、ＳＲＡＭセルの電源供給を遮断した状態でリセット信号ＲＳＴの電位を“Ｈ”にし、信号線ＳＸ、ＳＺ（ノードＮＤＸ、ＮＤＺ）の電位を“Ｌ”にする。信号線ＳＰＬの電位を“Ｈ”にすることにより（時刻Ｔ３２）、強誘電体キャパシタＣ１２、Ｃ１３のデータが破壊読出しされ、強誘電体キャパシタＣ１２、Ｃ１３は初期化される。
以上のように第１の実施形態における強誘電体メモリにおいては、電源投入後の起動動作時に保証ブロック、特に保証フラグセルのデータを読み出し、読み出し及び書き込みシーケンスが完了している状態で電源が遮断されたか否かを判断する。そして、保証フラグが設定されている（“１”である）場合には、シーケンスが完了していない状態で電源が遮断された（リストア動作が失敗した）と判断し、保持されているアドレス情報に基づいて、保証セルに保持されているデータをメモリセルに書き込み復元する。
（第２の実施形態）
次に、第２の実施形態について説明する。
上述した第１の実施形態における強誘電体メモリは、図６に示したようにメモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉに保証セルを追加し、メモリセル６１と保証セル６２とは常に電気的に接続された状態である。したがって、保証セル６２の追加による容量の増加によりセンスアンプ６３の動作速度（センス速度）の低下を招いたり、保証セル６２の初期化時に放出される電荷によりビット線ＢＬｉ、／ＢＬｉを充電してしまったりすることが考えられる。
そこで、以下に説明する本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリは、ビット線上に設けたトランスファゲート（トランジスタ）によりメモリセルと保証セルとを電気的に切り離すことができるようにし、メモリセルが接続されているビット線に対する保証セルの電気的な接続状態を制御可能にするものである。
本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリの全体及びバンクの構成は、上記図４及び図５に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図２３は、第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。なお、この図２３において、図６に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図２３に示すコラム部と図６に示したコラム部との相違点は、以下に説明する２つである。まず、図２３に示すコラム部は、メモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉと、保証セルが接続されているビット線ＢＬｉ’、／ＢＬｉ’とを、ゲートが制御信号線ＳＣＬに接続されたＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ２８、ＭＮ２９を介して接続する。また、図２３に示すコラム部は、保証セルが接続されているビット線ＢＬｉ’、／ＢＬｉ’を、ビット線ＢＬｉ、／ＢＬｉとは独立してグランドレベルにプリチャージできるように、ゲートがプリチャージ信号線ＰＲＣ’に接続され、ビット線ＢＬｉ’、／ＢＬｉ’をグランドレベルに対して接続可能なＮチャネルＭＯＳトランジスタＭＮ３０、ＭＮ３１を設けている。
第２の実施形態における強誘電体メモリのデータ読み出しシーケンスは、上述した第１の実施形態における強誘電体メモリとほぼ同様に行うことができる。
さらに、第２の実施形態における強誘電体メモリでは、メモリセルからデータを読み出した後、当該メモリセルに外部から入力されるデータを書き込む、リード・モディファイ・ライトと呼ばれるシーケンスにおいても、シーケンスが完了するまでメモリセルから読み出したデータを保証セルに保持することができる。
具体的には、メモリセルからデータを読み出す際には、保証セル６２がビット線ＢＬｉ、／ＢＬｉに対して電気的に接続されるように制御信号線ＳＣＬの電位を“Ｈ”にする。一方、メモリセルに外部からデータを書き込む際には、保証セル６２に保持しているデータが破壊されるのを防止するために、ビット線ＢＬｉ、／ＢＬｉの電位が書き込むデータにより変化する前に、制御信号線ＳＣＬの電位を“Ｌ”にして保証セル６２とビット線ＢＬｉ、／ＢＬｉとの電気的な接続を切断する。これにより、保証セル６２に書き換え前のデータを保持し、不慮の事故等によりリード・モディファイ・ライトシーケンスが完了しなかった場合には、保証セル６２に保持しているデータを第１の実施形態と同様にしてメモリセル６１に書き込むことができる。したがって、データの消失を防止することができるとともに、当該シーケンスを実行する前の状態を確保でき、当該シーケンスを再度実行することが可能になる。
以上のように第２の実施形態によれば、第１の実施形態にて得られる効果に加え、以下に示すような効果が得られる。
まず、保証セル６２を使用しない場合には、保証セル６２が有する容量をメモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉから切り離すことで、不要な容量の充放電を回避し、センス速度を向上させることできるとともに消費電力を低減することができる。また、保証セル６２に対するアクセス回数を減少させることが可能になり、保証セル６２のセル特性が劣化することを防止することができる。
また、ビット線ＢＬｉ、／ＢＬｉ、及びビット線ＢＬｉ’、／ＢＬｉ’をグランドレベルにプリチャージするためのプリチャージ用トランジスタをそれぞれ設けたことで、初期化のタイミング等が異なる場合であっても、ビット線ＢＬｉ、／ＢＬｉとビット線ＢＬｉ’、／ＢＬｉ’とを独立して制御できる。これにより、グランド配線への電荷の集中による接地電位のゆれやノイズを抑制できるとともに、一度放電されグランドレベルにプリチャージされたビット線ＢＬｉ、／ＢＬｉが保証セル６２の初期化により再度充電されてしまうことを防止し、プリチャージ時間の増大を抑制することができる。
さらに、制御信号線ＳＣＬを当該強誘電体メモリにおけるパッド部あるいはチップが有する外部端子に接続して、保証セル６２によるデータ保証機能を有効にするか否かを制御できるようにしても良い。例えば、制御信号線ＳＣＬをパッド部に接続した場合には、ボンディングワイヤー等により電源電圧またはグランドレベルに対して接続することで、データ保証機能を有効にするか否かをチップの製造時に制御することができる。また、例えば、制御信号線ＳＣＬをチップが有する外部端子に接続した場合には、電源が供給されている状態であっても、ユーザ毎に外部からデータ保証機能を有効にするか否かを容易に制御することができる。また、データ保証機能を使用しない場合には、保証セル６２にはデータの書き込みは行われないので、電源投入後の起動動作にてセルフチェックを実行しないようにして電源投入後の起動時間を短縮することができる。
なお、上述した説明では、ゲートが制御信号線ＳＣＬに接続されたトランスファゲートＭＮ２８、ＭＮ２９をメモリセル６１と保証セル６２との間のビット線上に設けるようにしているが、ゲートが制御信号線ＳＣＬに接続されたトランスファゲートＭＮ２８、ＭＮ２９を介して保証セル６２とビット線ＢＬｉ、／ＢＬｉを接続するようにしても良い。
（第３の実施形態）
次に、第３の実施形態について説明する。
例えば、メモリセルが接続されたビット線に対して保証セルを１つ接続した場合には、当該保証セルにアクセスが集中し、メモリセルに比べて非常に短期間でセル特性が劣化することが考えられる。そこで、本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、メモリセルが接続されたビット線に対して保証セルを複数接続して、１つの保証セルにアクセスが集中してしまうことを防止し、保証セルのセル特性が劣化することを抑制するものである。
本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、上述した第１及び第２の実施形態における強誘電体メモリと同様に構成される。
図２４は、第３の実施形態における強誘電体メモリの特徴的要素を示す図であり、強誘電体メモリのバンクにおけるアドレスデコーダ２４１、２４２、メモリセルブロック５８及び保証ブロック５９を示している。
メモリセルブロック５８は、ロウ方向（ワード線ＭＷＬ）を選択するアドレスにより区分された第１〜第４のメモリセルブロックＢＬＫ１〜ＢＬＫ４により構成される。また、保証ブロック５９は、第１〜第４のブロックＢＬＫ１〜ＢＬＫ４にそれぞれ対応した第１〜第４の保証ブロックＳＣ１〜ＳＣ４により構成され、あるビット線に接続された４つの保証セルのそれぞれは、第１〜第４の保証ブロックＳＣ１〜ＳＣ４にそれぞれ配置される。なお、図２４においては、メモリセルブロック５８及び保証ブロック５９は、４つのブロックにより構成しているが、４つに限らず、ブロックの数は任意である。
アドレスデコーダ２４１は、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをデコードして１つのワード線ＭＷＬを選択的に活性化する（電位を“Ｈ”にする）。同様に、アドレスデコーダ２４２は、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをデコードして１つのワード線ＳＷＬを選択的に活性化する。
つまり、図２４に示すように構成した強誘電体メモリでは、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをアドレスデコーダ２４１にてデコードした結果、第１のメモリセルブロックＢＬＫ１のワード線ＭＷＬが選択的に活性化されるときには、第１の保証ブロックＳＣ１のワード線ＳＷＬが選択的に活性化される。また、例えば、第３のメモリセルブロックＢＬＫ３のワード線ＭＷＬが選択的に活性化されるときには、第３の保証ブロックＳＣ３のワード線ＳＷＬが選択的に活性化される。なお、活性化するワード線ＳＷＬの選択は、アドレスデコーダ２４２によるロウ方向のアドレスのデコード結果に基づいて行われる。
以上のように第３の実施形態によれば、複数の保証セルを同じビット線に接続して、ロウ方向のアドレスに応じて、自動的に複数の保証セルのうち、１つの保証セルを選択してアクセスするようにする。これにより、保証セルへのアクセスを分散して保証セルのセル特性劣化を抑制することができる。
なお、上述した第１〜第３の実施形態においては、２Ｔ／２Ｃ型メモリセルにより構成されたコラム部５６を有する強誘電体メモリを一例として説明したが、本発明は１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
まず、強誘電体メモリの原理について説明する。
図１は、強誘電体キャパシタのヒステリシス特性を示す図である。横軸は強誘電体キャパシタに印加される印加電圧であり、縦軸は分極電荷量である。
図１において、印加電圧が０Ｖ→＋ＶＤＤ（電源電圧）→０Ｖ→−ＶＤＤ→０Ｖと変化すると、分極電荷は点Ｐ１→Ｐ２→Ｐ３→Ｐ４→Ｐ１と変化する。図１に示すようにヒステリシス曲線上には、印加電圧０Ｖにて分極の向きが異なり分極電荷を有する２つの安定した点Ｐ１、Ｐ３がある。この点Ｐ１、Ｐ３に“１”、“０”のデジタルデータを対応させることにより、強誘電体キャパシタがデータを保持するメモリ素子を構成する。
また、点Ｐ１、Ｐ３は、電圧が印加されなくても強誘電体キャパシタが分極状態を維持していることを示しており、強誘電体キャパシタはメモリ素子としてデータの不揮発性を示す。なお、強誘電体キャパシタは、分極の向きを保持データに対応させており、“１”、“０”のデータが入れ替わるときに分極の向きが逆向きに変化し、「分極の反転」と呼ばれる。
図２Ａは、強誘電体メモリのメモリセル（２Ｔ／２Ｃ型セル）の構成例を示す図である。メモリセル２１は、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ１、ＭＮ２と、２つの強誘電体キャパシタＣ１、Ｃ２とで構成され、強誘電体キャパシタＣ１、Ｃ２により１つのデータを相補データの関係で保持する。
強誘電体キャパシタＣ１の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ１を介してビット線ＢＬに対して接続され、他方の電極はプレート線ＰＬに接続される。同様に、強誘電体キャパシタＣ２の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ２を介してビット線／ＢＬ（ビット線ＢＬと／ＢＬとは相補の関係）に対して接続され、他方の電極はプレート線ＰＬに接続される。
図２Ｂは、強誘電体メモリのメモリセル（１Ｔ／１Ｃ型セル）の構成例を示す図である。メモリセル２２及びリファレンス電位を出力するためのリファレンスセル２３は、１つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ３、ＭＮ４と、１つの強誘電体キャパシタＣ３、Ｃ４とでそれぞれ構成される。
強誘電体キャパシタＣ３の一方の電極は、ゲートがワード線ＷＬに接続されたトランジスタＭＮ３を介してビット線ＢＬＡに対して接続され、他方の電極はプレート線ＰＬに接続される。また、強誘電体キャパシタＣ４の一方の電極は、ゲートがリファレンスワード線ＲＷＬに接続されたトランジスタＭＮ４を介してビット線ＢＬＢに対して接続され、他方の電極はリファレンスプレート線ＲＰＬに接続される。
強誘電体メモリは、上述のようにＤＲＡＭと同様のメモリセル構造であり、ＤＲＡＭと同等の高集積化が可能である。
ここで、ＤＲＡＭは誘電体キャパシタに電荷を蓄積することでデータを保持している。ＤＲＡＭは、トランスファゲートを開ける（オン状態にする）と、誘電体キャパシタから放電された電荷によりデータに対応する微小電位がビット線に発生し、この微小電位をセンスアンプで増幅して“１”、“０”データを取り出している。
一方、強誘電体メモリは、ＤＲＡＭとは異なり、強誘電体キャパシタに電荷という形態でデータを保持しておらず、分極という形態でデータを保持している。そのため、強誘電体メモリは、トランスファゲートを開けるだけでは強誘電体キャパシタに保持されているデータを取り出すことができない。
強誘電体キャパシタは、分極電荷量が変化すると、変化前後の分極電荷量の差に相当する電荷を発生する。したがって、メモリセルからのデータの読み出しは、強誘電体キャパシタに電圧を印加して、ヒステリシス曲線上を移動させる（分極電荷量を変化させる）必要がある。そこで、強誘電体メモリにてデータを読み出す際には、強誘電体キャパシタのプレート線側の電極に正の電圧を印加している。
図３は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートであり、メモリセルが２Ｔ／２Ｃ型セルで構成された強誘電体メモリの場合を一例として示している。以下の説明では、図２Ａを適宜参照して説明する。
プリチャージ信号線ＰＲＣの電位をロウレベル（例えばグランドレベル（接地電位）、以下“Ｌ”と記す。）にしてビット線ＢＬ、／ＢＬをフローティング状態にした後、ワード線ＷＬの電位をハイレベル（例えば電圧＋ＶＤＤ、以下“Ｈ”と記す。）にしてトランスファゲートＭＮ１、ＭＮ２を開く（オン状態にする。）。さらに、プレート線ＰＬの電位を“Ｈ”にして強誘電体キャパシタＣ１、Ｃ２に電圧を印加すると、メモリセル（強誘電体キャパシタ）に保持されているデータに応じた量の電荷が、強誘電体キャパシタＣ１、Ｃ２からビット線ＢＬ、／ＢＬにそれぞれ供給されてビット線ＢＬ、／ＢＬに微小電位が生成される。
続いて、センスアンプ信号線ＳＡＥの電位を“Ｈ”にしてセンスアンプを活性化することで、ビット線ＢＬ、／ＢＬ間の微小電位差がセンスアンプで増幅され、“１”データまたは“０”データが読み出される。以上のようにしてメモリセルからデータが読み出されるが、期間Ｔｒにおいて、“０”データを保持していた強誘電体キャパシタは分極の向きが変化せず、“１”データを保持していた強誘電体キャパシタは分極が反転する。
そこで、ビット線ＢＬ、／ＢＬの電位を保持した状態で、プレート線ＰＬの電位を“Ｌ”にする。これにより、“１”データを保持していた強誘電体キャパシタＣ１、Ｃ２は、読み出し時とは逆方向になるビット線ＢＬ、／ＢＬ側からプレート線ＰＬ側の方向に電圧（図１における−ＶＤＤに相当する。）が印加され、図１に示したように分極が反転する（“１”データの領域に遷移する。）。このようにして期間Ｔｗにおいて、メモリセルへの“１”データの書き込み（リストア動作）を行う。
そして、信号線ＳＡＥ、ＰＲＣの電位をそれぞれ“Ｌ”、“Ｈ”にし、さらにワード線ＷＬの電位を“Ｌ”にしてトランスファゲートＭＮ１、ＭＮ２を閉じ（オフ状態にして）、読み出しシーケンスを終了する。
（第１の実施形態）
本発明の第１の実施形態による半導体記憶装置は、電源遮断等の事故が不意に発生してリストア動作前に読み出しシーケンスが異常終了した場合であっても、データが消失することを抑制する。そのために、装置内部にて通常時にデータを保持するメモリセルからビット線にデータが読み出されるのと同時に、一時的にデータを保持するための保証セルに読み出されたデータを書き込み、保持する。また、アドレス情報（アドレスデータ）もデータが読み出されたメモリセルを特定するための位置情報として保持する。そして、読み出しシーケンスがリストア動作前に異常終了した場合には、起動動作時に保証セルに保持されているデータをアドレス情報に基づいてメモリセルに書き込み可能にする。
図４は、本発明の第１の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。第１の実施形態における強誘電体メモリは、図４に示すように周辺回路４０と複数のバンク４１とを有する。周辺回路４０は、外部から入力されるアドレス情報を内部のアドレスバスに対して出力するためのアドレスバッファやデータバスを介してデータを入力及び出力するための入出力バッファや各制御回路等を含む。
図５は、図４に示したバンク４１の構成例を示すブロック図である。バンク４１は、２つのブロック５１−Ａ、５１−Ｂ、ワード線駆動回路５２、ブロック５１−Ａ、５１−Ｂにそれぞれ対応して設けられた制御回路５３−Ａ、５３−Ｂ、スイッチ５４−Ａ、５４−Ｂにより構成される。ワード線駆動回路５２は、アドレス情報のデコード結果等に応じて選択的にワード線ＭＷＬｊ、ＳＷＬを活性化する。制御回路５３−Ａ、５３−Ｂは、アドレスバスＡＤＢを介して入力されるアドレス情報に応じて、アドレスバスＡＤＢとブロック５１−Ａ、５１−Ｂとの間にそれぞれ設けられたスイッチ５４−Ａ、５４−Ｂの制御等を行う。
ブロック５１−Ａは、アドレス情報のデコード結果等に応じて選択的にプレート線ＭＰＬｊ−Ａを活性化するプレート線駆動回路５５−Ａと、データを保持するための複数のコラム部５６と、保証フラグを保持するためのコラム部５７とを有する。コラム部５６、５７は、図５においては図示していないが、ワード線ＭＷＬｊ、ＳＷＬ及びプレート線ＭＰＬｊ−Ａ、ＳＰＬ−Ａに直交する方向に設けた２本のビット線をそれぞれ有する。
コラム部５６において、ワード線ＭＷＬｊ及びプレート線ＭＰＬｊ−Ａとビット線との交差部にメモリセルが設けられ、ワード線ＳＷＬ及びプレート線ＳＰＬ−Ａとビット線との交差部に保証セルが設けられる。
また、コラム部５７において、ワード線ＳＷＬ及びプレート線ＳＰＬ−Ａとビット線との交差部に、保証フラグを保存する保証フラグセルが設けられる。ここで、保証フラグは、読み出しシーケンス及び書き込みシーケンス等のシーケンスが正常に完了したか否か、すなわち保証セルの動作が完了したか否かを示すものである。保証フラグセルは、保証セルと同様に構成されるが、図５に示したようにコラム部５７を設けデータ保証に用いる保証セルとは独立して１系統設ける。ブロック内のメモリセル群はメモリセルブロック５８−Ａを構成する。同様に、保証セル群は保証ブロック５９−Ａを構成し、コラム部５７における保証ブロック５９−Ａを保証フラグセル部６０−Ａと称する。
なお、上記ワード線ＭＷＬｊ及びプレート線ＭＰＬｊ−Ａにおいて、ｊは添え字であり、ｊ＝１〜ｘ（ｘは任意）の自然数である。ブロック５１−Ｂは、ブロック５１−Ａと同様の構成であるので説明は省略する。ワード線ＭＷＬｊ、ＳＷＬはバンク４１毎に設けられ、プレート線ＭＰＬｊ−Ａ、ＳＰＬ−Ａ、ＭＰＬｊ−Ｂ、ＳＰＬ−Ｂはブロック５１−Ａ、５１−Ｂ毎に設けられる。
ブロック５１−Ａ、５１−Ｂは、両方のブロックのプレート線ＭＰＬｊ−Ａ、ＭＰＬｊ−Ｂが同時に活性化されることはなく、一方のブロックのプレート線が選択的に活性化されるときには、他方のブロックのプレート線はすべて不活性状態である。以下では、プレート線が活性化されるブロックを「アクティブブロック」と称し、すべてのプレート線が不活性化状態を保つブロックを「スリープブロック」と称する。
アドレス情報を保証セルに保持する場合には、アドレス情報は、ワード線ＭＷＬｊが選択的に活性化されているアクティブバンクのスリープブロック側の保証セルに書き込まれて保持される。具体的には、メモリデバイス（強誘電体メモリ）に対して外部からアクセスがあると、入力されたアドレス情報はアドレスバッファでラッチされ、同時にアドレスバスＡＤＢを介して各バンク４１に供給される。各バンク４１に供給されたアドレス情報にバンク選択情報が含まれている場合には、バンク選択情報は不要な情報であるので取り除く。この処理は、各バンク４１が有するアドレスデコーダ部にて同様の処理を施しているので、その結果を利用するようにしても良い。
以上のようにして取得したロウ方向のアドレス情報（ワード線ＭＷＬｊを特定可能な選択情報）をアドレスデコード部により選択されたスリープブロック側の保証セルに書き込み保持する。これにより、不揮発性を有する保証セルによりアドレス情報を保持することができ、不意に電源遮断等が発生してもアドレス情報の消失を回避することができる。アドレス情報の保証セルへの書き込みは、予めワード線ＳＷＬの電位を“Ｈ”にして、取得したアドレス情報に応じた電位を保証セルに接続されたビット線に供給することにより行われる。また、アドレス情報を書き込んだ保証セルは、ビット線の電位を“Ｌ”にしてプレート線ＳＰＬの電位を電源電圧ＶＤＤにすることにより初期化される。
図６は、コラム部５６の一例を示す回路図であり、メモリセル及び保証セルが２Ｔ／２Ｃ型セルで構成されたコラム部を一例として示している。
図６において、ＢＬｉ、／ＢＬｉはビット線、ＭＷＬｊ、ＳＷＬはワード線、ＭＰＬｊ、ＳＰＬはプレート線、ＰＲＣはプリチャージ信号線、ＣＬはコラム信号線、ＤＢｉ、／ＤＢｉはデータバスに接続されるデータ信号線、ＰＳＡ、ＮＳＡは制御信号線である。
コラム部５６は、ワード線ＭＷＬｊ及びプレート線ＭＰＬｊにより制御される複数のメモリセル６１と、ワード線ＳＷＬ及びプレート線ＳＰＬにより制御される保証セル６２とを有し、メモリセル６１及び保証セル６２は、ビット線ＢＬｉ、／ＢＬｉに同様に接続される。また、コラム部５６は、ビット線ＢＬｉ、／ＢＬｉ間の電位差を増幅するためのセンスアンプ６３を有する。
メモリセル６１は、接続されるワード線ＭＷＬｊ及びプレート線ＭＰＬｊが異なるだけで同じ構成であるので、ワード線ＭＷＬ１、プレート線ＭＰＬ１に接続されたメモリセル６１を参照して構成を説明する。
メモリセル６１は、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ５、ＭＮ６と、２つの強誘電体キャパシタＣ５、Ｃ６とで構成される。強誘電体キャパシタＣ５の一方の電極は、ゲートがワード線ＭＷＬ１に接続されたトランジスタＭＮ５を介してビット線ＢＬｉに対して接続され、他方の電極はプレート線ＭＰＬ１に接続される。強誘電体キャパシタＣ６の一方の電極は、ゲートがワード線ＭＷＬ１に接続されたトランジスタＭＮ６を介してビット線／ＢＬｉに対して接続され、他方の電極はプレート線ＭＰＬ１接続される。
保証セル６２は、メモリセル６１と同様に構成され、２つのＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ７、ＭＮ８と、２つの強誘電体キャパシタＣ７、Ｃ８とで構成される。強誘電体キャパシタＣ７、Ｃ８の一方の電極は、ゲートがワード線ＳＷＬに接続されたトランジスタＭＮ７、ＭＮ８を介してビット線ＢＬｉ、／ＢＬｉに対して接続され、他方の電極はプレート線ＳＰＬに接続される。
センスアンプ６３は、制御信号線ＰＳＡを介して駆動電圧が供給される２つのＰチャネルＭＯＳトランジスタ（プルアップ・トランジスタ）ＭＰ１、ＭＰ２と、制御信号線ＮＳＡを介して駆動電圧が供給される２つのＮチャネルＭＯＳトランジスタ（プルダウン・トランジスタ）ＭＮ９、ＭＮ１０とで構成される。
ＭＮ１１、ＭＮ１２は、ＮチャネルＭＯＳトランジスタ（コラムゲート）である。トランジスタＭＮ１１、ＭＮ１２のゲートはコラム信号線ＣＬに接続され、ドレインはビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースはデータ信号線ＤＢｉ、／ＤＢｉにそれぞれ接続される。ＭＮ１３、ＭＮ１４は、ＮチャネルＭＯＳトランジスタである。トランジスタＭＮ１３、ＭＮ１４のゲートはプリチャージ信号線ＰＲＣに接続され、ドレインはビット線ＢＬｉ、／ＢＬｉにそれぞれ接続され、ソースは基準電位ＶＳＳ（例えば、グランドレベル（ＧＮＤ））が供給されるノードに接続される。なお、以下の説明では、基準電位ＶＳＳをグランドレベルとし、説明の便宜上、「基準電位ＶＳＳが供給されるノードに接続される」ことを「グランドに接続される」と称す。
なお、図６においては、保証セル６２をメモリセル６１と同様の２Ｔ／２Ｃ型セルで構成するために保証セル６２を制御するワード線ＳＷＬを設けている。しかしながら、各コラム部５６が１つのみ保証セル６２を有する場合には、ワード線ＳＷＬを設けずに、２つの強誘電体キャパシタＣ７、Ｃ８のみで保証セル６２を構成するようにしても良い。その場合には、強誘電体キャパシタＣ７、Ｃ８の一方の電極をビット線ＢＬ、／ＢＬｉにそれぞれ接続し、他方の電極をプレート線ＳＰＬに接続する。
同様に、各コラム部５６が１つのみ保証セル６２を有する場合には、図６に示したように保証セル６２を構成してトランジスタＭＮ７、ＭＮ８のゲートを電源電圧ＶＤＤに接続するようにしても良い。
また、コラム部５７については、ビット線ＢＬｉ、／ＢＬｉがトランジスタＭＮ１１、ＭＮ１２を介して接続される信号線が、データ信号線ＤＢｉ、／ＤＢｉでなく、保証フラグを設定するための保証フラグ信号線であるだけで、コラム部５６と同様の構成であるので説明は省略する。
上述した説明では、アドレス情報を保証セルに保持するとしたが、この方式ではアドレス情報が消失することを防止できるが、回路構成が複雑になったり、メモリセルに対するアクセスを実行する前に、アドレス情報を保証セルに書き込まなければならず、アクセス処理に要する時間が長くなったりする（アクセスサイクルが遅くなったりする。）ことが考えられる。そこで、図７に示すように外部からアドレス情報ＰＡＤが入力されるアドレスバッファ部７１に不揮発性の強誘電体ラッチ回路を設けて、保証セルでなく強誘電体ラッチ回路によりアドレスバッファ部７１にてアドレス情報を保持し、必要に応じてバンク（ブロック）に供給するようにしても良い。
この方式を用いると、メモリセルに対するアクセスへのオーバーヘッド（負荷）を極力抑えることができるとともに、アドレス情報を保証セルに書き込む必要がないことからアドレス情報の書き込みに係るビット線の充放電が行われず、アドレス情報を保証セルに書き込む方式よりも消費電力を低減することができる。なお、この図７において、図４に示したブロックと同一の機能を有するブロックには同一の符号を付している。
図８は、アドレスバッファ部７１に設ける強誘電体ラッチ回路の一構成例を示す回路図である。図８において、ＭＰ３〜ＭＰ５及びＭＮ１５〜ＭＮ２１は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタであり、Ｃ１０〜Ｃ１３は強誘電体キャパシタである。
トランジスタＭＰ３とＭＮ１５、及びトランジスタＭＰ４とＭＮ１６が、インバータをそれぞれ構成し、この２つのインバータが交差結合されＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを構成する。当該ＳＲＡＭセルは、ゲートが信号線ＰＮＤ、ＮＮＤに接続されたトランジスタＭＰ５、ＭＮ１７を介して、電源が供給される。
ＳＲＡＭセルの一方の入出力ノードは、ゲートが信号線ＳＣＬに接続されたトランジスタＭＮ１８を介して信号線ＳＸに接続され、他方の入出力ノードは、ゲートが信号線ＳＣＬに接続されたトランジスタＭＮ１９を介して信号線ＳＺに接続される。また、信号線ＳＸ、ＳＺは、ゲートがリセット信号線ＲＳＴに接続されたトランジスタＭＮ２０、ＭＮ２１を介してグランドに接続される。なお、信号線ＳＸ、ＳＺは相補関係の信号線である。
強誘電体キャパシタＣ１０、Ｃ１２の一方の電極は、ＳＲＡＭセルの一方の入出力ノードに共通接続され、強誘電体キャパシタＣ１１、Ｃ１３の一方の電極は、ＳＲＡＭセルの他方の入出力ノードに共通接続される。また、強誘電体キャパシタＣ１０、Ｃ１１の他方の電極はグランドに接続され、強誘電体キャパシタＣ１２、Ｃ１３の他方の電極は信号線ＳＰＬに接続される。
図８に示した強誘電体ラッチ回路は、入力されたアドレス情報をラッチする図示しないアドレスバッファのラッチ回路の出力が入力される。また、強誘電体ラッチ回路は、負荷キャパシタとなる強誘電体キャパシタＣ１０、Ｃ１１を所定の状態にするために、使用前に一度だけ初期化する必要がある。
強誘電体ラッチ回路における初期化は、ＳＲＡＭセルへの電源供給を遮断した状態で、信号線ＳＸ、ＳＺ等によりＳＲＡＭセルの入出力ノードに電源電圧ＶＤＤを印加した後、グランドレベルに放電することにより行われる。これにより、強誘電体キャパシタＣ１０、Ｃ１１は、スイッチング動作（分極の反転）を伴わないリニアターム（線形領域、図１に示した点Ｐ１と点Ｐ４との間（他点は含まず。）の領域）上で状態が遷移する。
次に、図８に示した強誘電体ラッチ回路の動作について説明する。
図９は、図８に示した強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
強誘電体ラッチ回路にアドレス情報を書き込む場合には、まず信号線ＰＮＤ、ＮＮＤの電位をそれぞれ“Ｈ”、“Ｌ”にしてＳＲＡＭセルへの電源供給を遮断しておく。これは、ＳＲＡＭセル自体がラッチ回路であり、ＳＲＡＭセルに電源が供給されているとラッチデータが反転されてしまうことがあるので、ラッチデータの反転に起因した電力の浪費を防止するためである。
信号線ＳＣＬの電位が“Ｈ”になると、トランジスタＭＮ１８、ＭＮ１９がオン状態になる。これにより、信号線ＳＸ、ＳＺにより入力された信号がトランジスタＭＮ１８、ＭＮ１９を介してＳＲＡＭセルの入出力ノードに伝達され、入出力ノードの電位ＡＤＤが変化する。続いて、信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｌ”、“Ｈ”になりＳＲＡＭセルに電源が供給されることで（図９の時刻９１）、ＳＲＡＭセルの入出力ノードの電位ＡＤＤが電源電圧あるいはグランドレベルに十分に達し、強誘電体キャパシタＣ１２、Ｃ１３にアドレス情報が書き込まれる。
なお、トランジスタＭＮ１８、ＭＮ１９に代えてＰチャネルＭＯＳトランジスタをそれぞれ用いた場合や、強誘電体キャパシタＣ１２、Ｃ１３に印加する電圧がＮチャネルＭＯＳトランジスタのしきい値だけ低下した電圧でも良い場合には、アドレス情報を書き込む際にＳＲＡＭセルに電源を供給しなくても良い。
図１０は、図８に示した強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
まず、信号線ＳＰＬの電位を“Ｈ”にし、強誘電体キャパシタＣ１０、Ｃ１１を負荷キャパシタとして強誘電体キャパシタＣ１２、Ｃ１３からの読み出しを行うと、強誘電体キャパシタＣ１２、Ｃ１３に保持されているデータ（アドレス情報）に応じた電位がＳＲＡＭセルの入出力ノードにそれぞれ発生する。ＳＲＡＭセルの入出力ノードにそれぞれ発生する電位は、ＳＲＡＭセルが相補セルであるので一方が“１”データ、他方が“０”データに相当するものになる。
続いて、信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｌ”、“Ｈ”になりＳＲＡＭセルに電源が供給されることで（図１０の時刻１０１）、ＳＲＡＭセルがセンスアンプとして作用してＳＲＡＭセルの入出力ノードの電位差を増幅する。これにより、ＳＲＡＭセルの入出力ノードの電位が電源電圧あるいはグランドレベルになる。信号線ＳＣＬの電位が“Ｈ”になることでＳＲＡＭセルの入出力ノードの電位がトランジスタＭＮ１８、ＭＮ１９を介して信号線ＳＸ、ＳＺに伝達され、信号線ＳＸ、ＳＺの電位ＡＤＤ’として保持されていたデータが読み出される。
なお、図８に示した強誘電体ラッチ回路は一例であり、これに限定されるものではない。また、アドレス情報を保持するためにアドレスバッファ部７１に設ける回路は、強誘電体ラッチ回路に限定されず、不揮発性のラッチ回路であれば良い。
次に、第１の実施形態における強誘電体メモリでの動作について説明する。
図１１は、第１の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。図１２Ａ〜図１２Ｈ、及び図１３Ａ〜図１３Ｂは、データの読み出しシーケンスにおけるメモリセル及び保証セルの強誘電体キャパシタの分極状態をそれぞれ説明するための図である。
なお、図１１において、ワード線ＭＷＬ、プレート線ＭＰＬ及びビット線ＢＬ、／ＢＬ等は、データを読み出すメモリセルに接続されているワード線、プレート線及びビット線等である。また、図１２Ａ〜図１２Ｈにおいて、○は“０”データを保持している強誘電体キャパシタの分極状態を示し、●は“１”データを保持している強誘電体キャパシタの分極状態を示している。同様に、図１３Ａ〜図１３Ｈにおいて、○及び●は、“０”データ及び“１”データをそれぞれ保持している強誘電体キャパシタと同じビット線に対して接続された強誘電体キャパシタの分極状態を示している。
まず、メモリデバイス（強誘電体メモリ）にてメモリセルに対するアクセスを開始する前に保証フラグを設定する。保証フラグの設定は、保証フラグセルが接続されたビット線を電源電圧ＶＤＤにプリチャージして保証フラグセルに“１”データを書き込む。
次に、図示しないチップセレクト信号が活性化されるのに応じてプリチャージ信号線ＰＲＣの電位が“Ｈ”になり、ビット線ＢＬ、／ＢＬがグランドレベルにプリチャージされる。その後、プリチャージ信号線ＰＲＣの電位が“Ｌ”に不活性化され、ビット線ＢＬ、／ＢＬがフローティング状態になる。
この初期状態（時刻Ｔ１での状態）におけるメモリセル及び保証セルの強誘電体キャパシタの分極状態は、図１２Ａ、図１３Ａに示すようになる。すなわち、初期状態では、メモリセルはデータを保持しており、メモリセルにおける２つの強誘電体キャパシタは、“１”データ、“０”データにそれぞれ対応する互いに異なる分極状態である（図１２Ａ参照）。一方、保証セルは、初期状態にてデータを保持する必要がなく、メモリセルからデータが読み出される際にデータが書き込まれるように動作すれば良いので、保証セルにおける２つの強誘電体キャパシタは、“０”データに対応する分極状態である（図１３Ａ参照）。
ここで、保証セルの初期状態が“０”データを保持している状態としたのは、プレート線ＳＰＬの駆動に要する時間をなくし、プレート線ＳＰＬの電位を“Ｌ”にした状態で保証セルにデータを書き込み可能にするためである。具体的には、ビット線の電位が電源電圧に遷移するときに、保証セルに“１”データが自動的に書き込まれるようにするために“０”データを保持している状態を保証セルの初期状態にしている。
次に、ワード線ＭＷＬ、ＳＷＬの電位を“Ｈ”にした後、プレート線ＭＰＬの電位を“Ｈ”にする。なお、プレート線ＳＰＬの電位は“Ｌ”を維持する。これにより、メモリセルの強誘電体キャパシタは、プレート線ＭＰＬ側からビット線ＢＬ、／ＢＬ側の方向に電圧が印加され、時刻Ｔ２における分極状態は図１２Ｂに示すように変化する。したがって、保持しているデータに依存する分極電荷の変化に応じた量の電荷がメモリセルの強誘電体キャパシタからビット線ＢＬ、／ＢＬにそれぞれ供給されて（メモリセルからデータが読み出されて）、ビット線ＢＬ、／ＢＬの電位が上昇する。この時刻Ｔ２での保証セルの強誘電体キャパシタは、ビット線ＢＬ、／ＢＬの電位上昇により、図１３Ｂに示すように分極状態が変化する。
センスアンプ信号線ＳＡＥの電位が“Ｈ”になることで（制御信号ＰＳＡ、ＮＳＡが活性化されることで）ビット線ＢＬ、／ＢＬ間の微小電位差がセンスアンプで増幅され（図１１に示す部分ＷＰ）、ビット線ＢＬｉ、／ＢＬｉの電位が“Ｈ”（電源電圧）、“Ｌ”（グランドレベル）にそれぞれ遷移する。ビット線ＢＬｉ、／ＢＬｉの電位は、データ信号線ＤＢｉ、／ＤＢｉにそれぞれ伝達され、読み出しデータとして出力される。
このとき、メモリセルの強誘電体キャパシタの分極状態は、図１２Ｃ（時刻Ｔ３）、図１２Ｄ（時刻Ｔ４）に示すようになる。
また、電源電圧に遷移するビット線に接続された保証セルの強誘電体キャパシタは、ビット線ＢＬ、／ＢＬ側からプレート線ＳＰＬ側の方向に電圧が印加される。そして、印加される電圧が一定電圧値以上になると、強誘電体キャパシタは、分極の向きが反転し、“０”データを保持していた初期状態から“１”データを保持した状態に変化する。一方、グランドレベルに遷移するビット線に接続された保証セルの強誘電体キャパシタは、印加される電圧が非常に低いので初期状態を保つ（時刻Ｔ３、Ｔ４での分極状態を示す図１３Ｃ、図１３Ｄ参照）。
つまり、保証セルの２つの強誘電体キャパシタが保持しているデータは、メモリセルの強誘電体キャパシタが読み出し前に保持していたデータと伺じである。したがって、破壊読出しである強誘電体メモリにて、読み出し前にメモリセルが保持していたデータを、電荷による不安定な状態ではなく、安定した状態で確実に保持できる。
次に、読み出したデータをメモリセルに書き戻すリストア動作を行う。
ビット線ＢＬ、／ＢＬの電位をデータ出力時の電位に保持し、プレート線ＭＰＬの電位を“Ｌ”にすると、読み出し前に“１”データを保持していたメモリセルの強誘電体キャパシタは、図１２Ｅに示すように分極の向きが反転する（“１”データ書き込み）。なお、保証セルの強誘電体キャパシタは、図１３Ｅに示すように分極状態は変化しない。
その後、センスアンプ信号線ＳＡＥの電位を“Ｌ”にし、プリチャージ信号線ＰＲＣの電位を“Ｈ”にして、ビット線ＢＬ、／ＢＬをグランドレベルにプリチャージする。さらに、ワード線ＭＷＬを“Ｌ”にする。以上のようにしてリストア動作が完了し、メモリセルは図１２Ｆに示すように読み出し前の状態と同じ状態になる。
一方、リストア動作完了後の時刻Ｔ６において、保証セルの強誘電体キャパシタは、図１３Ｆに示すような分極状態である。リストア動作が完了すると、保証セルにて保持しているデータは不要なものとなり、次回のメモリセルからのデータ読み出し等の動作に対応可能な状態にするために保証セルを初期状態に戻さねばならない。リストア動作完了後の保証セルの状態は、読み出し前のメモリセルと同じ状態であり、保証セルの初期状態は、メモリセルのデータ読み出し動作完了時の状態とほぼ同様である。したがって、メモリセルからのデータ読み出しと同様の方法で、保証セルを初期化することができる。
具体的には、ワード線ＳＷＬを“Ｈ”にした状態で、プレート線ＳＰＬを“Ｈ”にする。この時刻Ｔ７において、保証セルの強誘電体キャパシタは、電荷を放出し図１３Ｇに示すように“０”データを保持している状態に変化し、その後ワード線ＳＷＬ及びプレート線ＳＰＬを“Ｌ”にする。これにより、時刻Ｔ８にて、保証セルの強誘電体キャパシタは、図１３Ｈに示すように初期状態に戻る。また、図１１に示したようにビット線ＢＬ、／ＢＬをグランドレベルにプリチャージしている際に、保証セルが初期化を行うことで処理に要する時間の増大を抑制することができる。
なお、保証セルの初期化において、ビット線ＢＬ、／ＢＬはフローティング状態ではなく、グランドレベルにクランプしておく。このときメモリセルでは、図１２Ｇ、図１２Ｈに示すように分極状態に変化は生じない。
また、保証フラグは、メモリセルに対するアクセス（読み出し動作及びリストア動作）を完了した後に初期化（“０”データに）する。保証フラグは、保証フラグセルが保証セルと同じワード線及びプレート線ＳＰＬに接続されているので、上述した保証セルの初期化動作により保証セルと同時に自動的に初期化される。
以上、詳しく説明したように第１の実施形態によれば、メモリセル６１が接続されるビット線ＢＬ、／ＢＬに保証セル６２を設け、メモリセル６１から読み出されたデータにより生成されたビット線ＢＬ、／ＢＬの微小電位をセンスアンプ６３で増幅するとき、同時に増幅されたビット線ＢＬ、／ＢＬの電位により保証セル６２に読み出されたデータを書き込む。
これにより、強誘電体メモリにおけるデータ保持機能が改善され、データの保持状態が不安定であった期間を短縮し、破壊読出しされたデータを不揮発な２値データとして確実に保持することができ、メモリセル６１から読み出されたデータを当該メモリセルに書き戻すリストア動作が完了する前に、不慮の事故が発生しても、読み出されたデータの消失を抑制することができる。また、電源供給に対する条件を緩和することができ、電源遮断によるデータの消失を防止するために従来の強誘電体メモリにて設けられていた電源用キャパシタを削減することができ、チップ面積の増大を抑制し、チップの有効利用を図ったり、チップを小型化したりすることができる。
以下に、第１の実施形態における強誘電体メモリでの起動動作について説明する。第１の実施形態における強誘電体メモリは、電源遮断等により読み出し及び書き込みシーケンスが異常終了しメモリセルのデータが破壊されている状態のときには、電源投入後の起動動作にて保証セルからメモリセルにデータを書き込む。起動動作における保証セルからメモリセルへのデータの書き込み処理は、アドレス情報の保存方法に依存するので、以下ではアドレス情報を保証セルに保存した場合と、図７及び図８に示したような不揮発性のラッチ回路に保存した場合とに分けて説明する。
＜アドレス情報を保証セルに保存した場合＞
図１４は、第１の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
メモリデバイス（強誘電体メモリ）に電源が投入されると、ステップＳ１にてセルフチェックフラグが“０”であるか否かを判断する。ここで、電源投入後のセルフチェックフラグの初期値は“０”である。したがって、メモリデバイスの動作モードがセルフチェックモードに遷移する。
なお、セルフチェックモードにてメモリデバイスが動作しているときには、メモリデバイスは、外部からの制御は一切受け付けないようにする。また、動作モードがセルフチェックモードであることを外部のコントローラ等に通知するために、メモリデバイスは、セルフチェックモードであることを示す信号（例えば、セルフチェックフラグを利用した信号）を外部に出力するようにしても良い。
次に、ステップＳ２にて保証ブロックの読み出しを行う。具体的には、保証セルのアドレス（メモリデバイス内のローカルアドレス）を指定することにより、メモリセルからのデータ読み出しと同様にして、ワード線ＳＷＬ及びプレート線ＳＷＬを活性化してアクティブブロックの保証セルからデータを読み出す。ここで、保証セルのアドレスは、保証セルへの誤アクセスによりデータが破壊されてしまうことを防止するために、メモリセルのアドレス等の通常のアドレスとは異なる、例えば外部からのアクセスが禁止されるアドレス領域等のアドレスである。したがって、保証セルにアクセスするためのデコード論理とメモリセルにアクセスするためのデコード論理とは独立させており、ワード線ＭＷＬ、ＳＷＬを独立して制御可能にしている。このようにすることで、使い勝手が良くなるとともに、ワード線を二重に選択して活性化してしまうことを防止できるという効果も得られる。
保証セルから読み出したデータは、センスアンプで増幅してビット線ＢＬ、／ＢＬに維持する。さらに、スリープブロックの保証セルから保証フラグ及びアドレス情報を読み出してセンスアンプで増幅した後、アドレス情報を内部アドレスバスＡＤＢに出力させ、スリープブロックの保証セルを初期化する。なお、アクティブブロックであるかスリープブロックであるかの判定は、保証フラグの値により判断する。
ステップＳ３にて、セルフチェックフラグの値を“１”に設定し、ステップＳ１に戻る。ステップＳ１での判断の結果、ステップＳ４に進み、保証フラグの値が“１”であるか否か、つまりリストア動作が完了しているか否かを判断する。ステップＳ４での判断の結果、保証フラグの値が“０”である場合には処理を終了して通常動作を開始する。
一方、ステップＳ４での判断の結果、保証フラグの値が“１”である場合には、ステップＳ２にて取得したアドレス情報のデコード結果に基づいて、データが破壊されたメモリセルに対応するワード線及びプレート線を選択的に活性化する。これにより、保証セルから読み出してビット線ＢＬ、／ＢＬに維持しているデータが、メモリセルに書き込まれることで、破壊されたデータの復元が完了し通常動作を開始する。
図１５は、アドレス情報を保証セルに保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。
図１５において、５５はプレート線駆動回路、５６はデータを保持するためのコラム部、５７は保証フラグを保持するためのコラム部である。
コラム部５７は、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）に接続され、ワード線ＭＷＬｊ及びプレート線ＭＰＬ１ｊ（ＭＰＬ２ｊ）により制御される複数のメモリセル１５１と、ワード線ＳＷＬ及びプレート線ＳＰＬ１（ＳＰＬ２）により制御される保証セル１５２と、センスアンプ１５３とを有している。
ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）と保証フラグ信号線ＦＧ１、／ＦＧ１（ＦＧ２、／ＦＧ２）とは、ゲートがコラム信号線ＣＬ１（ＣＬ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２３を介して接続される。また、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）は、ゲートがプリチャージコントロール信号線ＳＰＲ１（ＳＰＲ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２５を介してグランドに接続され、さらにビット線ＢＬ１（ＢＬ２）は保証フラグ出力線ＳＦ１（ＳＦ２）が接続される。
また、ビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）上には、ゲートがアドレス制御線ＡＤＣＴ１（ＡＤＣＴ２）に接続されたＮチャネルＭＯＳトランジスタＭＮ２６、ＭＮ２７が設けられている。
コラム部５６は、コラム部５７と同様に構成される。コラム部５６が有するビット線ＢＬ、／ＢＬは、ゲートがアドレス制御線ＡＤＣＴ１（ＡＤＣＴ２）に接続されたトランジスタＭＮ２６、ＭＮ２７を介してアドレスバスＡＤＢに接続されるとともに、ゲートがコラム信号線ＣＬ１（ＣＬ２）に接続されたトランジスタＭＮ２２、ＭＮ２３を介してデータバスＤＴＢに接続されている。
図１６は、図１５に示したアドレス制御線ＡＤＣＴ１、ＡＤＣＴ２の電位（アドレス制御信号）を生成する回路の一例を示す回路図である。
図１６において、ＳＦ１、ＳＦ２は保証フラグ出力線、ＳＣＨＫはセルフチェックフラグの値に係る電位を出力する信号線、ＢＳ１、ＢＳ２はブロック選択信号線である。信号線ＳＣＨＫは、動作モードがセルフチェックモードのときには“Ｈ”であり、そうでないとき（通常動作時）は“Ｌ”である。また、ブロック選択信号線ＢＳ１、ＢＳ２は、当該ブロックが選択されている、つまりアクティブブロックであるときには“Ｈ”であり、そうでないときには“Ｌ”である。
保証フラグ出力線ＳＦ１及び信号線ＳＣＨＫは、否定論理積演算回路（ＮＡＮＤ回路）１６１の入力端子にそれぞれ接続される。ＮＡＮＤ回路１６１の出力端子は、インバータ１６２を介して否定論理和演算回路（ＮＯＲ回路）１６３の一方の入力端子に接続される。ＮＯＲ回路１６３の他方の入力端子は、ブロック選択信号線ＢＳ２が接続され、出力端子はインバータ１６４を介してアドレス制御線ＡＤＣＴ２に接続される。
アドレス制御線ＡＤＣＴ１については、保証フラグ出力線ＳＦ２、信号線ＳＣＨＫ、ブロック選択信号線ＢＳ１が用いられ、ＮＡＮＤ回路１６５、インバータ１６６、１６８及びＮＯＲ回路１６７により同様に構成されるので説明は省略する。
以上のように構成することで、保証フラグ出力線ＳＦ２及び信号線ＳＣＨＫがともに“Ｈ”のとき、あるいはブロック選択信号線ＢＳ１が“Ｈ”のときのみ、アドレス制御線ＡＤＣＴ１は“Ｈ”になる。同様に、保証フラグ出力線ＳＦ１及び信号線ＳＣＨＫがともに“Ｈ”のとき、あるいはブロック選択信号線ＢＳ２が“Ｈ”のときのみ、アドレス制御線ＡＤＣＴ２は“Ｈ”になる。
図１７は、図１５に示したプリチャージコントロール信号線ＳＰＲ１、ＳＰＲ２の電位を生成する回路の一例を示す回路図である。
図１７において、ＳＦ１、ＳＦ２は保証フラグ出力線、／ＳＣＨＫはセルフチェックフラグの値の論理反転値に係る電位を出力する信号線、ＰＲＣはプリチャージ信号線、ＳＡＥはセンスアンプ信号線である。信号線／ＳＣＨＫは、動作モードがセルフチェックモードのときには“Ｌ”であり、そうでないとき（通常動作時）は“Ｈ”である。
ＡＮＤ回路１７９の一方の入力端子は、保証フラグ出力線ＳＦ１が接続され、他方の入力端子は、センスアンプ信号線ＳＡＥが接続される。ＡＮＤ回路１７１の一方の入力端子は、プリチャージ信号線ＰＲＣが接続され、他方の入力端子は、信号線ＳＦＣ１を介してＡＮＤ回路１７９の出力端子が接続される。ＡＮＤ回路１７２の一方の入力端子は、プリチャージ信号線ＰＲＣが接続され、他方の入力端子は、信号線／ＳＣＨＫが接続される。ＮＯＲ回路１７３の入力端子は、ＡＮＤ回路１７１、１７２の出力端子が接続され、出力端子はインバータ１７４を介してプリチャージコントロール信号線ＳＰＲ１に接続される。プリチャージコントロール信号線ＳＰＲ２については、プリチャージ信号線ＰＲＣ、保証フラグ出力線ＳＦ２、センスアンプ信号線ＳＡＥ、信号線／ＳＣＨＫが用いられ、ＡＮＤ回路１８０、１７５、１７６、ＮＯＲ回路１７７、インバータ１７８により同様に構成されるので説明は省略する。
図１８は、図１５に示したような強誘電体メモリでの起動動作を示すタイミングチャートである。なお、以下の説明では、ビット線ＢＬＳ、／ＢＬＳ、及び保証フラグ出力線ＳＦＳを有する側のブロックをスリープブロックとし、ビット線ＢＬＡ、／ＢＬＡ、及び保証フラグ出力線ＳＦＡを有する側のブロックをアクティブブロックとして説明する。
メモリデバイス（強誘電体メモリ）に電源が投入され、メモリデバイスの動作モードがセルフチェックモードに遷移すると信号線ＳＣＨＫの電位が“Ｈ”になる。
ワード線ＳＷＬ及びプレート線ＳＰＬの電位が“Ｈ”になることで、保証セルに保持されているデータに応じてビット線ＢＬＳ、／ＢＬＳ、ＢＬＡ、／ＢＬＡの電位が上昇する。さらに、センスアンプ信号線ＳＡＥの電位が“Ｈ”になることで、ビット線ＢＬＳ、／ＢＬＳ間の微小電位差、及びビット線ＢＬＡ、／ＢＬＡ間の微小電位差がそれぞれ増幅される。これにより、スリープブロック側の保証セルに保持されていた保証フラグ及びアドレス情報が、デジタルデータとして保証フラグ出力線ＳＦ１、内部アドレスバスＡＤＢに読み出される。内部アドレスバスＡＤＢに読み出されたアドレス情報は、ラッチされアドレス信号ＡＤＤとして少なくとも起動動作の期間は保持される。
続いて、プリチャージ信号線の電位が“Ｈ”になることで、ビット線ＢＬＳ及び保証フラグ出力線ＳＦ１の電位が“Ｌ”になる。センスアンプ信号線ＳＡＥ、プレート線ＳＰＬ、ワード線ＳＷＬが順次“Ｌ”になる。
プリチャージ信号線の電位が再び“Ｌ”になり、時刻Ｔ１１以降にて保証セルからメモリセルへのデータの書き込み、及び保証セルの初期化が行われる。まず、アドレス信号ＡＤＤに基づいてワード線ＷＬｘの電位が選択的に“Ｈ”なった後、センスアンプ信号線ＳＡＥの電位が“Ｈ”になる。さらに、プレート線ＰＬｘの電位が選択的に“Ｈ”になり、所定期間が経過した後“Ｌ”になる。これにより、アクティブブロック側の保証セルから読み出したデータによるビット線ＢＬＡ、／ＢＬＡの電位を用いて、メモリセルに“０”データ及び“１”データがそれぞれ書き込まれ、破壊されたデータが復元される。
その後、ワード線ＳＷＬ及びプレート線ＳＰＬが順次“Ｈ”になり、保証セルを初期化する。ワード線ＳＷＬ及びプレート線ＳＰＬが“Ｌ”になり、動作モードがセルフチェックモードから通常動作状態に遷移する（信号線ＳＣＨＫの電位が“Ｌ”になる。）。
＜アドレス情報を不揮発性のラッチ回路に保存した場合＞
図１９は、第１の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。なお、この図１９において、図１４に示したステップと同一の処理を実行するステップには同一の符号を付し、同一ではないが対応する処理を実行するステップには、同じ符号に’を付している。
図１９に示した強誘電体メモリでの起動動作は、ステップＳ２’での処理、及びステップＳ４とステップＳ５との間にてアドレス情報の読み出し（ステップＳ１１）を実行する点が異なるだけで、図１４に示した強誘電体メモリでの起動動作と同様である。
以下では、ステップＳ２’及びステップＳ１１についてのみ説明する。
図１４に示したステップＳ２においては、保証セルからデータ、保証フラグ及びアドレス情報を読み出しているが、ステップＳ２’では、保証セルにアドレス情報が保存されていないので、保証セルからデータ及び保証フラグのみを読み出す。
ステップＳ４での判断の結果、保証フラグの値が“１”である場合に進むステップＳ１１では、不揮発性のラッチ回路からアドレス情報を読み出し、アドレスバスを介して各バンクに供給し、ステップＳ５に進む。
図２０は、アドレス情報を不揮発性のラッチ回路に保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。なお、この図２０において、図１５に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
図２０において、図１５に示した強誘電体メモリにおけるバンクの構成と異なる点は、ＮチャネルＭＯＳトランジスタＭＮ２６、ＭＮ２７のゲートをグランドに接続した点のみである。アドレス情報を不揮発性のラッチ回路に保存するようにした場合には、保証セルから読み出したデータを内部アドレスバスＡＤＢに出力することはないので、トランジスタＭＮ２６、ＭＮ２７は常にオフ状態にする。なお、トランジスタＭＮ２６、ＭＮ２７は設けなくても良い。
また、図２０に示した強誘電体メモリでの起動動作は、アドレス情報を不揮発性のラッチ回路から読み出すだけが異なり、図１８に示したタイミングチャートと同様の動作である。図２０に示した強誘電体メモリでの起動動作全体についての動作説明は省略し、不揮発性のラッチ回路でのアドレス情報の読み出し及び書き込みについてのみ説明する。
図２１は、図８に示した不揮発性の強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。なお、図２１においては、説明の便宜上、強誘電体キャパシタＣ１０〜Ｃ１３における分極の方向を２値論理値に対応させて示している。また、読み出し動作開始時は、強誘電体キャパシタＣ１０、Ｃ１１、Ｃ１３は“０”データに対応する分極の向きであり、強誘電体キャパシタＣ１２は“１”データに対応する分極の向きであるとする。
強誘電体ラッチ回路からアドレス情報を読み出す際には、ＳＲＡＭセルの電源供給を遮断した状態（信号線ＰＮＤ、ＮＮＤの電位がそれぞれ“Ｈ”、“Ｌ”の状態）で信号線ＳＰＬの電位を“Ｈ”にすると、強誘電体キャパシタＣ１２、Ｃ１３に保持されているデータに応じた電位がＳＲＡＭセルのノードＮＤＸ、ＮＤＺに発生する。図２１に示す例では、強誘電体キャパシタＣ１２、Ｃ１３は、それぞれ“１”データ、“０”データを保持しているので、ノードＮＤＸの電位がノードＮＤＺの電位より高くなる。
その後、信号線ＰＮＤ、ＮＮＤの電位をそれぞれ“Ｌ”、“Ｈ”にしてＳＲＡＭセルに電源を供給すると、ノードＮＤＸ、ＮＤＺが電位差に基づいてＳＲＡＭセルにより増幅され、電源電圧及びグランドレベルにそれぞれ遷移する。信号線ＳＣＬの電位を“Ｈ”にすると、ノードＮＤＸ、ＮＤＺの電位が信号線ＳＸ、ＳＺに伝達され、時刻Ｔ２１においてデジタルデータのアドレス情報ＡＤＤが得られる。
そして、リセット信号ＲＳＴを“Ｈ”にして、信号線ＳＸ、ＳＺの電位をグランドレベルにした後、信号線ＳＰＬを“Ｈ”にして強誘電体キャパシタＣ１２、Ｃ１３を初期化する。
図２２は、図８に示した不揮発性の強誘電体ラッチ回路での通常動作時におけるアドレス情報の書き込み動作を示すタイミングチャートである。なお、図２２においても、図２１と同様に、強誘電体キャパシタＣ１０〜Ｃ１３における分極の方向を２値論理値に対応させて示している。
強誘電体ラッチ回路にアドレス情報を書き込む際には、アドレスバッファにて外部から入力されるアドレスＰＡＤから相補信号が生成され、信号線ＳＸ、ＳＺを介して供給される。したがって、信号線ＳＰＬの電位を“Ｌ”に維持し信号線ＳＣＬの電位を“Ｈ”にすると（時刻Ｔ３１）、信号線ＳＸ、ＳＺの電位がノードＮＤＸ、ＮＤＺにそれぞれ伝達され、強誘電体キャパシタＣ１２、Ｃ１３に信号線ＳＸ、ＳＺの電位に応じたデータが書き込まれる。
そして、強誘電体キャパシタＣ１２、Ｃ１３を初期化するときには、ＳＲＡＭセルの電源供給を遮断した状態でリセット信号ＲＳＴの電位を“Ｈ”にし、信号線ＳＸ、ＳＺ（ノードＮＤＸ、ＮＤＺ）の電位を“Ｌ”にする。信号線ＳＰＬの電位を“Ｈ”にすることにより（時刻Ｔ３２）、強誘電体キャパシタＣ１２、Ｃ１３のデータが破壊読出しされ、強誘電体キャパシタＣ１２、Ｃ１３は初期化される。
以上のように第１の実施形態における強誘電体メモリにおいては、電源投入後の起動動作時に保証ブロック、特に保証フラグセルのデータを読み出し、読み出し及び書き込みシーケンスが完了している状態で電源が遮断されたか否かを判断する。そして、保証フラグが設定されている（“１”である）場合には、シーケンスが完了していない状態で電源が遮断された（リストア動作が失敗した）と判断し、保持されているアドレス情報に基づいて、保証セルに保持されているデータをメモリセルに書き込み復元する。
（第２の実施形態）
次に、第２の実施形態について説明する。
上述した第１の実施形態における強誘電体メモリは、図６に示したようにメモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉに保証セルを追加し、メモリセル６１と保証セル６２とは常に電気的に接続された状態である。したがって、保証セル６２の追加による容量の増加によりセンスアンプ６３の動作速度（センス速度）の低下を招いたり、保証セル６２の初期化時に放出される電荷によりビット線ＢＬｉ、／ＢＬｉを充電してしまったりすることが考えられる。
そこで、以下に説明する本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリは、ビット線上に設けたトランスファゲート（トランジスタ）によりメモリセルと保証セルとを電気的に切り離すことができるようにし、メモリセルが接続されているビット線に対する保証セルの電気的な接続状態を制御可能にするものである。
本発明の第２の実施形態による半導体記憶装置を適用した強誘電体メモリの全体及びバンクの構成は、上記図４及び図５に示した第１の実施形態における強誘電体メモリと同様であるので説明は省略する。
図２３は、第２の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。なお、この図２３において、図６に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図２３に示すコラム部と図６に示したコラム部との相違点は、以下に説明する２つである。まず、図２３に示すコラム部は、メモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉと、保証セルが接続されているビット線ＢＬｉ’、／ＢＬｉ’とを、ゲートが制御信号線ＳＣＬに接続されたＮチャネルＭＯＳトランジスタ（トランスファゲート）ＭＮ２８、ＭＮ２９を介して接続する。また、図２３に示すコラム部は、保証セルが接続されているビット線ＢＬｉ’、／ＢＬｉ’を、ビット線ＢＬｉ、／ＢＬｉとは独立してグランドレベルにプリチャージできるように、ゲートがプリチャージ信号線ＰＲＣ’に接続され、ビット線ＢＬｉ’、／ＢＬｉ’をグランドレベルに対して接続可能なＮチャネルＭＯＳトランジスタＭＮ３０、ＭＮ３１を設けている。
第２の実施形態における強誘電体メモリのデータ読み出しシーケンスは、上述した第１の実施形態における強誘電体メモリとほぼ同様に行うことができる。
さらに、第２の実施形態における強誘電体メモリでは、メモリセルからデータを読み出した後、当該メモリセルに外部から入力されるデータを書き込む、リード・モディファイ・ライトと呼ばれるシーケンスにおいても、シーケンスが完了するまでメモリセルから読み出したデータを保証セルに保持することができる。
具体的には、メモリセルからデータを読み出す際には、保証セル６２がビット線ＢＬｉ、／ＢＬｉに対して電気的に接続されるように制御信号線ＳＣＬの電位を“Ｈ”にする。一方、メモリセルに外部からデータを書き込む際には、保証セル６２に保持しているデータが破壊されるのを防止するために、ビット線ＢＬｉ、／ＢＬｉの電位が書き込むデータにより変化する前に、制御信号線ＳＣＬの電位を“Ｌ”にして保証セル６２とビット線ＢＬｉ、／ＢＬｉとの電気的な接続を切断する。これにより、保証セル６２に書き換え前のデータを保持し、不慮の事故等によりリード・モディファイ・ライトシーケンスが完了しなかった場合には、保証セル６２に保持しているデータを第１の実施形態と同様にしてメモリセル６１に書き込むことができる。したがって、データの消失を防止することができるとともに、当該シーケンスを実行する前の状態を確保でき、当該シーケンスを再度実行することが可能になる。
以上のように第２の実施形態によれば、第１の実施形態にて得られる効果に加え、以下に示すような効果が得られる。
まず、保証セル６２を使用しない場合には、保証セル６２が有する容量をメモリセル６１が接続されているビット線ＢＬｉ、／ＢＬｉから切り離すことで、不要な容量の充放電を回避し、センス速度を向上させることできるとともに消費電力を低減することができる。また、保証セル６２に対するアクセス回数を減少させることが可能になり、保証セル６２のセル特性が劣化することを防止することができる。
また、ビット線ＢＬｉ、／ＢＬｉ、及びビット線ＢＬｉ’、／ＢＬｉ’をグランドレベルにプリチャージするためのプリチャージ用トランジスタをそれぞれ設けたことで、初期化のタイミング等が異なる場合であっても、ビット線ＢＬｉ、／ＢＬｉとビット線ＢＬｉ’、／ＢＬｉ’とを独立して制御できる。これにより、グランド配線への電荷の集中による接地電位のゆれやノイズを抑制できるとともに、一度放電されグランドレベルにプリチャージされたビット線ＢＬｉ、／ＢＬｉが保証セル６２の初期化により再度充電されてしまうことを防止し、プリチャージ時間の増大を抑制することができる。
さらに、制御信号線ＳＣＬを当該強誘電体メモリにおけるパッド部あるいはチップが有する外部端子に接続して、保証セル６２によるデータ保証機能を有効にするか否かを制御できるようにしても良い。例えば、制御信号線ＳＣＬをパッド部に接続した場合には、ボンディングワイヤー等により電源電圧またはグランドレベルに対して接続することで、データ保証機能を有効にするか否かをチップの製造時に制御することができる。また、例えば、制御信号線ＳＣＬをチップが有する外部端子に接続した場合には、電源が供給されている状態であっても、ユーザ毎に外部からデータ保証機能を有効にするか否かを容易に制御することができる。また、データ保証機能を使用しない場合には、保証セル６２にはデータの書き込みは行われないので、電源投入後の起動動作にてセルフチェックを実行しないようにして電源投入後の起動時間を短縮することができる。
なお、上述した説明では、ゲートが制御信号線ＳＣＬに接続されたトランスファゲートＭＮ２８、ＭＮ２９をメモリセル６１と保証セル６２との間のビット線上に設けるようにしているが、ゲートが制御信号線ＳＣＬに接続されたトランスファゲートＭＮ２８、ＭＮ２９を介して保証セル６２とビット線ＢＬｉ、／ＢＬｉを接続するようにしても良い。
（第３の実施形態）
次に、第３の実施形態について説明する。
例えば、メモリセルが接続されたビット線に対して保証セルを１つ接続した場合には、当該保証セルにアクセスが集中し、メモリセルに比べて非常に短期間でセル特性が劣化することが考えられる。そこで、本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、メモリセルが接続されたビット線に対して保証セルを複数接続して、１つの保証セルにアクセスが集中してしまうことを防止し、保証セルのセル特性が劣化することを抑制するものである。
本発明の第３の実施形態による半導体記憶装置を適用した強誘電体メモリは、上述した第１及び第２の実施形態における強誘電体メモリと同様に構成される。
図２４は、第３の実施形態における強誘電体メモリの特徴的要素を示す図であり、強誘電体メモリのバンクにおけるアドレスデコーダ２４１、２４２、メモリセルブロック５８及び保証ブロック５９を示している。
メモリセルブロック５８は、ロウ方向（ワード線ＭＷＬ）を選択するアドレスにより区分された第１〜第４のメモリセルブロックＢＬＫ１〜ＢＬＫ４により構成される。また、保証ブロック５９は、第１〜第４のブロックＢＬＫ１〜ＢＬＫ４にそれぞれ対応した第１〜第４の保証ブロックＳＣ１〜ＳＣ４により構成され、あるビット線に接続された４つの保証セルのそれぞれは、第１〜第４の保証ブロックＳＣ１〜ＳＣ４にそれぞれ配置される。なお、図２４においては、メモリセルブロック５８及び保証ブロック５９は、４つのブロックにより構成しているが、４つに限らず、ブロックの数は任意である。
アドレスデコーダ２４１は、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをデコードして１つのワード線ＭＷＬを選択的に活性化する（電位を“Ｈ”にする）。同様に、アドレスデコーダ２４２は、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをデコードして１つのワード線ＳＷＬを選択的に活性化する。
つまり、図２４に示すように構成した強誘電体メモリでは、アドレスバスＡＤＢを介して供給されるロウ方向のアドレスをアドレスデコーダ２４１にてデコードした結果、第１のメモリセルブロックＢＬＫ１のワード線ＭＷＬが選択的に活性化されるときには、第１の保証ブロックＳＣ１のワード線ＳＷＬが選択的に活性化される。また、例えば、第３のメモリセルブロックＢＬＫ３のワード線ＭＷＬが選択的に活性化されるときには、第３の保証ブロックＳＣ３のワード線ＳＷＬが選択的に活性化される。なお、活性化するワード線ＳＷＬの選択は、アドレスデコーダ２４２によるロウ方向のアドレスのデコード結果に基づいて行われる。
以上のように第３の実施形態によれば、複数の保証セルを同じビット線に接続して、ロウ方向のアドレスに応じて、自動的に複数の保証セルのうち、１つの保証セルを選択してアクセスするようにする。これにより、保証セルへのアクセスを分散して保証セルのセル特性劣化を抑制することができる。
なお、上述した第１〜第３の実施形態においては、２Ｔ／２Ｃ型メモリセルにより構成されたコラム部５６を有する強誘電体メモリを一例として説明したが、本発明は１Ｔ／１Ｃ型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上のように、本発明によれば、強誘電体キャパシタを有するメモリセルが接続されているビット線に、強誘電体キャパシタを有する保証セルを接続し、メモリセルからのデータの読み出し動作にて、メモリセルからデータを読み出すとともに、当該データを保証セルに書き込む。これにより、メモリセルから読み出されたデータを自動的に保証セルに書き込み、リストア動作が完了するまでデータを確実に保持することができ、破壊読み出しによるデータの消失を抑制することができるとともに、電源遮断時等により半導体記憶装置の動作が不完全になったり、停止したりしても安定した状態でデータを保持することができる。したがって、半導体記憶装置の動作状態にかかわらず、不揮発な２値データとしてデータを確実に保持し、データの消失を抑制することができる。
また、メモリセルに対するデータの読み出しあるいは書き込みシーケンス中に、半導体記憶装置に供給される電源が遮断され、メモリセルのデータが破壊されていたとしても、電源投入後に保証セルに保持されているデータをメモリセルに書き込むことでデータを復元することができ、電源遮断前後にてデータの不整合が生じることを抑止することができる。
また、メモリセルに対するデータの読み出しあるいは書き込みシーケンス中に、半導体記憶装置に供給される電源が遮断され、メモリセルのデータが破壊されていたとしても、電源投入後に保証セルに保持されているデータをメモリセルに書き込むことでデータを復元することができ、電源遮断前後にてデータの不整合が生じることを抑止することができる。
Claims (10)
- 複数のワード線と、
上記ワード線にそれぞれ隣接して設けた複数のプレート線と、
上記ワード線及びプレート線に対して直交する方向に設けた複数のビット線と、
上記ワード線及び当該ワード線に隣接するプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、
上記ビット線に対して上記メモリセルと共通接続され、強誘電体キャパシタを有する保証セルとを備え、
上記メモリセルに対するデータの読み出し動作にて、上記メモリセルからデータを読み出すとともに、当該データを上記保証セルに書き込むことを特徴とする半導体記憶装置。 - 上記メモリセルから読み出されたデータに応じて生成される上記ビット線の電位を用いて、上記保証セルにデータを書き込むことを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルに対するアクセス処理が完了したか否かを示す保証フラグを記憶する保証フラグセルをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
- 電源投入時に上記保証フラグに基づいて、上記アクセス処理が完了した状態であるか否かを判断し、上記アクセス処理が完了していない状態であるときには、上記保証セルが保持しているデータを上記メモリセルに書き込むことを特徴とする請求項３に記載の半導体記憶装置。
- 上記メモリセルに対してアクセスする際のアドレス情報を不揮発性の記憶領域に保持することを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線と、上記保証セルが接続されている上記ビット線とを電気的に接続するか否かを制御するトランスファゲートをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線に接続され、当該ビット線を接地電位にするための第１のプリチャージ回路と、
上記保証セルが接続されている上記ビット線に接続され、当該ビット線を接地電位にするための第２のプリチャージ回路とをさらに備えることを特徴とする請求項６に記載の半導体記憶装置。 - データ保証機能を有効にするか否かを任意に選択可能であるとともに、上記データ保証機能を有効にしない際には、上記トランスファゲートを閉じることを特徴とする請求項６に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線に対して上記保証セルを電気的に接続するか否かを制御するトランスファゲートをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
- 上記ビット線に対して複数の上記保証セルを接続し、
入力されるアドレス情報に応じて、上記複数の保証セルの中から使用する保証セルを選択することを特徴とする請求項１に記載の半導体記憶装置。
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