JP4125724B2 - 半導体記憶装置 - Google Patents
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Description
強誘電体メモリは、強誘電体キャパシタの異なる2つの分極状態に“1”、“0”の2値データを対応させて記憶し、メモリセルはデータを保持しているときには不揮発性を示す。しかしながら、メモリセルからのデータの読み出しは破壊読出しであり、保持されているデータが破壊され消失してしまう。そのため、データの読み出しシーケンスでは、保持していたデータに応じてビット線に現れる微小電位をセンスアンプで増幅して読み出しデータをデジタル情報として取得した後、当該データをメモリセルに書き戻す、リストア動作(再書き込み動作)と呼ばれる動作を行う。
ここで、従来の強誘電体メモリは、データの読み出しシーケンスにおいてリストア動作を行うまでは、メモリセルから読み出されたデータをビット線における電気的な信号レベル(ハイレベル又はロウレベル)により一時的に保持しており、データの保持状態が不安定であった。すなわち、従来の強誘電体メモリは、メモリセルから読み出されたデータを揮発性の電荷により保持しており、電源遮断(電源供給の遮断、電源電圧の低下を含む。)、ノイズ干渉、電位の揺れ等によりデータを消失してしまうおそれがあった。
従来の強誘電体メモリは、データの読み出しシーケンスが開始されると、リストア動作によるデータの書き込みを保証するために、外部より入力される制御信号等をメモリデバイス内部で制御して、リストア動作が完了するまでは当該シーケンスが外部から干渉を受けないようにしていた。さらに、従来の強誘電体メモリでは、読み出しシーケンスが完了するまで安定した電源を確保するための電源用キャパシタ等が内部に設けられており、回路面積(チップ面積)の増大を招いていた。上述のような手段により、読み出しシーケンスにてメモリセルから読み出されたデータは、ほぼ確実に当該メモリセルに書き込む(書き戻す)ことが可能であるが、リストア動作を含めたデータの読み出しシーケンスが適切に完了したか否かを確認することはできなかった。
また、従来の強誘電体メモリには、いわゆるシャドーラム(同じデータを有する2組のメモリセルを組み込んだメモリ)を用いて、読み出しメモリ(一方のメモリ)に記憶したデータが破壊されたとしても他方のメモリに記憶したデータによりデータを保証する方法があった。しかしながら、この方法は、同じデータを2つの領域に記憶保存するので、記憶容量が少なくともデータ量の2倍を有するメモリが必要であるとともに、2組のメモリ間でデータの同期を常に取らなければならず、動作が煩雑であった。
本発明の半導体記憶装置は、複数のワード線及びそれに隣接するプレート線の組と複数のビット線との交差部に設けられた強誘電体キャパシタを有するメモリセルと、上記ビット線に上記メモリセルと共通接続され、強誘電体キャパシタを有するメモリセルとを備える。メモリセルからデータを読み出す際、メモリセルから読み出されるデータを保証セルに書き込む。
以上のように構成した本発明によれば、メモリセルから読み出されたデータにより生成されたビット線の微小電位がセンスアンプにより増幅されるときに、同時に読み出されたデータを保証セルに自動的に書き込むことができ、読み出しにより破壊されるデータをリストア動作が完了するまで確実に保持することができるようになる。
図2A、図2Bは、強誘電体メモリのメモリセルの構成例を示す図である。
図3は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートである。
図4は、本発明の第1の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。
図5は、第1の実施形態における強誘電体メモリのバンクの構成例を示すブロック図である。
図6は、第1の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図7は、第1の実施形態における強誘電体メモリの他の構成例を示すブロック図である。
図8は、アドレスバッファ部が有する強誘電体ラッチ回路の一例を示す回路図である。
図9は、図8に示す強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
図10は、図8に示す強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
図11は、第1の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。
図12A〜図12Hは、データの読み出しシーケンスにおけるメモリセルの強誘電体キャパシタの分極状態を示す図である。
図13A〜図13Hは、データの読み出しシーケンスにおける保証セルの強誘電体キャパシタの分極状態を示す図である。
図14は、第1の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
図15は、第1の実施形態における強誘電体メモリのバンクの具体例を示す図である。
図16及び図17は、図15に示した強誘電体メモリのバンクに供給する信号を生成する回路の一例を示す回路図である。
図18は、図15に示す強誘電体メモリでの起動動作を示すタイミングチャートである。
図19は、第1の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。
図20は、第1の実施形態における強誘電体メモリのバンクの他の具体例を示す図である。
図21は、図8に示した強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。
図22は、図8に示した強誘電体ラッチ回路でのアドレス情報の書き込み動作を示すタイミングチャートである。
図23は、本発明の第2の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。
図24は、本発明の第3の実施形態における強誘電体メモリの特徴的要素を示す図である。
まず、強誘電体メモリの原理について説明する。
図1は、強誘電体キャパシタのヒステリシス特性を示す図である。横軸は強誘電体キャパシタに印加される印加電圧であり、縦軸は分極電荷量である。
図1において、印加電圧が0V→+VDD(電源電圧)→0V→−VDD→0Vと変化すると、分極電荷は点P1→P2→P3→P4→P1と変化する。図1に示すようにヒステリシス曲線上には、印加電圧0Vにて分極の向きが異なり分極電荷を有する2つの安定した点P1、P3がある。この点P1、P3に“1”、“0”のデジタルデータを対応させることにより、強誘電体キャパシタがデータを保持するメモリ素子を構成する。
また、点P1、P3は、電圧が印加されなくても強誘電体キャパシタが分極状態を維持していることを示しており、強誘電体キャパシタはメモリ素子としてデータの不揮発性を示す。なお、強誘電体キャパシタは、分極の向きを保持データに対応させており、“1”、“0”のデータが入れ替わるときに分極の向きが逆向きに変化し、「分極の反転」と呼ばれる。
図2Aは、強誘電体メモリのメモリセル(2T/2C型セル)の構成例を示す図である。メモリセル21は、2つのNチャネルMOSトランジスタ(トランスファゲート)MN1、MN2と、2つの強誘電体キャパシタC1、C2とで構成され、強誘電体キャパシタC1、C2により1つのデータを相補データの関係で保持する。
強誘電体キャパシタC1の一方の電極は、ゲートがワード線WLに接続されたトランジスタMN1を介してビット線BLに対して接続され、他方の電極はプレート線PLに接続される。同様に、強誘電体キャパシタC2の一方の電極は、ゲートがワード線WLに接続されたトランジスタMN2を介してビット線/BL(ビット線BLと/BLとは相補の関係)に対して接続され、他方の電極はプレート線PLに接続される。
図2Bは、強誘電体メモリのメモリセル(1T/1C型セル)の構成例を示す図である。メモリセル22及びリファレンス電位を出力するためのリファレンスセル23は、1つのNチャネルMOSトランジスタ(トランスファゲート)MN3、MN4と、1つの強誘電体キャパシタC3、C4とでそれぞれ構成される。
強誘電体キャパシタC3の一方の電極は、ゲートがワード線WLに接続されたトランジスタMN3を介してビット線BLAに対して接続され、他方の電極はプレート線PLに接続される。また、強誘電体キャパシタC4の一方の電極は、ゲートがリファレンスワード線RWLに接続されたトランジスタMN4を介してビット線BLBに対して接続され、他方の電極はリファレンスプレート線RPLに接続される。
強誘電体メモリは、上述のようにDRAMと同様のメモリセル構造であり、DRAMと同等の高集積化が可能である。
ここで、DRAMは誘電体キャパシタに電荷を蓄積することでデータを保持している。DRAMは、トランスファゲートを開ける(オン状態にする)と、誘電体キャパシタから放電された電荷によりデータに対応する微小電位がビット線に発生し、この微小電位をセンスアンプで増幅して“1”、“0”データを取り出している。
一方、強誘電体メモリは、DRAMとは異なり、強誘電体キャパシタに電荷という形態でデータを保持しておらず、分極という形態でデータを保持している。そのため、強誘電体メモリは、トランスファゲートを開けるだけでは強誘電体キャパシタに保持されているデータを取り出すことができない。
強誘電体キャパシタは、分極電荷量が変化すると、変化前後の分極電荷量の差に相当する電荷を発生する。したがって、メモリセルからのデータの読み出しは、強誘電体キャパシタに電圧を印加して、ヒステリシス曲線上を移動させる(分極電荷量を変化させる)必要がある。そこで、強誘電体メモリにてデータを読み出す際には、強誘電体キャパシタのプレート線側の電極に正の電圧を印加している。
図3は、強誘電体メモリにおけるデータの読み出しシーケンスを示すタイミングチャートであり、メモリセルが2T/2C型セルで構成された強誘電体メモリの場合を一例として示している。以下の説明では、図2Aを適宜参照して説明する。
プリチャージ信号線PRCの電位をロウレベル(例えばグランドレベル(接地電位)、以下“L”と記す。)にしてビット線BL、/BLをフローティング状態にした後、ワード線WLの電位をハイレベル(例えば電圧+VDD、以下“H”と記す。)にしてトランスファゲートMN1、MN2を開く(オン状態にする。)。さらに、プレート線PLの電位を“H”にして強誘電体キャパシタC1、C2に電圧を印加すると、メモリセル(強誘電体キャパシタ)に保持されているデータに応じた量の電荷が、強誘電体キャパシタC1、C2からビット線BL、/BLにそれぞれ供給されてビット線BL、/BLに微小電位が生成される。
続いて、センスアンプ信号線SAEの電位を“H”にしてセンスアンプを活性化することで、ビット線BL、/BL間の微小電位差がセンスアンプで増幅され、“1”データまたは“0”データが読み出される。以上のようにしてメモリセルからデータが読み出されるが、期間Trにおいて、“0”データを保持していた強誘電体キャパシタは分極の向きが変化せず、“1”データを保持していた強誘電体キャパシタは分極が反転する。
そこで、ビット線BL、/BLの電位を保持した状態で、プレート線PLの電位を“L”にする。これにより、“1”データを保持していた強誘電体キャパシタC1、C2は、読み出し時とは逆方向になるビット線BL、/BL側からプレート線PL側の方向に電圧(図1における−VDDに相当する。)が印加され、図1に示したように分極が反転する(“1”データの領域に遷移する。)。このようにして期間Twにおいて、メモリセルへの“1”データの書き込み(リストア動作)を行う。
そして、信号線SAE、PRCの電位をそれぞれ“L”、“H”にし、さらにワード線WLの電位を“L”にしてトランスファゲートMN1、MN2を閉じ(オフ状態にして)、読み出しシーケンスを終了する。
(第1の実施形態)
本発明の第1の実施形態による半導体記憶装置は、電源遮断等の事故が不意に発生してリストア動作前に読み出しシーケンスが異常終了した場合であっても、データが消失することを抑制する。そのために、装置内部にて通常時にデータを保持するメモリセルからビット線にデータが読み出されるのと同時に、一時的にデータを保持するための保証セルに読み出されたデータを書き込み、保持する。また、アドレス情報(アドレスデータ)もデータが読み出されたメモリセルを特定するための位置情報として保持する。そして、読み出しシーケンスがリストア動作前に異常終了した場合には、起動動作時に保証セルに保持されているデータをアドレス情報に基づいてメモリセルに書き込み可能にする。
図4は、本発明の第1の実施形態による半導体記憶装置を適用した強誘電体メモリの一構成例を示すブロック図である。第1の実施形態における強誘電体メモリは、図4に示すように周辺回路40と複数のバンク41とを有する。周辺回路40は、外部から入力されるアドレス情報を内部のアドレスバスに対して出力するためのアドレスバッファやデータバスを介してデータを入力及び出力するための入出力バッファや各制御回路等を含む。
図5は、図4に示したバンク41の構成例を示すブロック図である。バンク41は、2つのブロック51−A、51−B、ワード線駆動回路52、ブロック51−A、51−Bにそれぞれ対応して設けられた制御回路53−A、53−B、スイッチ54−A、54−Bにより構成される。ワード線駆動回路52は、アドレス情報のデコード結果等に応じて選択的にワード線MWLj、SWLを活性化する。制御回路53−A、53−Bは、アドレスバスADBを介して入力されるアドレス情報に応じて、アドレスバスADBとブロック51−A、51−Bとの間にそれぞれ設けられたスイッチ54−A、54−Bの制御等を行う。
ブロック51−Aは、アドレス情報のデコード結果等に応じて選択的にプレート線MPLj−Aを活性化するプレート線駆動回路55−Aと、データを保持するための複数のコラム部56と、保証フラグを保持するためのコラム部57とを有する。コラム部56、57は、図5においては図示していないが、ワード線MWLj、SWL及びプレート線MPLj−A、SPL−Aに直交する方向に設けた2本のビット線をそれぞれ有する。
コラム部56において、ワード線MWLj及びプレート線MPLj−Aとビット線との交差部にメモリセルが設けられ、ワード線SWL及びプレート線SPL−Aとビット線との交差部に保証セルが設けられる。
また、コラム部57において、ワード線SWL及びプレート線SPL−Aとビット線との交差部に、保証フラグを保存する保証フラグセルが設けられる。ここで、保証フラグは、読み出しシーケンス及び書き込みシーケンス等のシーケンスが正常に完了したか否か、すなわち保証セルの動作が完了したか否かを示すものである。保証フラグセルは、保証セルと同様に構成されるが、図5に示したようにコラム部57を設けデータ保証に用いる保証セルとは独立して1系統設ける。ブロック内のメモリセル群はメモリセルブロック58−Aを構成する。同様に、保証セル群は保証ブロック59−Aを構成し、コラム部57における保証ブロック59−Aを保証フラグセル部60−Aと称する。
なお、上記ワード線MWLj及びプレート線MPLj−Aにおいて、jは添え字であり、j=1〜x(xは任意)の自然数である。ブロック51−Bは、ブロック51−Aと同様の構成であるので説明は省略する。ワード線MWLj、SWLはバンク41毎に設けられ、プレート線MPLj−A、SPL−A、MPLj−B、SPL−Bはブロック51−A、51−B毎に設けられる。
ブロック51−A、51−Bは、両方のブロックのプレート線MPLj−A、MPLj−Bが同時に活性化されることはなく、一方のブロックのプレート線が選択的に活性化されるときには、他方のブロックのプレート線はすべて不活性状態である。以下では、プレート線が活性化されるブロックを「アクティブブロック」と称し、すべてのプレート線が不活性化状態を保つブロックを「スリープブロック」と称する。
アドレス情報を保証セルに保持する場合には、アドレス情報は、ワード線MWLjが選択的に活性化されているアクティブバンクのスリープブロック側の保証セルに書き込まれて保持される。具体的には、メモリデバイス(強誘電体メモリ)に対して外部からアクセスがあると、入力されたアドレス情報はアドレスバッファでラッチされ、同時にアドレスバスADBを介して各バンク41に供給される。各バンク41に供給されたアドレス情報にバンク選択情報が含まれている場合には、バンク選択情報は不要な情報であるので取り除く。この処理は、各バンク41が有するアドレスデコーダ部にて同様の処理を施しているので、その結果を利用するようにしても良い。
以上のようにして取得したロウ方向のアドレス情報(ワード線MWLjを特定可能な選択情報)をアドレスデコード部により選択されたスリープブロック側の保証セルに書き込み保持する。これにより、不揮発性を有する保証セルによりアドレス情報を保持することができ、不意に電源遮断等が発生してもアドレス情報の消失を回避することができる。アドレス情報の保証セルへの書き込みは、予めワード線SWLの電位を“H”にして、取得したアドレス情報に応じた電位を保証セルに接続されたビット線に供給することにより行われる。また、アドレス情報を書き込んだ保証セルは、ビット線の電位を“L”にしてプレート線SPLの電位を電源電圧VDDにすることにより初期化される。
図6は、コラム部56の一例を示す回路図であり、メモリセル及び保証セルが2T/2C型セルで構成されたコラム部を一例として示している。
図6において、BLi、/BLiはビット線、MWLj、SWLはワード線、MPLj、SPLはプレート線、PRCはプリチャージ信号線、CLはコラム信号線、DBi、/DBiはデータバスに接続されるデータ信号線、PSA、NSAは制御信号線である。
コラム部56は、ワード線MWLj及びプレート線MPLjにより制御される複数のメモリセル61と、ワード線SWL及びプレート線SPLにより制御される保証セル62とを有し、メモリセル61及び保証セル62は、ビット線BLi、/BLiに同様に接続される。また、コラム部56は、ビット線BLi、/BLi間の電位差を増幅するためのセンスアンプ63を有する。
メモリセル61は、接続されるワード線MWLj及びプレート線MPLjが異なるだけで同じ構成であるので、ワード線MWL1、プレート線MPL1に接続されたメモリセル61を参照して構成を説明する。
メモリセル61は、2つのNチャネルMOSトランジスタ(トランスファゲート)MN5、MN6と、2つの強誘電体キャパシタC5、C6とで構成される。強誘電体キャパシタC5の一方の電極は、ゲートがワード線MWL1に接続されたトランジスタMN5を介してビット線BLiに対して接続され、他方の電極はプレート線MPL1に接続される。強誘電体キャパシタC6の一方の電極は、ゲートがワード線MWL1に接続されたトランジスタMN6を介してビット線/BLiに対して接続され、他方の電極はプレート線MPL1接続される。
保証セル62は、メモリセル61と同様に構成され、2つのNチャネルMOSトランジスタ(トランスファゲート)MN7、MN8と、2つの強誘電体キャパシタC7、C8とで構成される。強誘電体キャパシタC7、C8の一方の電極は、ゲートがワード線SWLに接続されたトランジスタMN7、MN8を介してビット線BLi、/BLiに対して接続され、他方の電極はプレート線SPLに接続される。
センスアンプ63は、制御信号線PSAを介して駆動電圧が供給される2つのPチャネルMOSトランジスタ(プルアップ・トランジスタ)MP1、MP2と、制御信号線NSAを介して駆動電圧が供給される2つのNチャネルMOSトランジスタ(プルダウン・トランジスタ)MN9、MN10とで構成される。
MN11、MN12は、NチャネルMOSトランジスタ(コラムゲート)である。トランジスタMN11、MN12のゲートはコラム信号線CLに接続され、ドレインはビット線BLi、/BLiにそれぞれ接続され、ソースはデータ信号線DBi、/DBiにそれぞれ接続される。MN13、MN14は、NチャネルMOSトランジスタである。トランジスタMN13、MN14のゲートはプリチャージ信号線PRCに接続され、ドレインはビット線BLi、/BLiにそれぞれ接続され、ソースは基準電位VSS(例えば、グランドレベル(GND))が供給されるノードに接続される。なお、以下の説明では、基準電位VSSをグランドレベルとし、説明の便宜上、「基準電位VSSが供給されるノードに接続される」ことを「グランドに接続される」と称す。
なお、図6においては、保証セル62をメモリセル61と同様の2T/2C型セルで構成するために保証セル62を制御するワード線SWLを設けている。しかしながら、各コラム部56が1つのみ保証セル62を有する場合には、ワード線SWLを設けずに、2つの強誘電体キャパシタC7、C8のみで保証セル62を構成するようにしても良い。その場合には、強誘電体キャパシタC7、C8の一方の電極をビット線BL、/BLiにそれぞれ接続し、他方の電極をプレート線SPLに接続する。
同様に、各コラム部56が1つのみ保証セル62を有する場合には、図6に示したように保証セル62を構成してトランジスタMN7、MN8のゲートを電源電圧VDDに接続するようにしても良い。
また、コラム部57については、ビット線BLi、/BLiがトランジスタMN11、MN12を介して接続される信号線が、データ信号線DBi、/DBiでなく、保証フラグを設定するための保証フラグ信号線であるだけで、コラム部56と同様の構成であるので説明は省略する。
上述した説明では、アドレス情報を保証セルに保持するとしたが、この方式ではアドレス情報が消失することを防止できるが、回路構成が複雑になったり、メモリセルに対するアクセスを実行する前に、アドレス情報を保証セルに書き込まなければならず、アクセス処理に要する時間が長くなったりする(アクセスサイクルが遅くなったりする。)ことが考えられる。そこで、図7に示すように外部からアドレス情報PADが入力されるアドレスバッファ部71に不揮発性の強誘電体ラッチ回路を設けて、保証セルでなく強誘電体ラッチ回路によりアドレスバッファ部71にてアドレス情報を保持し、必要に応じてバンク(ブロック)に供給するようにしても良い。
この方式を用いると、メモリセルに対するアクセスへのオーバーヘッド(負荷)を極力抑えることができるとともに、アドレス情報を保証セルに書き込む必要がないことからアドレス情報の書き込みに係るビット線の充放電が行われず、アドレス情報を保証セルに書き込む方式よりも消費電力を低減することができる。なお、この図7において、図4に示したブロックと同一の機能を有するブロックには同一の符号を付している。
図8は、アドレスバッファ部71に設ける強誘電体ラッチ回路の一構成例を示す回路図である。図8において、MP3〜MP5及びMN15〜MN21は、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタであり、C10〜C13は強誘電体キャパシタである。
トランジスタMP3とMN15、及びトランジスタMP4とMN16が、インバータをそれぞれ構成し、この2つのインバータが交差結合されSRAM(Static Random Access Memory)セルを構成する。当該SRAMセルは、ゲートが信号線PND、NNDに接続されたトランジスタMP5、MN17を介して、電源が供給される。
SRAMセルの一方の入出力ノードは、ゲートが信号線SCLに接続されたトランジスタMN18を介して信号線SXに接続され、他方の入出力ノードは、ゲートが信号線SCLに接続されたトランジスタMN19を介して信号線SZに接続される。また、信号線SX、SZは、ゲートがリセット信号線RSTに接続されたトランジスタMN20、MN21を介してグランドに接続される。なお、信号線SX、SZは相補関係の信号線である。
強誘電体キャパシタC10、C12の一方の電極は、SRAMセルの一方の入出力ノードに共通接続され、強誘電体キャパシタC11、C13の一方の電極は、SRAMセルの他方の入出力ノードに共通接続される。また、強誘電体キャパシタC10、C11の他方の電極はグランドに接続され、強誘電体キャパシタC12、C13の他方の電極は信号線SPLに接続される。
図8に示した強誘電体ラッチ回路は、入力されたアドレス情報をラッチする図示しないアドレスバッファのラッチ回路の出力が入力される。また、強誘電体ラッチ回路は、負荷キャパシタとなる強誘電体キャパシタC10、C11を所定の状態にするために、使用前に一度だけ初期化する必要がある。
強誘電体ラッチ回路における初期化は、SRAMセルへの電源供給を遮断した状態で、信号線SX、SZ等によりSRAMセルの入出力ノードに電源電圧VDDを印加した後、グランドレベルに放電することにより行われる。これにより、強誘電体キャパシタC10、C11は、スイッチング動作(分極の反転)を伴わないリニアターム(線形領域、図1に示した点P1と点P4との間(他点は含まず。)の領域)上で状態が遷移する。
次に、図8に示した強誘電体ラッチ回路の動作について説明する。
図9は、図8に示した強誘電体ラッチ回路での書き込み動作を示すタイミングチャートである。
強誘電体ラッチ回路にアドレス情報を書き込む場合には、まず信号線PND、NNDの電位をそれぞれ“H”、“L”にしてSRAMセルへの電源供給を遮断しておく。これは、SRAMセル自体がラッチ回路であり、SRAMセルに電源が供給されているとラッチデータが反転されてしまうことがあるので、ラッチデータの反転に起因した電力の浪費を防止するためである。
信号線SCLの電位が“H”になると、トランジスタMN18、MN19がオン状態になる。これにより、信号線SX、SZにより入力された信号がトランジスタMN18、MN19を介してSRAMセルの入出力ノードに伝達され、入出力ノードの電位ADDが変化する。続いて、信号線PND、NNDの電位がそれぞれ“L”、“H”になりSRAMセルに電源が供給されることで(図9の時刻91)、SRAMセルの入出力ノードの電位ADDが電源電圧あるいはグランドレベルに十分に達し、強誘電体キャパシタC12、C13にアドレス情報が書き込まれる。
なお、トランジスタMN18、MN19に代えてPチャネルMOSトランジスタをそれぞれ用いた場合や、強誘電体キャパシタC12、C13に印加する電圧がNチャネルMOSトランジスタのしきい値だけ低下した電圧でも良い場合には、アドレス情報を書き込む際にSRAMセルに電源を供給しなくても良い。
図10は、図8に示した強誘電体ラッチ回路での読み出し動作を示すタイミングチャートである。
まず、信号線SPLの電位を“H”にし、強誘電体キャパシタC10、C11を負荷キャパシタとして強誘電体キャパシタC12、C13からの読み出しを行うと、強誘電体キャパシタC12、C13に保持されているデータ(アドレス情報)に応じた電位がSRAMセルの入出力ノードにそれぞれ発生する。SRAMセルの入出力ノードにそれぞれ発生する電位は、SRAMセルが相補セルであるので一方が“1”データ、他方が“0”データに相当するものになる。
続いて、信号線PND、NNDの電位がそれぞれ“L”、“H”になりSRAMセルに電源が供給されることで(図10の時刻101)、SRAMセルがセンスアンプとして作用してSRAMセルの入出力ノードの電位差を増幅する。これにより、SRAMセルの入出力ノードの電位が電源電圧あるいはグランドレベルになる。信号線SCLの電位が“H”になることでSRAMセルの入出力ノードの電位がトランジスタMN18、MN19を介して信号線SX、SZに伝達され、信号線SX、SZの電位ADD’として保持されていたデータが読み出される。
なお、図8に示した強誘電体ラッチ回路は一例であり、これに限定されるものではない。また、アドレス情報を保持するためにアドレスバッファ部71に設ける回路は、強誘電体ラッチ回路に限定されず、不揮発性のラッチ回路であれば良い。
次に、第1の実施形態における強誘電体メモリでの動作について説明する。
図11は、第1の実施形態における強誘電体メモリでのデータの読み出しシーケンスを示すタイミングチャートである。図12A〜図12H、及び図13A〜図13Bは、データの読み出しシーケンスにおけるメモリセル及び保証セルの強誘電体キャパシタの分極状態をそれぞれ説明するための図である。
なお、図11において、ワード線MWL、プレート線MPL及びビット線BL、/BL等は、データを読み出すメモリセルに接続されているワード線、プレート線及びビット線等である。また、図12A〜図12Hにおいて、○は“0”データを保持している強誘電体キャパシタの分極状態を示し、●は“1”データを保持している強誘電体キャパシタの分極状態を示している。同様に、図13A〜図13Hにおいて、○及び●は、“0”データ及び“1”データをそれぞれ保持している強誘電体キャパシタと同じビット線に対して接続された強誘電体キャパシタの分極状態を示している。
まず、メモリデバイス(強誘電体メモリ)にてメモリセルに対するアクセスを開始する前に保証フラグを設定する。保証フラグの設定は、保証フラグセルが接続されたビット線を電源電圧VDDにプリチャージして保証フラグセルに“1”データを書き込む。
次に、図示しないチップセレクト信号が活性化されるのに応じてプリチャージ信号線PRCの電位が“H”になり、ビット線BL、/BLがグランドレベルにプリチャージされる。その後、プリチャージ信号線PRCの電位が“L”に不活性化され、ビット線BL、/BLがフローティング状態になる。
この初期状態(時刻T1での状態)におけるメモリセル及び保証セルの強誘電体キャパシタの分極状態は、図12A、図13Aに示すようになる。すなわち、初期状態では、メモリセルはデータを保持しており、メモリセルにおける2つの強誘電体キャパシタは、“1”データ、“0”データにそれぞれ対応する互いに異なる分極状態である(図12A参照)。一方、保証セルは、初期状態にてデータを保持する必要がなく、メモリセルからデータが読み出される際にデータが書き込まれるように動作すれば良いので、保証セルにおける2つの強誘電体キャパシタは、“0”データに対応する分極状態である(図13A参照)。
ここで、保証セルの初期状態が“0”データを保持している状態としたのは、プレート線SPLの駆動に要する時間をなくし、プレート線SPLの電位を“L”にした状態で保証セルにデータを書き込み可能にするためである。具体的には、ビット線の電位が電源電圧に遷移するときに、保証セルに“1”データが自動的に書き込まれるようにするために“0”データを保持している状態を保証セルの初期状態にしている。
次に、ワード線MWL、SWLの電位を“H”にした後、プレート線MPLの電位を“H”にする。なお、プレート線SPLの電位は“L”を維持する。これにより、メモリセルの強誘電体キャパシタは、プレート線MPL側からビット線BL、/BL側の方向に電圧が印加され、時刻T2における分極状態は図12Bに示すように変化する。したがって、保持しているデータに依存する分極電荷の変化に応じた量の電荷がメモリセルの強誘電体キャパシタからビット線BL、/BLにそれぞれ供給されて(メモリセルからデータが読み出されて)、ビット線BL、/BLの電位が上昇する。この時刻T2での保証セルの強誘電体キャパシタは、ビット線BL、/BLの電位上昇により、図13Bに示すように分極状態が変化する。
センスアンプ信号線SAEの電位が“H”になることで(制御信号PSA、NSAが活性化されることで)ビット線BL、/BL間の微小電位差がセンスアンプで増幅され(図11に示す部分WP)、ビット線BLi、/BLiの電位が“H”(電源電圧)、“L”(グランドレベル)にそれぞれ遷移する。ビット線BLi、/BLiの電位は、データ信号線DBi、/DBiにそれぞれ伝達され、読み出しデータとして出力される。
このとき、メモリセルの強誘電体キャパシタの分極状態は、図12C(時刻T3)、図12D(時刻T4)に示すようになる。
また、電源電圧に遷移するビット線に接続された保証セルの強誘電体キャパシタは、ビット線BL、/BL側からプレート線SPL側の方向に電圧が印加される。そして、印加される電圧が一定電圧値以上になると、強誘電体キャパシタは、分極の向きが反転し、“0”データを保持していた初期状態から“1”データを保持した状態に変化する。一方、グランドレベルに遷移するビット線に接続された保証セルの強誘電体キャパシタは、印加される電圧が非常に低いので初期状態を保つ(時刻T3、T4での分極状態を示す図13C、図13D参照)。
つまり、保証セルの2つの強誘電体キャパシタが保持しているデータは、メモリセルの強誘電体キャパシタが読み出し前に保持していたデータと伺じである。したがって、破壊読出しである強誘電体メモリにて、読み出し前にメモリセルが保持していたデータを、電荷による不安定な状態ではなく、安定した状態で確実に保持できる。
次に、読み出したデータをメモリセルに書き戻すリストア動作を行う。
ビット線BL、/BLの電位をデータ出力時の電位に保持し、プレート線MPLの電位を“L”にすると、読み出し前に“1”データを保持していたメモリセルの強誘電体キャパシタは、図12Eに示すように分極の向きが反転する(“1”データ書き込み)。なお、保証セルの強誘電体キャパシタは、図13Eに示すように分極状態は変化しない。
その後、センスアンプ信号線SAEの電位を“L”にし、プリチャージ信号線PRCの電位を“H”にして、ビット線BL、/BLをグランドレベルにプリチャージする。さらに、ワード線MWLを“L”にする。以上のようにしてリストア動作が完了し、メモリセルは図12Fに示すように読み出し前の状態と同じ状態になる。
一方、リストア動作完了後の時刻T6において、保証セルの強誘電体キャパシタは、図13Fに示すような分極状態である。リストア動作が完了すると、保証セルにて保持しているデータは不要なものとなり、次回のメモリセルからのデータ読み出し等の動作に対応可能な状態にするために保証セルを初期状態に戻さねばならない。リストア動作完了後の保証セルの状態は、読み出し前のメモリセルと同じ状態であり、保証セルの初期状態は、メモリセルのデータ読み出し動作完了時の状態とほぼ同様である。したがって、メモリセルからのデータ読み出しと同様の方法で、保証セルを初期化することができる。
具体的には、ワード線SWLを“H”にした状態で、プレート線SPLを“H”にする。この時刻T7において、保証セルの強誘電体キャパシタは、電荷を放出し図13Gに示すように“0”データを保持している状態に変化し、その後ワード線SWL及びプレート線SPLを“L”にする。これにより、時刻T8にて、保証セルの強誘電体キャパシタは、図13Hに示すように初期状態に戻る。また、図11に示したようにビット線BL、/BLをグランドレベルにプリチャージしている際に、保証セルが初期化を行うことで処理に要する時間の増大を抑制することができる。
なお、保証セルの初期化において、ビット線BL、/BLはフローティング状態ではなく、グランドレベルにクランプしておく。このときメモリセルでは、図12G、図12Hに示すように分極状態に変化は生じない。
また、保証フラグは、メモリセルに対するアクセス(読み出し動作及びリストア動作)を完了した後に初期化(“0”データに)する。保証フラグは、保証フラグセルが保証セルと同じワード線及びプレート線SPLに接続されているので、上述した保証セルの初期化動作により保証セルと同時に自動的に初期化される。
以上、詳しく説明したように第1の実施形態によれば、メモリセル61が接続されるビット線BL、/BLに保証セル62を設け、メモリセル61から読み出されたデータにより生成されたビット線BL、/BLの微小電位をセンスアンプ63で増幅するとき、同時に増幅されたビット線BL、/BLの電位により保証セル62に読み出されたデータを書き込む。
これにより、強誘電体メモリにおけるデータ保持機能が改善され、データの保持状態が不安定であった期間を短縮し、破壊読出しされたデータを不揮発な2値データとして確実に保持することができ、メモリセル61から読み出されたデータを当該メモリセルに書き戻すリストア動作が完了する前に、不慮の事故が発生しても、読み出されたデータの消失を抑制することができる。また、電源供給に対する条件を緩和することができ、電源遮断によるデータの消失を防止するために従来の強誘電体メモリにて設けられていた電源用キャパシタを削減することができ、チップ面積の増大を抑制し、チップの有効利用を図ったり、チップを小型化したりすることができる。
以下に、第1の実施形態における強誘電体メモリでの起動動作について説明する。第1の実施形態における強誘電体メモリは、電源遮断等により読み出し及び書き込みシーケンスが異常終了しメモリセルのデータが破壊されている状態のときには、電源投入後の起動動作にて保証セルからメモリセルにデータを書き込む。起動動作における保証セルからメモリセルへのデータの書き込み処理は、アドレス情報の保存方法に依存するので、以下ではアドレス情報を保証セルに保存した場合と、図7及び図8に示したような不揮発性のラッチ回路に保存した場合とに分けて説明する。
<アドレス情報を保証セルに保存した場合>
図14は、第1の実施形態における強誘電体メモリでの起動動作の一例を示すフローチャートである。
メモリデバイス(強誘電体メモリ)に電源が投入されると、ステップS1にてセルフチェックフラグが“0”であるか否かを判断する。ここで、電源投入後のセルフチェックフラグの初期値は“0”である。したがって、メモリデバイスの動作モードがセルフチェックモードに遷移する。
なお、セルフチェックモードにてメモリデバイスが動作しているときには、メモリデバイスは、外部からの制御は一切受け付けないようにする。また、動作モードがセルフチェックモードであることを外部のコントローラ等に通知するために、メモリデバイスは、セルフチェックモードであることを示す信号(例えば、セルフチェックフラグを利用した信号)を外部に出力するようにしても良い。
次に、ステップS2にて保証ブロックの読み出しを行う。具体的には、保証セルのアドレス(メモリデバイス内のローカルアドレス)を指定することにより、メモリセルからのデータ読み出しと同様にして、ワード線SWL及びプレート線SWLを活性化してアクティブブロックの保証セルからデータを読み出す。ここで、保証セルのアドレスは、保証セルへの誤アクセスによりデータが破壊されてしまうことを防止するために、メモリセルのアドレス等の通常のアドレスとは異なる、例えば外部からのアクセスが禁止されるアドレス領域等のアドレスである。したがって、保証セルにアクセスするためのデコード論理とメモリセルにアクセスするためのデコード論理とは独立させており、ワード線MWL、SWLを独立して制御可能にしている。このようにすることで、使い勝手が良くなるとともに、ワード線を二重に選択して活性化してしまうことを防止できるという効果も得られる。
保証セルから読み出したデータは、センスアンプで増幅してビット線BL、/BLに維持する。さらに、スリープブロックの保証セルから保証フラグ及びアドレス情報を読み出してセンスアンプで増幅した後、アドレス情報を内部アドレスバスADBに出力させ、スリープブロックの保証セルを初期化する。なお、アクティブブロックであるかスリープブロックであるかの判定は、保証フラグの値により判断する。
ステップS3にて、セルフチェックフラグの値を“1”に設定し、ステップS1に戻る。ステップS1での判断の結果、ステップS4に進み、保証フラグの値が“1”であるか否か、つまりリストア動作が完了しているか否かを判断する。ステップS4での判断の結果、保証フラグの値が“0”である場合には処理を終了して通常動作を開始する。
一方、ステップS4での判断の結果、保証フラグの値が“1”である場合には、ステップS2にて取得したアドレス情報のデコード結果に基づいて、データが破壊されたメモリセルに対応するワード線及びプレート線を選択的に活性化する。これにより、保証セルから読み出してビット線BL、/BLに維持しているデータが、メモリセルに書き込まれることで、破壊されたデータの復元が完了し通常動作を開始する。
図15は、アドレス情報を保証セルに保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。
図15において、55はプレート線駆動回路、56はデータを保持するためのコラム部、57は保証フラグを保持するためのコラム部である。
コラム部57は、ビット線BL1、/BL1(BL2、/BL2)に接続され、ワード線MWLj及びプレート線MPL1j(MPL2j)により制御される複数のメモリセル151と、ワード線SWL及びプレート線SPL1(SPL2)により制御される保証セル152と、センスアンプ153とを有している。
ビット線BL1、/BL1(BL2、/BL2)と保証フラグ信号線FG1、/FG1(FG2、/FG2)とは、ゲートがコラム信号線CL1(CL2)に接続されたNチャネルMOSトランジスタMN22、MN23を介して接続される。また、ビット線BL1、/BL1(BL2、/BL2)は、ゲートがプリチャージコントロール信号線SPR1(SPR2)に接続されたNチャネルMOSトランジスタMN24、MN25を介してグランドに接続され、さらにビット線BL1(BL2)は保証フラグ出力線SF1(SF2)が接続される。
また、ビット線BL1、/BL1(BL2、/BL2)上には、ゲートがアドレス制御線ADCT1(ADCT2)に接続されたNチャネルMOSトランジスタMN26、MN27が設けられている。
コラム部56は、コラム部57と同様に構成される。コラム部56が有するビット線BL、/BLは、ゲートがアドレス制御線ADCT1(ADCT2)に接続されたトランジスタMN26、MN27を介してアドレスバスADBに接続されるとともに、ゲートがコラム信号線CL1(CL2)に接続されたトランジスタMN22、MN23を介してデータバスDTBに接続されている。
図16は、図15に示したアドレス制御線ADCT1、ADCT2の電位(アドレス制御信号)を生成する回路の一例を示す回路図である。
図16において、SF1、SF2は保証フラグ出力線、SCHKはセルフチェックフラグの値に係る電位を出力する信号線、BS1、BS2はブロック選択信号線である。信号線SCHKは、動作モードがセルフチェックモードのときには“H”であり、そうでないとき(通常動作時)は“L”である。また、ブロック選択信号線BS1、BS2は、当該ブロックが選択されている、つまりアクティブブロックであるときには“H”であり、そうでないときには“L”である。
保証フラグ出力線SF1及び信号線SCHKは、否定論理積演算回路(NAND回路)161の入力端子にそれぞれ接続される。NAND回路161の出力端子は、インバータ162を介して否定論理和演算回路(NOR回路)163の一方の入力端子に接続される。NOR回路163の他方の入力端子は、ブロック選択信号線BS2が接続され、出力端子はインバータ164を介してアドレス制御線ADCT2に接続される。
アドレス制御線ADCT1については、保証フラグ出力線SF2、信号線SCHK、ブロック選択信号線BS1が用いられ、NAND回路165、インバータ166、168及びNOR回路167により同様に構成されるので説明は省略する。
以上のように構成することで、保証フラグ出力線SF2及び信号線SCHKがともに“H”のとき、あるいはブロック選択信号線BS1が“H”のときのみ、アドレス制御線ADCT1は“H”になる。同様に、保証フラグ出力線SF1及び信号線SCHKがともに“H”のとき、あるいはブロック選択信号線BS2が“H”のときのみ、アドレス制御線ADCT2は“H”になる。
図17は、図15に示したプリチャージコントロール信号線SPR1、SPR2の電位を生成する回路の一例を示す回路図である。
図17において、SF1、SF2は保証フラグ出力線、/SCHKはセルフチェックフラグの値の論理反転値に係る電位を出力する信号線、PRCはプリチャージ信号線、SAEはセンスアンプ信号線である。信号線/SCHKは、動作モードがセルフチェックモードのときには“L”であり、そうでないとき(通常動作時)は“H”である。
AND回路179の一方の入力端子は、保証フラグ出力線SF1が接続され、他方の入力端子は、センスアンプ信号線SAEが接続される。AND回路171の一方の入力端子は、プリチャージ信号線PRCが接続され、他方の入力端子は、信号線SFC1を介してAND回路179の出力端子が接続される。AND回路172の一方の入力端子は、プリチャージ信号線PRCが接続され、他方の入力端子は、信号線/SCHKが接続される。NOR回路173の入力端子は、AND回路171、172の出力端子が接続され、出力端子はインバータ174を介してプリチャージコントロール信号線SPR1に接続される。プリチャージコントロール信号線SPR2については、プリチャージ信号線PRC、保証フラグ出力線SF2、センスアンプ信号線SAE、信号線/SCHKが用いられ、AND回路180、175、176、NOR回路177、インバータ178により同様に構成されるので説明は省略する。
図18は、図15に示したような強誘電体メモリでの起動動作を示すタイミングチャートである。なお、以下の説明では、ビット線BLS、/BLS、及び保証フラグ出力線SFSを有する側のブロックをスリープブロックとし、ビット線BLA、/BLA、及び保証フラグ出力線SFAを有する側のブロックをアクティブブロックとして説明する。
メモリデバイス(強誘電体メモリ)に電源が投入され、メモリデバイスの動作モードがセルフチェックモードに遷移すると信号線SCHKの電位が“H”になる。
ワード線SWL及びプレート線SPLの電位が“H”になることで、保証セルに保持されているデータに応じてビット線BLS、/BLS、BLA、/BLAの電位が上昇する。さらに、センスアンプ信号線SAEの電位が“H”になることで、ビット線BLS、/BLS間の微小電位差、及びビット線BLA、/BLA間の微小電位差がそれぞれ増幅される。これにより、スリープブロック側の保証セルに保持されていた保証フラグ及びアドレス情報が、デジタルデータとして保証フラグ出力線SF1、内部アドレスバスADBに読み出される。内部アドレスバスADBに読み出されたアドレス情報は、ラッチされアドレス信号ADDとして少なくとも起動動作の期間は保持される。
続いて、プリチャージ信号線の電位が“H”になることで、ビット線BLS及び保証フラグ出力線SF1の電位が“L”になる。センスアンプ信号線SAE、プレート線SPL、ワード線SWLが順次“L”になる。
プリチャージ信号線の電位が再び“L”になり、時刻T11以降にて保証セルからメモリセルへのデータの書き込み、及び保証セルの初期化が行われる。まず、アドレス信号ADDに基づいてワード線WLxの電位が選択的に“H”なった後、センスアンプ信号線SAEの電位が“H”になる。さらに、プレート線PLxの電位が選択的に“H”になり、所定期間が経過した後“L”になる。これにより、アクティブブロック側の保証セルから読み出したデータによるビット線BLA、/BLAの電位を用いて、メモリセルに“0”データ及び“1”データがそれぞれ書き込まれ、破壊されたデータが復元される。
その後、ワード線SWL及びプレート線SPLが順次“H”になり、保証セルを初期化する。ワード線SWL及びプレート線SPLが“L”になり、動作モードがセルフチェックモードから通常動作状態に遷移する(信号線SCHKの電位が“L”になる。)。
<アドレス情報を不揮発性のラッチ回路に保存した場合>
図19は、第1の実施形態における強誘電体メモリでの起動動作の他の例を示すフローチャートである。なお、この図19において、図14に示したステップと同一の処理を実行するステップには同一の符号を付し、同一ではないが対応する処理を実行するステップには、同じ符号に’を付している。
図19に示した強誘電体メモリでの起動動作は、ステップS2’での処理、及びステップS4とステップS5との間にてアドレス情報の読み出し(ステップS11)を実行する点が異なるだけで、図14に示した強誘電体メモリでの起動動作と同様である。
以下では、ステップS2’及びステップS11についてのみ説明する。
図14に示したステップS2においては、保証セルからデータ、保証フラグ及びアドレス情報を読み出しているが、ステップS2’では、保証セルにアドレス情報が保存されていないので、保証セルからデータ及び保証フラグのみを読み出す。
ステップS4での判断の結果、保証フラグの値が“1”である場合に進むステップS11では、不揮発性のラッチ回路からアドレス情報を読み出し、アドレスバスを介して各バンクに供給し、ステップS5に進む。
図20は、アドレス情報を不揮発性のラッチ回路に保存するようにした際の強誘電体メモリにおけるバンクの具体的な構成例を示す図である。なお、この図20において、図15に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
図20において、図15に示した強誘電体メモリにおけるバンクの構成と異なる点は、NチャネルMOSトランジスタMN26、MN27のゲートをグランドに接続した点のみである。アドレス情報を不揮発性のラッチ回路に保存するようにした場合には、保証セルから読み出したデータを内部アドレスバスADBに出力することはないので、トランジスタMN26、MN27は常にオフ状態にする。なお、トランジスタMN26、MN27は設けなくても良い。
また、図20に示した強誘電体メモリでの起動動作は、アドレス情報を不揮発性のラッチ回路から読み出すだけが異なり、図18に示したタイミングチャートと同様の動作である。図20に示した強誘電体メモリでの起動動作全体についての動作説明は省略し、不揮発性のラッチ回路でのアドレス情報の読み出し及び書き込みについてのみ説明する。
図21は、図8に示した不揮発性の強誘電体ラッチ回路でのアドレス情報の読み出し動作を示すタイミングチャートである。なお、図21においては、説明の便宜上、強誘電体キャパシタC10〜C13における分極の方向を2値論理値に対応させて示している。また、読み出し動作開始時は、強誘電体キャパシタC10、C11、C13は“0”データに対応する分極の向きであり、強誘電体キャパシタC12は“1”データに対応する分極の向きであるとする。
強誘電体ラッチ回路からアドレス情報を読み出す際には、SRAMセルの電源供給を遮断した状態(信号線PND、NNDの電位がそれぞれ“H”、“L”の状態)で信号線SPLの電位を“H”にすると、強誘電体キャパシタC12、C13に保持されているデータに応じた電位がSRAMセルのノードNDX、NDZに発生する。図21に示す例では、強誘電体キャパシタC12、C13は、それぞれ“1”データ、“0”データを保持しているので、ノードNDXの電位がノードNDZの電位より高くなる。
その後、信号線PND、NNDの電位をそれぞれ“L”、“H”にしてSRAMセルに電源を供給すると、ノードNDX、NDZが電位差に基づいてSRAMセルにより増幅され、電源電圧及びグランドレベルにそれぞれ遷移する。信号線SCLの電位を“H”にすると、ノードNDX、NDZの電位が信号線SX、SZに伝達され、時刻T21においてデジタルデータのアドレス情報ADDが得られる。
そして、リセット信号RSTを“H”にして、信号線SX、SZの電位をグランドレベルにした後、信号線SPLを“H”にして強誘電体キャパシタC12、C13を初期化する。
図22は、図8に示した不揮発性の強誘電体ラッチ回路での通常動作時におけるアドレス情報の書き込み動作を示すタイミングチャートである。なお、図22においても、図21と同様に、強誘電体キャパシタC10〜C13における分極の方向を2値論理値に対応させて示している。
強誘電体ラッチ回路にアドレス情報を書き込む際には、アドレスバッファにて外部から入力されるアドレスPADから相補信号が生成され、信号線SX、SZを介して供給される。したがって、信号線SPLの電位を“L”に維持し信号線SCLの電位を“H”にすると(時刻T31)、信号線SX、SZの電位がノードNDX、NDZにそれぞれ伝達され、強誘電体キャパシタC12、C13に信号線SX、SZの電位に応じたデータが書き込まれる。
そして、強誘電体キャパシタC12、C13を初期化するときには、SRAMセルの電源供給を遮断した状態でリセット信号RSTの電位を“H”にし、信号線SX、SZ(ノードNDX、NDZ)の電位を“L”にする。信号線SPLの電位を“H”にすることにより(時刻T32)、強誘電体キャパシタC12、C13のデータが破壊読出しされ、強誘電体キャパシタC12、C13は初期化される。
以上のように第1の実施形態における強誘電体メモリにおいては、電源投入後の起動動作時に保証ブロック、特に保証フラグセルのデータを読み出し、読み出し及び書き込みシーケンスが完了している状態で電源が遮断されたか否かを判断する。そして、保証フラグが設定されている(“1”である)場合には、シーケンスが完了していない状態で電源が遮断された(リストア動作が失敗した)と判断し、保持されているアドレス情報に基づいて、保証セルに保持されているデータをメモリセルに書き込み復元する。
(第2の実施形態)
次に、第2の実施形態について説明する。
上述した第1の実施形態における強誘電体メモリは、図6に示したようにメモリセル61が接続されているビット線BLi、/BLiに保証セルを追加し、メモリセル61と保証セル62とは常に電気的に接続された状態である。したがって、保証セル62の追加による容量の増加によりセンスアンプ63の動作速度(センス速度)の低下を招いたり、保証セル62の初期化時に放出される電荷によりビット線BLi、/BLiを充電してしまったりすることが考えられる。
そこで、以下に説明する本発明の第2の実施形態による半導体記憶装置を適用した強誘電体メモリは、ビット線上に設けたトランスファゲート(トランジスタ)によりメモリセルと保証セルとを電気的に切り離すことができるようにし、メモリセルが接続されているビット線に対する保証セルの電気的な接続状態を制御可能にするものである。
本発明の第2の実施形態による半導体記憶装置を適用した強誘電体メモリの全体及びバンクの構成は、上記図4及び図5に示した第1の実施形態における強誘電体メモリと同様であるので説明は省略する。
図23は、第2の実施形態における強誘電体メモリのコラム部の一例を示す回路図である。なお、この図23において、図6に示した回路構成要素等と同一の機能を有する回路構成要素等には同一の符号を付し、重複する説明は省略する。
図23に示すコラム部と図6に示したコラム部との相違点は、以下に説明する2つである。まず、図23に示すコラム部は、メモリセル61が接続されているビット線BLi、/BLiと、保証セルが接続されているビット線BLi’、/BLi’とを、ゲートが制御信号線SCLに接続されたNチャネルMOSトランジスタ(トランスファゲート)MN28、MN29を介して接続する。また、図23に示すコラム部は、保証セルが接続されているビット線BLi’、/BLi’を、ビット線BLi、/BLiとは独立してグランドレベルにプリチャージできるように、ゲートがプリチャージ信号線PRC’に接続され、ビット線BLi’、/BLi’をグランドレベルに対して接続可能なNチャネルMOSトランジスタMN30、MN31を設けている。
第2の実施形態における強誘電体メモリのデータ読み出しシーケンスは、上述した第1の実施形態における強誘電体メモリとほぼ同様に行うことができる。
さらに、第2の実施形態における強誘電体メモリでは、メモリセルからデータを読み出した後、当該メモリセルに外部から入力されるデータを書き込む、リード・モディファイ・ライトと呼ばれるシーケンスにおいても、シーケンスが完了するまでメモリセルから読み出したデータを保証セルに保持することができる。
具体的には、メモリセルからデータを読み出す際には、保証セル62がビット線BLi、/BLiに対して電気的に接続されるように制御信号線SCLの電位を“H”にする。一方、メモリセルに外部からデータを書き込む際には、保証セル62に保持しているデータが破壊されるのを防止するために、ビット線BLi、/BLiの電位が書き込むデータにより変化する前に、制御信号線SCLの電位を“L”にして保証セル62とビット線BLi、/BLiとの電気的な接続を切断する。これにより、保証セル62に書き換え前のデータを保持し、不慮の事故等によりリード・モディファイ・ライトシーケンスが完了しなかった場合には、保証セル62に保持しているデータを第1の実施形態と同様にしてメモリセル61に書き込むことができる。したがって、データの消失を防止することができるとともに、当該シーケンスを実行する前の状態を確保でき、当該シーケンスを再度実行することが可能になる。
以上のように第2の実施形態によれば、第1の実施形態にて得られる効果に加え、以下に示すような効果が得られる。
まず、保証セル62を使用しない場合には、保証セル62が有する容量をメモリセル61が接続されているビット線BLi、/BLiから切り離すことで、不要な容量の充放電を回避し、センス速度を向上させることできるとともに消費電力を低減することができる。また、保証セル62に対するアクセス回数を減少させることが可能になり、保証セル62のセル特性が劣化することを防止することができる。
また、ビット線BLi、/BLi、及びビット線BLi’、/BLi’をグランドレベルにプリチャージするためのプリチャージ用トランジスタをそれぞれ設けたことで、初期化のタイミング等が異なる場合であっても、ビット線BLi、/BLiとビット線BLi’、/BLi’とを独立して制御できる。これにより、グランド配線への電荷の集中による接地電位のゆれやノイズを抑制できるとともに、一度放電されグランドレベルにプリチャージされたビット線BLi、/BLiが保証セル62の初期化により再度充電されてしまうことを防止し、プリチャージ時間の増大を抑制することができる。
さらに、制御信号線SCLを当該強誘電体メモリにおけるパッド部あるいはチップが有する外部端子に接続して、保証セル62によるデータ保証機能を有効にするか否かを制御できるようにしても良い。例えば、制御信号線SCLをパッド部に接続した場合には、ボンディングワイヤー等により電源電圧またはグランドレベルに対して接続することで、データ保証機能を有効にするか否かをチップの製造時に制御することができる。また、例えば、制御信号線SCLをチップが有する外部端子に接続した場合には、電源が供給されている状態であっても、ユーザ毎に外部からデータ保証機能を有効にするか否かを容易に制御することができる。また、データ保証機能を使用しない場合には、保証セル62にはデータの書き込みは行われないので、電源投入後の起動動作にてセルフチェックを実行しないようにして電源投入後の起動時間を短縮することができる。
なお、上述した説明では、ゲートが制御信号線SCLに接続されたトランスファゲートMN28、MN29をメモリセル61と保証セル62との間のビット線上に設けるようにしているが、ゲートが制御信号線SCLに接続されたトランスファゲートMN28、MN29を介して保証セル62とビット線BLi、/BLiを接続するようにしても良い。
(第3の実施形態)
次に、第3の実施形態について説明する。
例えば、メモリセルが接続されたビット線に対して保証セルを1つ接続した場合には、当該保証セルにアクセスが集中し、メモリセルに比べて非常に短期間でセル特性が劣化することが考えられる。そこで、本発明の第3の実施形態による半導体記憶装置を適用した強誘電体メモリは、メモリセルが接続されたビット線に対して保証セルを複数接続して、1つの保証セルにアクセスが集中してしまうことを防止し、保証セルのセル特性が劣化することを抑制するものである。
本発明の第3の実施形態による半導体記憶装置を適用した強誘電体メモリは、上述した第1及び第2の実施形態における強誘電体メモリと同様に構成される。
図24は、第3の実施形態における強誘電体メモリの特徴的要素を示す図であり、強誘電体メモリのバンクにおけるアドレスデコーダ241、242、メモリセルブロック58及び保証ブロック59を示している。
メモリセルブロック58は、ロウ方向(ワード線MWL)を選択するアドレスにより区分された第1〜第4のメモリセルブロックBLK1〜BLK4により構成される。また、保証ブロック59は、第1〜第4のブロックBLK1〜BLK4にそれぞれ対応した第1〜第4の保証ブロックSC1〜SC4により構成され、あるビット線に接続された4つの保証セルのそれぞれは、第1〜第4の保証ブロックSC1〜SC4にそれぞれ配置される。なお、図24においては、メモリセルブロック58及び保証ブロック59は、4つのブロックにより構成しているが、4つに限らず、ブロックの数は任意である。
アドレスデコーダ241は、アドレスバスADBを介して供給されるロウ方向のアドレスをデコードして1つのワード線MWLを選択的に活性化する(電位を“H”にする)。同様に、アドレスデコーダ242は、アドレスバスADBを介して供給されるロウ方向のアドレスをデコードして1つのワード線SWLを選択的に活性化する。
つまり、図24に示すように構成した強誘電体メモリでは、アドレスバスADBを介して供給されるロウ方向のアドレスをアドレスデコーダ241にてデコードした結果、第1のメモリセルブロックBLK1のワード線MWLが選択的に活性化されるときには、第1の保証ブロックSC1のワード線SWLが選択的に活性化される。また、例えば、第3のメモリセルブロックBLK3のワード線MWLが選択的に活性化されるときには、第3の保証ブロックSC3のワード線SWLが選択的に活性化される。なお、活性化するワード線SWLの選択は、アドレスデコーダ242によるロウ方向のアドレスのデコード結果に基づいて行われる。
以上のように第3の実施形態によれば、複数の保証セルを同じビット線に接続して、ロウ方向のアドレスに応じて、自動的に複数の保証セルのうち、1つの保証セルを選択してアクセスするようにする。これにより、保証セルへのアクセスを分散して保証セルのセル特性劣化を抑制することができる。
なお、上述した第1〜第3の実施形態においては、2T/2C型メモリセルにより構成されたコラム部56を有する強誘電体メモリを一例として説明したが、本発明は1T/1C型メモリセルにより構成されたコラム部を有する強誘電体メモリにも適用可能である。
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
また、メモリセルに対するデータの読み出しあるいは書き込みシーケンス中に、半導体記憶装置に供給される電源が遮断され、メモリセルのデータが破壊されていたとしても、電源投入後に保証セルに保持されているデータをメモリセルに書き込むことでデータを復元することができ、電源遮断前後にてデータの不整合が生じることを抑止することができる。
Claims (10)
- 複数のワード線と、
上記ワード線にそれぞれ隣接して設けた複数のプレート線と、
上記ワード線及びプレート線に対して直交する方向に設けた複数のビット線と、
上記ワード線及び当該ワード線に隣接するプレート線の組と上記ビット線との交差部に設けられ、強誘電体キャパシタを有するメモリセルと、
上記ビット線に対して上記メモリセルと共通接続され、強誘電体キャパシタを有する保証セルとを備え、
上記メモリセルに対するデータの読み出し動作にて、上記メモリセルからデータを読み出すとともに、当該データを上記保証セルに書き込むことを特徴とする半導体記憶装置。 - 上記メモリセルから読み出されたデータに応じて生成される上記ビット線の電位を用いて、上記保証セルにデータを書き込むことを特徴とする請求項1に記載の半導体記憶装置。
- 上記メモリセルに対するアクセス処理が完了したか否かを示す保証フラグを記憶する保証フラグセルをさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 電源投入時に上記保証フラグに基づいて、上記アクセス処理が完了した状態であるか否かを判断し、上記アクセス処理が完了していない状態であるときには、上記保証セルが保持しているデータを上記メモリセルに書き込むことを特徴とする請求項3に記載の半導体記憶装置。
- 上記メモリセルに対してアクセスする際のアドレス情報を不揮発性の記憶領域に保持することを特徴とする請求項1に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線と、上記保証セルが接続されている上記ビット線とを電気的に接続するか否かを制御するトランスファゲートをさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線に接続され、当該ビット線を接地電位にするための第1のプリチャージ回路と、
上記保証セルが接続されている上記ビット線に接続され、当該ビット線を接地電位にするための第2のプリチャージ回路とをさらに備えることを特徴とする請求項6に記載の半導体記憶装置。 - データ保証機能を有効にするか否かを任意に選択可能であるとともに、上記データ保証機能を有効にしない際には、上記トランスファゲートを閉じることを特徴とする請求項6に記載の半導体記憶装置。
- 上記メモリセルが接続されている上記ビット線に対して上記保証セルを電気的に接続するか否かを制御するトランスファゲートをさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 上記ビット線に対して複数の上記保証セルを接続し、
入力されるアドレス情報に応じて、上記複数の保証セルの中から使用する保証セルを選択することを特徴とする請求項1に記載の半導体記憶装置。
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