JPH11176152A - 低待ち時間ページ・ヒット操作を有する狭データ幅ｄｒａｍ - Google Patents
低待ち時間ページ・ヒット操作を有する狭データ幅ｄｒａｍInfo
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- JPH11176152A JPH11176152A JP27813098A JP27813098A JPH11176152A JP H11176152 A JPH11176152 A JP H11176152A JP 27813098 A JP27813098 A JP 27813098A JP 27813098 A JP27813098 A JP 27813098A JP H11176152 A JPH11176152 A JP H11176152A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/1694—Configuration of memory controller to different memory types
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Abstract
(57)【要約】 （修正有）
【課題】 ページヒット待ち時間を低減する高速／狭Ｉ
／Ｏ ＤＲＡＭ。 【解決手段】 高速ＲＡＭアレイ素子が幾つかの論理バ
ンクを含み、該各々を一意的にアドレス指定する。論理
バンクは、固有のメモリアレイセグメント及び関連ペー
ジレジスタを含み後者は高速ページヒット操作間に一時
記憶位置として機能する。初期ページヒット間の待ち時
間低減のため、更に各論理バンクを２つのセグメントに
区分化しアレイ最適化を実現する。２つのセグメントの
内小さい方はデータストリーム内の初期データ記憶の高
速ランダムアクセスメモリ（ＦＲＡＭ）を含む。高速ペ
ージレジスタがＦＲＡＭを素子Ｉ／Ｏポートに接続する
マルチプレクサ／デマルチプレクサに直接接続し、内部
バスプロトコルをバイパスしデータがＦＲＡＭとＩ／Ｏ
ポート間で高速に転送され、ページヒット待ち時間を改
善し、小さな高速セグメントを含むように論理バンクを
区分化する。
／Ｏ ＤＲＡＭ。 【解決手段】 高速ＲＡＭアレイ素子が幾つかの論理バ
ンクを含み、該各々を一意的にアドレス指定する。論理
バンクは、固有のメモリアレイセグメント及び関連ペー
ジレジスタを含み後者は高速ページヒット操作間に一時
記憶位置として機能する。初期ページヒット間の待ち時
間低減のため、更に各論理バンクを２つのセグメントに
区分化しアレイ最適化を実現する。２つのセグメントの
内小さい方はデータストリーム内の初期データ記憶の高
速ランダムアクセスメモリ（ＦＲＡＭ）を含む。高速ペ
ージレジスタがＦＲＡＭを素子Ｉ／Ｏポートに接続する
マルチプレクサ／デマルチプレクサに直接接続し、内部
バスプロトコルをバイパスしデータがＦＲＡＭとＩ／Ｏ
ポート間で高速に転送され、ページヒット待ち時間を改
善し、小さな高速セグメントを含むように論理バンクを
区分化する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、高帯域幅／
高性能ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）に関して、特に、改善された低ページ・ヒット
待ち時間を有する高帯域幅／高性能ＤＲＡＭに関する。
高性能ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）に関して、特に、改善された低ページ・ヒット
待ち時間を有する高帯域幅／高性能ＤＲＡＭに関する。
【０００２】
【従来の技術】既に知られているように、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）の性能は、
コンピュータ・システム性能の制限となっている。プロ
セッサ・スピードは主メモリ性能を急速に凌ぎつつあ
り、プロセッサ設計者及びシステム・メーカの両者は、
低速のＤＲＡＭ素子による性能制限を最小化しようと、
高性能メモリ・サブシステムを開発している。理想的に
はメモリ性能はプロセッサ性能に匹敵するか、それを越
えるべきである。すなわち、メモリ・サイクル時間が、
１プロセッサ・クロック・サイクル未満であるべきであ
る。これはほとんどの場合当てはまらず、従ってメモリ
はシステムにとって障害となる。例えば、最新の高速マ
イクロプロセッサは２００ＭＨｚのクロックにもとづ
き、従って５ｎｓのクロック周期を有する。それに対し
て高性能ＤＲＡＭは６０ｎｓのアクセス時間を有し、こ
れはプロセッサ性能に大きく及ばない。
・ランダム・アクセス・メモリ（ＤＲＡＭ）の性能は、
コンピュータ・システム性能の制限となっている。プロ
セッサ・スピードは主メモリ性能を急速に凌ぎつつあ
り、プロセッサ設計者及びシステム・メーカの両者は、
低速のＤＲＡＭ素子による性能制限を最小化しようと、
高性能メモリ・サブシステムを開発している。理想的に
はメモリ性能はプロセッサ性能に匹敵するか、それを越
えるべきである。すなわち、メモリ・サイクル時間が、
１プロセッサ・クロック・サイクル未満であるべきであ
る。これはほとんどの場合当てはまらず、従ってメモリ
はシステムにとって障害となる。例えば、最新の高速マ
イクロプロセッサは２００ＭＨｚのクロックにもとづ
き、従って５ｎｓのクロック周期を有する。それに対し
て高性能ＤＲＡＭは６０ｎｓのアクセス時間を有し、こ
れはプロセッサ性能に大きく及ばない。
【０００３】このシステムの障害が、マルチメディア・
アプリケーションの普及により更に悪化している。マル
チメディア・アプリケーションは、スプレッドシート分
析プログラムなどの計算集中型のタスク、或いは文書処
理または印刷などの入出力（Ｉ／Ｏ）集中型アプリケー
ションに比較して、主メモリまたはフレーム・バッファ
・メモリに対して数倍の帯域幅を要求する。
アプリケーションの普及により更に悪化している。マル
チメディア・アプリケーションは、スプレッドシート分
析プログラムなどの計算集中型のタスク、或いは文書処
理または印刷などの入出力（Ｉ／Ｏ）集中型アプリケー
ションに比較して、主メモリまたはフレーム・バッファ
・メモリに対して数倍の帯域幅を要求する。
【０００４】帯域幅を改善するために、拡張データアウ
ト（ＥＤＯ）及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
が開発された。しかしながら、ＳＤＲＡＭ及びＥＤＯ
ＲＡＭは依然プロセッサ性能には及ばす、従ってプロセ
ッサ性能を制限する。結果的にマルチメディア処理及び
高性能システムのために、より高速のマイクロプロセッ
サが開発されると、メモリ／プロセッサ間の性能ギャッ
プを埋めるために、例えばワイドＩ／Ｏ ＤＲＡＭなど
のより高速のメモリ・アーキテクチャが開発されること
になる。
ト（ＥＤＯ）及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
が開発された。しかしながら、ＳＤＲＡＭ及びＥＤＯ
ＲＡＭは依然プロセッサ性能には及ばす、従ってプロセ
ッサ性能を制限する。結果的にマルチメディア処理及び
高性能システムのために、より高速のマイクロプロセッ
サが開発されると、メモリ／プロセッサ間の性能ギャッ
プを埋めるために、例えばワイドＩ／Ｏ ＤＲＡＭなど
のより高速のメモリ・アーキテクチャが開発されること
になる。
【０００５】最近の開発は高速／狭Ｉ／Ｏ素子への移行
により、メモリ素子及び関連サブシステムにとって大き
な転換期を予言している。これらの新たな素子はバース
ト・スピードの大幅な向上を提供するが、初期アクセス
のための待ち時間の改善を提供しない。すなわち、初期
アクセスまたはページ・ヒットのために、通常、ＤＲＡ
Ｍから読出されたデータがＤＲＡＭチップ・ピンに現れ
るまでにたくさんのクロック・サイクルを要する。
により、メモリ素子及び関連サブシステムにとって大き
な転換期を予言している。これらの新たな素子はバース
ト・スピードの大幅な向上を提供するが、初期アクセス
のための待ち時間の改善を提供しない。すなわち、初期
アクセスまたはページ・ヒットのために、通常、ＤＲＡ
Ｍから読出されたデータがＤＲＡＭチップ・ピンに現れ
るまでにたくさんのクロック・サイクルを要する。
【０００６】従って、ページ・ヒット待ち時間が低減さ
れる高帯域幅ＤＲＡＭチップが待望される。
れる高帯域幅ＤＲＡＭチップが待望される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ペー
ジ・ヒット待ち時間が低減される高速／狭Ｉ／Ｏ ＤＲ
ＡＭを提供することである。
ジ・ヒット待ち時間が低減される高速／狭Ｉ／Ｏ ＤＲ
ＡＭを提供することである。
【０００８】本発明の別の目的は、待ち時間が様々なア
プリケーションに順応するように調整され得る、高速／
狭Ｉ／Ｏ ＤＲＡＭを提供することである。
プリケーションに順応するように調整され得る、高速／
狭Ｉ／Ｏ ＤＲＡＭを提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、各メモ
リ素子は幾つかの論理バンクを含み、それらの各々が一
意的にアドレス指定される。これらの論理バンクの各々
は、固有のメモリ・アレイ・セグメント及び関連ページ
・レジスタを含み、後者は高速ページ・ヒット操作の間
に一時記憶位置として機能する。初期ページ・ヒットの
間の待ち時間を低減するために、更に、各論理バンクを
２つのセグメントに区分化することによりアレイ最適化
が実現される。２つのセグメントの内、小さい方のセグ
メントは、他の大きい方のセグメントよりも高速のラン
ダム・アクセス・メモリ（ＦＲＡＭ）を含む。例えば、
１６メガビット（Ｍｂ）・アレイ（６４×２５６×１０
２４）では、第１の小さい方のセグメントが高速の２Ｍ
ｂアレイ（総バンクの８分の１を表す）を含み、非常に
高速のアクセスのために最適化される。高速アレイ（Ｆ
ＲＡＭ）は、毎６４ビット・バーストの最初の８ビット
（バイト０、バイト８、バイト１６、．．．）を含むよ
うに設計され、合計２Ｍｂ（８×２５６×１０２４）と
なる。第２のセグメントは、残りの１４Ｍｂアレイ（５
６×２５６×１０２４）を表し、従来のＤＲＡＭにより
従来式に実現される。
リ素子は幾つかの論理バンクを含み、それらの各々が一
意的にアドレス指定される。これらの論理バンクの各々
は、固有のメモリ・アレイ・セグメント及び関連ページ
・レジスタを含み、後者は高速ページ・ヒット操作の間
に一時記憶位置として機能する。初期ページ・ヒットの
間の待ち時間を低減するために、更に、各論理バンクを
２つのセグメントに区分化することによりアレイ最適化
が実現される。２つのセグメントの内、小さい方のセグ
メントは、他の大きい方のセグメントよりも高速のラン
ダム・アクセス・メモリ（ＦＲＡＭ）を含む。例えば、
１６メガビット（Ｍｂ）・アレイ（６４×２５６×１０
２４）では、第１の小さい方のセグメントが高速の２Ｍ
ｂアレイ（総バンクの８分の１を表す）を含み、非常に
高速のアクセスのために最適化される。高速アレイ（Ｆ
ＲＡＭ）は、毎６４ビット・バーストの最初の８ビット
（バイト０、バイト８、バイト１６、．．．）を含むよ
うに設計され、合計２Ｍｂ（８×２５６×１０２４）と
なる。第２のセグメントは、残りの１４Ｍｂアレイ（５
６×２５６×１０２４）を表し、従来のＤＲＡＭにより
従来式に実現される。
【００１０】各ＦＲＡＭは正規の内部バス・プロトコル
をバイパスして、高速読出しレジスタに読出し、また高
速書込みレジスタに書込む。高速読出しレジスタはマル
チプレクサに、また高速書込みレジスタはデマルチプレ
クサに直結され、これらのマルチプレクサ及びデマルチ
プレクサがチップＩ／Ｏピンに接続される。
をバイパスして、高速読出しレジスタに読出し、また高
速書込みレジスタに書込む。高速読出しレジスタはマル
チプレクサに、また高速書込みレジスタはデマルチプレ
クサに直結され、これらのマルチプレクサ及びデマルチ
プレクサがチップＩ／Ｏピンに接続される。
【００１１】選択ページの初期アクセスのための読出し
アクセスの間、毎８バイトのグループからの最初のまた
は初期の８ビットのデータ（バイト０、バイト８、バイ
ト１６、．．．）が、高速ＦＲＡＭから高速読出しレジ
スタに、そして即時マルチプレクサを介して素子のＩ／
Ｏピンに転送される。この初期データが読出される間
に、低速のＤＲＡＭからの後続のアクセスが開始され、
残りのバイト（バイト１乃至バイト７、バイト９乃至バ
イト１５、．．．）からの後続のデータ・ビットが、シ
ステム・クロックによりストローブされ続ける。この実
施例では、高速アレイ／レジスタ構造がページ・アクセ
ス待ち時間の低減を可能にする。
アクセスの間、毎８バイトのグループからの最初のまた
は初期の８ビットのデータ（バイト０、バイト８、バイ
ト１６、．．．）が、高速ＦＲＡＭから高速読出しレジ
スタに、そして即時マルチプレクサを介して素子のＩ／
Ｏピンに転送される。この初期データが読出される間
に、低速のＤＲＡＭからの後続のアクセスが開始され、
残りのバイト（バイト１乃至バイト７、バイト９乃至バ
イト１５、．．．）からの後続のデータ・ビットが、シ
ステム・クロックによりストローブされ続ける。この実
施例では、高速アレイ／レジスタ構造がページ・アクセ
ス待ち時間の低減を可能にする。
【００１２】同様に、書込み操作では、チップＩ／Ｏピ
ンに入力される毎８バイトのグループからの最初の８ビ
ットのデータが、デマルチプレクサから高速書込みレジ
スタを介して、高速ＦＲＡＭに転送され残りのバイトが
ＤＲＡＭに記憶される。
ンに入力される毎８バイトのグループからの最初の８ビ
ットのデータが、デマルチプレクサから高速書込みレジ
スタを介して、高速ＦＲＡＭに転送され残りのバイトが
ＤＲＡＭに記憶される。
【００１３】従って、アレイ及びページ・レジスタを区
分化することにより、高速設計技法を総メモリの小部分
だけに賢明に適用することにより、従って大幅に低廉な
コストにより、メモリ素子全体を高速ＦＲＡＭにより実
現することにより達成される性能利得に近づけることが
できる。更に、本発明は"従来の"または"待ち時間低減"
モードで操作することができ、従って任意のアプリケー
ションによる使用を可能にする。
分化することにより、高速設計技法を総メモリの小部分
だけに賢明に適用することにより、従って大幅に低廉な
コストにより、メモリ素子全体を高速ＦＲＡＭにより実
現することにより達成される性能利得に近づけることが
できる。更に、本発明は"従来の"または"待ち時間低減"
モードで操作することができ、従って任意のアプリケー
ションによる使用を可能にする。
【００１４】
【発明の実施の形態】図１を参照すると、本発明により
改善が求められる従来の関連高速Ｉ／Ｏ ＤＲＡＭメモ
リ素子が示される。１６Ｍｂのメモリ・アレイが、４つ
の４Ｍｂ（６４×２５６×１０２４）サブアレイ１０、
１２、１４及び１６を含む。サブアレイの各々は、ペー
ジ・レジスタ２０、２２、２４及び２６によりそれぞれ
バッファリングされる。ページ・レジスタは、６４×２
５６ビットのアドレス（すなわち１６Ｋｂ）として構成
される。ページ・レジスタ２０、２２、２４及び２６へ
の及びそれらからのデータは、ドライバ３２またはバッ
ファ３４から６４ビット・バス３０上に転送される。バ
ッファ３４はデータを６４ビット・バス３０から８：１
マルチプレクサ（ＭＵＸ）３６に受け渡し、次にマルチ
プレクサ３６がデータをチップ外のＤＱ０乃至ＤＱ７
Ｉ／Ｏピン３８に受け渡す。６４ビット・バス３０は８
ビットの８つのバーストを可能にする。同様に、Ｉ／Ｏ
ピン３８からのデータ入力は、１：８デマルチプレクサ
（ＤＥＭＵＸ）４０により受信され、制御論理４２及び
データ・マスク・レジスタ４４の制御の下で、ドライバ
３２により６４ビット・バス３０に渡される。ページ読
出し操作では、最初のアクセス行アドレス及びコマンド
が、ＤＱ０乃至ＤＱ７ Ｉ／Ｏピン３８を介して、制御
論理４２に並列にパイプ入力される。所与のアドレスに
対して、これは８ビット・バイトの８つのバーストが、
６４ビット幅のページ・レジスタに読出されることを要
求する。この時間の間に、次の列アドレス及びコマンド
が順次、８連続クロック・サイクルの間に１度に１ビッ
トずつ、全ページが読出されるまで、アドレス・ピン４
６及びコマンド・ピン４７に走査入力される。ＲＸＣＬ
Ｋ及びＴＸＣＬＫは外部ハンドシェーキングのために使
用される。次のページのために、新たなパケットがＤＱ
０乃至ＤＱ７ Ｉ／Ｏピン３８に送られ、サイクルが再
開する。
改善が求められる従来の関連高速Ｉ／Ｏ ＤＲＡＭメモ
リ素子が示される。１６Ｍｂのメモリ・アレイが、４つ
の４Ｍｂ（６４×２５６×１０２４）サブアレイ１０、
１２、１４及び１６を含む。サブアレイの各々は、ペー
ジ・レジスタ２０、２２、２４及び２６によりそれぞれ
バッファリングされる。ページ・レジスタは、６４×２
５６ビットのアドレス（すなわち１６Ｋｂ）として構成
される。ページ・レジスタ２０、２２、２４及び２６へ
の及びそれらからのデータは、ドライバ３２またはバッ
ファ３４から６４ビット・バス３０上に転送される。バ
ッファ３４はデータを６４ビット・バス３０から８：１
マルチプレクサ（ＭＵＸ）３６に受け渡し、次にマルチ
プレクサ３６がデータをチップ外のＤＱ０乃至ＤＱ７
Ｉ／Ｏピン３８に受け渡す。６４ビット・バス３０は８
ビットの８つのバーストを可能にする。同様に、Ｉ／Ｏ
ピン３８からのデータ入力は、１：８デマルチプレクサ
（ＤＥＭＵＸ）４０により受信され、制御論理４２及び
データ・マスク・レジスタ４４の制御の下で、ドライバ
３２により６４ビット・バス３０に渡される。ページ読
出し操作では、最初のアクセス行アドレス及びコマンド
が、ＤＱ０乃至ＤＱ７ Ｉ／Ｏピン３８を介して、制御
論理４２に並列にパイプ入力される。所与のアドレスに
対して、これは８ビット・バイトの８つのバーストが、
６４ビット幅のページ・レジスタに読出されることを要
求する。この時間の間に、次の列アドレス及びコマンド
が順次、８連続クロック・サイクルの間に１度に１ビッ
トずつ、全ページが読出されるまで、アドレス・ピン４
６及びコマンド・ピン４７に走査入力される。ＲＸＣＬ
Ｋ及びＴＸＣＬＫは外部ハンドシェーキングのために使
用される。次のページのために、新たなパケットがＤＱ
０乃至ＤＱ７ Ｉ／Ｏピン３８に送られ、サイクルが再
開する。
【００１５】明らかなようにサブアレイ１０、１２、１
４及び１６から読出されたデータが、最初に出力ピン３
８に現れるまでに数クロック・サイクルを要する。なぜ
なら、データが最初にページ・レジスタ２０、２２、２
４または２６を、次にバッファ３４を、そして最後にマ
ルチプレクサ３６を通過しなければならず、このことが
不要な待ち時間を生じるからである。従って、本発明は
データの一部を高速ＦＲＡＭ及び関連ページ・レジスタ
内に区分化し、その後、バス・プロトコルをバイパスす
ることにより、データが出力ピンに１クロック・サイク
ル早く現れるようにする。
４及び１６から読出されたデータが、最初に出力ピン３
８に現れるまでに数クロック・サイクルを要する。なぜ
なら、データが最初にページ・レジスタ２０、２２、２
４または２６を、次にバッファ３４を、そして最後にマ
ルチプレクサ３６を通過しなければならず、このことが
不要な待ち時間を生じるからである。従って、本発明は
データの一部を高速ＦＲＡＭ及び関連ページ・レジスタ
内に区分化し、その後、バス・プロトコルをバイパスす
ることにより、データが出力ピンに１クロック・サイク
ル早く現れるようにする。
【００１６】図２を参照すると、ページ・ヒット待ち時
間が低減される本発明によるページ・レジスタ素子のブ
ロック図が示される。ページ・レジスタ素子は幾つかの
論理バンクＡ乃至論理バンクＤを含み、それらの各々は
一意的にアドレス指定され、例えば１４Ｍｂを有する。
しかしながら、本発明は１４Ｍｂのメモリ・バンクに関
連して述べられるが、これらの構成及び密度は一例に過
ぎず、本発明をこれらの密度に制限することを意図する
ものではない。
間が低減される本発明によるページ・レジスタ素子のブ
ロック図が示される。ページ・レジスタ素子は幾つかの
論理バンクＡ乃至論理バンクＤを含み、それらの各々は
一意的にアドレス指定され、例えば１４Ｍｂを有する。
しかしながら、本発明は１４Ｍｂのメモリ・バンクに関
連して述べられるが、これらの構成及び密度は一例に過
ぎず、本発明をこれらの密度に制限することを意図する
ものではない。
【００１７】論理バンクＡ乃至論理バンクＤの各々は、
固有のメモリ・アレイ・セグメント及び関連ページ・レ
ジスタを含み、後者は高速ページ・ヒット操作の間に一
時記憶位置として機能する。ページ・ヒット操作の間の
待ち時間を低減するために、更に、各論理バンクＡ乃至
論理バンクＤを２つのセグメント５０−５１、５２−５
３、５４−５５及び５６−５７に区分化することにより
アレイ最適化が実現される。２つのセグメントの内、第
１の小さい方のセグメント５１、５３、５５及び５７
は、高速ランダム・アクセス・メモリ（ＦＲＡＭ）を含
む。例えば、１６Ｍｂアレイ（６４×２５６×１０２
４）では、第１の小さい方のセグメントが高速の２Ｍｂ
アレイ（総バンクの８分の１を表す）を含み、非常に高
速のアクセスのために最適化される。高速アレイ（ＦＲ
ＡＭ）は、毎６４ビット・バーストの最初の８ビット
（バイト０、バイト８、バイト１６、．．．）を含むよ
うに設計され、合計２Ｍｂ（８×２５６×１０２４）と
なる。例えば、ＦＲＡＭはスタティックＲＡＭ（ＳＲＡ
Ｍ）またはデュアル・ポートＲＡＭである。
固有のメモリ・アレイ・セグメント及び関連ページ・レ
ジスタを含み、後者は高速ページ・ヒット操作の間に一
時記憶位置として機能する。ページ・ヒット操作の間の
待ち時間を低減するために、更に、各論理バンクＡ乃至
論理バンクＤを２つのセグメント５０−５１、５２−５
３、５４−５５及び５６−５７に区分化することにより
アレイ最適化が実現される。２つのセグメントの内、第
１の小さい方のセグメント５１、５３、５５及び５７
は、高速ランダム・アクセス・メモリ（ＦＲＡＭ）を含
む。例えば、１６Ｍｂアレイ（６４×２５６×１０２
４）では、第１の小さい方のセグメントが高速の２Ｍｂ
アレイ（総バンクの８分の１を表す）を含み、非常に高
速のアクセスのために最適化される。高速アレイ（ＦＲ
ＡＭ）は、毎６４ビット・バーストの最初の８ビット
（バイト０、バイト８、バイト１６、．．．）を含むよ
うに設計され、合計２Ｍｂ（８×２５６×１０２４）と
なる。例えば、ＦＲＡＭはスタティックＲＡＭ（ＳＲＡ
Ｍ）またはデュアル・ポートＲＡＭである。
【００１８】第２のセグメント５０、５２、５４及び５
６は、残りの１４Ｍｂアレイ（５６×２５６×１０２
４）を表し、図１に関連して述べられた従来のＤＲＡＭ
により従来式に実現される。すなわち、各第２のセグメ
ントはページ・レジスタ６０、６２、６４及び６６によ
りそれぞれバッファリングされる。ページ・レジスタ
は、５６×２５６ビットのアドレス（すなわち１４Ｋ
ｂ）として構成される。ページ・レジスタ６０、６２、
６４及び６６への及びそれらからのデータは、ドライバ
７２またはバッファ７４から、５６ビット・バス７０上
に転送される。バッファ７４はデータを５６ビット・バ
ス７０から８：１マルチプレクサ（ＭＵＸ）７６に受け
渡し、次にマルチプレクサ７６がデータをチップ外のＤ
Ｑ０乃至ＤＱ７Ｉ／Ｏピン７８に受け渡す。５６ビット
・バス７０は８ビットの７つのバーストを可能にする。
６は、残りの１４Ｍｂアレイ（５６×２５６×１０２
４）を表し、図１に関連して述べられた従来のＤＲＡＭ
により従来式に実現される。すなわち、各第２のセグメ
ントはページ・レジスタ６０、６２、６４及び６６によ
りそれぞれバッファリングされる。ページ・レジスタ
は、５６×２５６ビットのアドレス（すなわち１４Ｋ
ｂ）として構成される。ページ・レジスタ６０、６２、
６４及び６６への及びそれらからのデータは、ドライバ
７２またはバッファ７４から、５６ビット・バス７０上
に転送される。バッファ７４はデータを５６ビット・バ
ス７０から８：１マルチプレクサ（ＭＵＸ）７６に受け
渡し、次にマルチプレクサ７６がデータをチップ外のＤ
Ｑ０乃至ＤＱ７Ｉ／Ｏピン７８に受け渡す。５６ビット
・バス７０は８ビットの７つのバーストを可能にする。
【００１９】同様に、Ｉ／Ｏピン７８からのデータ入力
は１：８デマルチプレクサ（ＤＥＭＵＸ）８０により受
信され、制御論理８２の制御の下でドライバ７２により
５６ビット・バス７０に渡される。レジスタ６３はＦＲ
ＡＭへの高速書込みを実行する。制御論理８２は内部論
理機能及びＲＡＭ素子のアドレス指定を制御する。次の
列アドレス及びコマンドが順次、８連続クロック・サイ
クルの間に１度に１ビットずつ全ページが読出されるま
で、アドレス・ピン８６及びコマンド・ピン８７に走査
入力される。
は１：８デマルチプレクサ（ＤＥＭＵＸ）８０により受
信され、制御論理８２の制御の下でドライバ７２により
５６ビット・バス７０に渡される。レジスタ６３はＦＲ
ＡＭへの高速書込みを実行する。制御論理８２は内部論
理機能及びＲＡＭ素子のアドレス指定を制御する。次の
列アドレス及びコマンドが順次、８連続クロック・サイ
クルの間に１度に１ビットずつ全ページが読出されるま
で、アドレス・ピン８６及びコマンド・ピン８７に走査
入力される。
【００２０】本発明によれば、各ＦＲＡＭ５１、５３、
５５及び５７がワード・デコーダ５８を介して、その対
応するＤＲＡＭ５０、５２、５４または５６に接続され
る。ＦＲＡＭ５１、５３、５５及び５７は、８ビット読
出しバス７１を介して、高速読出しレジスタ６１に読出
し、また８ビット書込みバス７３を介して、高速書込み
レジスタ６３に書込むことにより、５６ビット・バス７
０及び書込み操作におけるドライバ７２または読出し操
作におけるバッファ７４を含む、正規の内部バス・プロ
トコルをバイパスする。高速読出しレジスタ６１はマル
チプレクサ７６に直結され、高速書込みレジスタ６３は
デマルチプレクサ８０に直結され、これらのマルチプレ
クサ及びデマルチプレクサがチップＩ／Ｏピン７８に接
続される。
５５及び５７がワード・デコーダ５８を介して、その対
応するＤＲＡＭ５０、５２、５４または５６に接続され
る。ＦＲＡＭ５１、５３、５５及び５７は、８ビット読
出しバス７１を介して、高速読出しレジスタ６１に読出
し、また８ビット書込みバス７３を介して、高速書込み
レジスタ６３に書込むことにより、５６ビット・バス７
０及び書込み操作におけるドライバ７２または読出し操
作におけるバッファ７４を含む、正規の内部バス・プロ
トコルをバイパスする。高速読出しレジスタ６１はマル
チプレクサ７６に直結され、高速書込みレジスタ６３は
デマルチプレクサ８０に直結され、これらのマルチプレ
クサ及びデマルチプレクサがチップＩ／Ｏピン７８に接
続される。
【００２１】選択ページの最初のアクセスのための読出
しアクセスの間、毎８バイトのグループからの最初のま
たは初期の８ビットのデータ（バイト０、バイト８、バ
イト１６、．．．）が、高速ＦＲＡＭ５１、５３、５５
及び５７から、高速読出しレジスタ６１に、そして即時
マルチプレクサ７６を介して、素子のＩ／Ｏピンに転送
される。初期データにより待ち時間が改善される。なぜ
なら、この初期データが読出される間に、低速のＤＲＡ
Ｍ５０、５２、５４及び５６からの後続のアクセスが開
始され、初期データに続きシステム・クロックによりＩ
／Ｏピン７８にストローブされ続けるからである。
しアクセスの間、毎８バイトのグループからの最初のま
たは初期の８ビットのデータ（バイト０、バイト８、バ
イト１６、．．．）が、高速ＦＲＡＭ５１、５３、５５
及び５７から、高速読出しレジスタ６１に、そして即時
マルチプレクサ７６を介して、素子のＩ／Ｏピンに転送
される。初期データにより待ち時間が改善される。なぜ
なら、この初期データが読出される間に、低速のＤＲＡ
Ｍ５０、５２、５４及び５６からの後続のアクセスが開
始され、初期データに続きシステム・クロックによりＩ
／Ｏピン７８にストローブされ続けるからである。
【００２２】同様に、書込み操作では最初にチップＩ／
Ｏピン７８に入力される毎８バイトのグループからの最
初のまたは初期の８ビットのデータ（バイト０、バイト
８、バイト１６、．．．）が、即時デマルチプレクサ８
０から高速書込みレジスタ６３を介してＦＲＡＭ５１、
５３、５５及び５７に書込まれる。それによりドライバ
７２のバイパスを含む、正規の内部バス・プロトコル７
０がバイパスされ書込み性能を改善する。
Ｏピン７８に入力される毎８バイトのグループからの最
初のまたは初期の８ビットのデータ（バイト０、バイト
８、バイト１６、．．．）が、即時デマルチプレクサ８
０から高速書込みレジスタ６３を介してＦＲＡＭ５１、
５３、５５及び５７に書込まれる。それによりドライバ
７２のバイパスを含む、正規の内部バス・プロトコル７
０がバイパスされ書込み性能を改善する。
【００２３】更に本発明の別の利点は、本発明は低待ち
時間アプリケーション以外に単に高速ページ・レジスタ
６１及び６３のクロッキングを調整することにより、'
業界標準'または従来のアプリケーションにおいても使
用され得ることである。クロック・モードはモード・レ
ジスタ８４を介して選択可能である。従来モードでは、
高速レジスタ６１及び６３のクロック・スピードが低減
され、本発明のメモリ・ページ・レジスタ素子が、図１
に示される回路のスピードをエミュレートするように低
速化される。その結果、長い待ち時間と互換のアプリケ
ーションにも順応することができる。
時間アプリケーション以外に単に高速ページ・レジスタ
６１及び６３のクロッキングを調整することにより、'
業界標準'または従来のアプリケーションにおいても使
用され得ることである。クロック・モードはモード・レ
ジスタ８４を介して選択可能である。従来モードでは、
高速レジスタ６１及び６３のクロック・スピードが低減
され、本発明のメモリ・ページ・レジスタ素子が、図１
に示される回路のスピードをエミュレートするように低
速化される。その結果、長い待ち時間と互換のアプリケ
ーションにも順応することができる。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）第１の高速メモリ部分と第２のメモ
リ部分とを含み、前記第１の高速メモリ部分が前記第２
のメモリ部分よりも高速であり、初期データを記憶す
る、少なくとも１つのメモリ・バンクと、前記第２のメ
モリ部分をバス・プロトコルに接続する少なくとも１つ
のページ・レジスタと、前記少なくとも１つのメモリ・
バンクから出力される読出しデータをマルチプレクス
し、前記少なくとも１つのメモリ・バンクに書込まれる
データをデマルチプレクスするマルチプレクサ手段と、
前記第１の高速メモリ部分を前記マルチプレクサ手段に
接続する少なくとも１つの高速ページ・レジスタとを含
み、前記初期データが前記バス・プロトコルをバイパス
して、前記第１の高速メモリ部分と前記マルチプレクサ
手段との間で転送される、ランダム・アクセス・メモリ
（ＲＡＭ）素子。 （２）複数のメモリ・バンクを含む、前記（１）記載の
ランダム・アクセス・メモリ（ＲＡＭ）素子。 （３）前記少なくとも１つのメモリ・バンクが、前記第
１の高速メモリ部分と前記第２のメモリ部分とを接続す
るワード・デコーダを含む、前記（１）記載のランダム
・アクセス・メモリ（ＲＡＭ）素子。 （４）前記マルチプレクサ手段が、前記少なくとも１つ
のメモリ・バンクに書込まれるデータをデマルチプレク
スするデマルチプレクサと、前記少なくとも１つのメモ
リ・バンクから読出されるデータをマルチプレクスする
マルチプレクサとを含む、前記（１）記載のランダム・
アクセス・メモリ（ＲＡＭ）素子。 （５）前記バス・プロトコルが、データを前記少なくと
も１つのページ・レジスタに及び該ページ・レジスタか
ら転送するバスと、前記バスと前記マルチプレクサとの
間で読出しデータをバッファリングするバッファと、前
記デマルチプレクサから前記バスへ書込みデータを駆動
するドライバとを含む、前記（１）記載のランダム・ア
クセス・メモリ（ＲＡＭ）素子。 （６）前記少なくとも１つの高速ページ・レジスタのス
ピードを制御する手段を含む、前記（１）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （７）前記第１の高速メモリ部分が高速ランダム・アク
セス・メモリを含み、前記第２のメモリ部分が低速ラン
ダム・アクセス・メモリを含む、前記（１）記載のラン
ダム・アクセス・メモリ（ＲＡＭ）素子。 （８）前記第１の高速メモリ部分が前記第２のメモリ部
分よりも小さい、前記（１）記載のランダム・アクセス
・メモリ（ＲＡＭ）素子。 （９）前記第１の高速メモリ部分が、スタティックＲＡ
Ｍ（ＳＲＡＭ）、デュアル・ポートＲＡＭまたはフラッ
シュＲＡＭのいずれかを含む、前記（１）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （１０）データの初期ビットを記憶する第２の高速のＲ
ＡＭ素子に接続され、前記データの後続ビットを記憶す
る複数の第１のＲＡＭ素子と、データ入出力ポートとバ
ス・プロトコルの間に接続されるマルチプレクサ手段
と、前記バス・プロトコルと前記複数の第１のＲＡＭ素
子との間に接続される、複数の第１のページ・レジスタ
と、前記第２の高速のＲＡＭ素子と前記マルチプレクサ
手段との間に接続され、前記バス・プロトコルをバイパ
スする高速ページ・レジスタとを含み、前記初期データ
が前記入出力ポートと前記第２の高速のＲＡＭ素子との
間で転送され、待ち時間を低減する、ランダム・アクセ
ス・メモリ（ＲＡＭ）素子。 （１１）前記高速ページ・レジスタが高速読出しレジス
タ及び高速書込みレジスタを含む、前記（１０）記載の
ランダム・アクセス・メモリ（ＲＡＭ）素子。 （１２）前記高速読出しレジスタ及び前記高速書込みレ
ジスタのスピードを調整することにより、前記初期デー
タの待ち時間を制御する手段を含む、前記（１１）記載
のランダム・アクセス・メモリ（ＲＡＭ）素子。 （１３）前記マルチプレクサ手段が、前記ＲＡＭ素子に
書込まれるデータをデマルチプレクスするデマルチプレ
クサと、前記ＲＡＭ素子から読出されるデータをマルチ
プレクスするマルチプレクサとを含む、前記（１０）記
載のランダム・アクセス・メモリ（ＲＡＭ）素子。 （１４）前記バス・プロトコルが、データを前記複数の
第１のページ・レジスタに及び該ページ・レジスタから
転送するバスと、前記バスと前記マルチプレクサとの間
で読出しデータをバッファリングするバッファと、前記
デマルチプレクサから前記バスへ書込みデータを駆動す
るドライバとを含む、前記（１０）記載のランダム・ア
クセス・メモリ（ＲＡＭ）素子。 （１５）前記高速のＲＡＭ素子が、スタティックＲＡＭ
（ＳＲＡＭ）、デュアル・ポートＲＡＭまたはフラッシ
ュＲＡＭのいずれかを含む、前記（１０）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （１６）第１のセグメントが第２のセグメントよりも高
速な２つのセグメントに分割され、前記第１の高速なセ
グメントが各データ・バーストの最初のデータ・ビット
を処理するように作用する、ランダム・アクセス・メモ
リ（ＲＡＭ）素子を含む、高速メモリ・システム。 （１７）前記第１の高速なセグメントが、前記第２のセ
グメントのサイズの８分の１のサイズを有し、毎６４デ
ータ・ビット・バーストの最初の８データ・ビットを処
理するように作用する、前記（１６）記載の高速メモリ
・システム。
リ部分とを含み、前記第１の高速メモリ部分が前記第２
のメモリ部分よりも高速であり、初期データを記憶す
る、少なくとも１つのメモリ・バンクと、前記第２のメ
モリ部分をバス・プロトコルに接続する少なくとも１つ
のページ・レジスタと、前記少なくとも１つのメモリ・
バンクから出力される読出しデータをマルチプレクス
し、前記少なくとも１つのメモリ・バンクに書込まれる
データをデマルチプレクスするマルチプレクサ手段と、
前記第１の高速メモリ部分を前記マルチプレクサ手段に
接続する少なくとも１つの高速ページ・レジスタとを含
み、前記初期データが前記バス・プロトコルをバイパス
して、前記第１の高速メモリ部分と前記マルチプレクサ
手段との間で転送される、ランダム・アクセス・メモリ
（ＲＡＭ）素子。 （２）複数のメモリ・バンクを含む、前記（１）記載の
ランダム・アクセス・メモリ（ＲＡＭ）素子。 （３）前記少なくとも１つのメモリ・バンクが、前記第
１の高速メモリ部分と前記第２のメモリ部分とを接続す
るワード・デコーダを含む、前記（１）記載のランダム
・アクセス・メモリ（ＲＡＭ）素子。 （４）前記マルチプレクサ手段が、前記少なくとも１つ
のメモリ・バンクに書込まれるデータをデマルチプレク
スするデマルチプレクサと、前記少なくとも１つのメモ
リ・バンクから読出されるデータをマルチプレクスする
マルチプレクサとを含む、前記（１）記載のランダム・
アクセス・メモリ（ＲＡＭ）素子。 （５）前記バス・プロトコルが、データを前記少なくと
も１つのページ・レジスタに及び該ページ・レジスタか
ら転送するバスと、前記バスと前記マルチプレクサとの
間で読出しデータをバッファリングするバッファと、前
記デマルチプレクサから前記バスへ書込みデータを駆動
するドライバとを含む、前記（１）記載のランダム・ア
クセス・メモリ（ＲＡＭ）素子。 （６）前記少なくとも１つの高速ページ・レジスタのス
ピードを制御する手段を含む、前記（１）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （７）前記第１の高速メモリ部分が高速ランダム・アク
セス・メモリを含み、前記第２のメモリ部分が低速ラン
ダム・アクセス・メモリを含む、前記（１）記載のラン
ダム・アクセス・メモリ（ＲＡＭ）素子。 （８）前記第１の高速メモリ部分が前記第２のメモリ部
分よりも小さい、前記（１）記載のランダム・アクセス
・メモリ（ＲＡＭ）素子。 （９）前記第１の高速メモリ部分が、スタティックＲＡ
Ｍ（ＳＲＡＭ）、デュアル・ポートＲＡＭまたはフラッ
シュＲＡＭのいずれかを含む、前記（１）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （１０）データの初期ビットを記憶する第２の高速のＲ
ＡＭ素子に接続され、前記データの後続ビットを記憶す
る複数の第１のＲＡＭ素子と、データ入出力ポートとバ
ス・プロトコルの間に接続されるマルチプレクサ手段
と、前記バス・プロトコルと前記複数の第１のＲＡＭ素
子との間に接続される、複数の第１のページ・レジスタ
と、前記第２の高速のＲＡＭ素子と前記マルチプレクサ
手段との間に接続され、前記バス・プロトコルをバイパ
スする高速ページ・レジスタとを含み、前記初期データ
が前記入出力ポートと前記第２の高速のＲＡＭ素子との
間で転送され、待ち時間を低減する、ランダム・アクセ
ス・メモリ（ＲＡＭ）素子。 （１１）前記高速ページ・レジスタが高速読出しレジス
タ及び高速書込みレジスタを含む、前記（１０）記載の
ランダム・アクセス・メモリ（ＲＡＭ）素子。 （１２）前記高速読出しレジスタ及び前記高速書込みレ
ジスタのスピードを調整することにより、前記初期デー
タの待ち時間を制御する手段を含む、前記（１１）記載
のランダム・アクセス・メモリ（ＲＡＭ）素子。 （１３）前記マルチプレクサ手段が、前記ＲＡＭ素子に
書込まれるデータをデマルチプレクスするデマルチプレ
クサと、前記ＲＡＭ素子から読出されるデータをマルチ
プレクスするマルチプレクサとを含む、前記（１０）記
載のランダム・アクセス・メモリ（ＲＡＭ）素子。 （１４）前記バス・プロトコルが、データを前記複数の
第１のページ・レジスタに及び該ページ・レジスタから
転送するバスと、前記バスと前記マルチプレクサとの間
で読出しデータをバッファリングするバッファと、前記
デマルチプレクサから前記バスへ書込みデータを駆動す
るドライバとを含む、前記（１０）記載のランダム・ア
クセス・メモリ（ＲＡＭ）素子。 （１５）前記高速のＲＡＭ素子が、スタティックＲＡＭ
（ＳＲＡＭ）、デュアル・ポートＲＡＭまたはフラッシ
ュＲＡＭのいずれかを含む、前記（１０）記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 （１６）第１のセグメントが第２のセグメントよりも高
速な２つのセグメントに分割され、前記第１の高速なセ
グメントが各データ・バーストの最初のデータ・ビット
を処理するように作用する、ランダム・アクセス・メモ
リ（ＲＡＭ）素子を含む、高速メモリ・システム。 （１７）前記第１の高速なセグメントが、前記第２のセ
グメントのサイズの８分の１のサイズを有し、毎６４デ
ータ・ビット・バーストの最初の８データ・ビットを処
理するように作用する、前記（１６）記載の高速メモリ
・システム。
【図１】アドレス指定可能ＤＲＡＭメモリ・バンクを含
む従来の関連高速Ｉ／Ｏ ＤＲＡＭメモリ・ページ・レ
ジスタ素子のブロック図である。
む従来の関連高速Ｉ／Ｏ ＤＲＡＭメモリ・ページ・レ
ジスタ素子のブロック図である。
【図２】ページ・ヒット待ち時間が低減される本発明に
よるページ・レジスタ素子のブロック図である。
よるページ・レジスタ素子のブロック図である。
１０、１２、１４、１６ サブアレイ ２０、２２、２４、２６、６０、６２、６４、６６ ペ
ージ・レジスタ ３２、７２ ドライバ ３４、７４ バッファ ３６、７６ マルチプレクサ ３８、７８ Ｉ／Ｏピン ４０、８０ デマルチプレクサ ４２、８２ 制御論理 ４４ データ・マスク・レジスタ ４６、８６ アドレス・ピン ４７、８７ コマンド・ピン ５８ ワード・デコーダ ６１ 高速読出しレジスタ ６３ 高速書込みレジスタ ７０ バス・プロトコル ８４ モード・レジスタ
ージ・レジスタ ３２、７２ ドライバ ３４、７４ バッファ ３６、７６ マルチプレクサ ３８、７８ Ｉ／Ｏピン ４０、８０ デマルチプレクサ ４２、８２ 制御論理 ４４ データ・マスク・レジスタ ４６、８６ アドレス・ピン ４７、８７ コマンド・ピン ５８ ワード・デコーダ ６１ 高速読出しレジスタ ６３ 高速書込みレジスタ ７０ バス・プロトコル ８４ モード・レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・アール・フォシェール アメリカ合衆国05403Ｄ、バーモント州サ ウス・バーリントン、ウィンディング・ブ ルック・ドライブ 44 (72)発明者 エリック・エル・ヘッドバーグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ラング・ドライ ブ 20 (72)発明者 マーク・ダブリュ・ケロッグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、コーデュロイ・ ロード 29 (72)発明者 ウィルバー・ディ・プライサー アメリカ合衆国05445、バーモント州シャ ーロット、スペア・ストリート 5524
Claims (17)
- 【請求項１】第１の高速メモリ部分と第２のメモリ部分
とを含み、前記第１の高速メモリ部分が前記第２のメモ
リ部分よりも高速であり、初期データを記憶する、少な
くとも１つのメモリ・バンクと、 前記第２のメモリ部分をバス・プロトコルに接続する少
なくとも１つのページ・レジスタと、 前記少なくとも１つのメモリ・バンクから出力される読
出しデータをマルチプレクスし、前記少なくとも１つの
メモリ・バンクに書込まれるデータをデマルチプレクス
するマルチプレクサ手段と、 前記第１の高速メモリ部分を前記マルチプレクサ手段に
接続する少なくとも１つの高速ページ・レジスタとを含
み、前記初期データが前記バス・プロトコルをバイパス
して、前記第１の高速メモリ部分と前記マルチプレクサ
手段との間で転送される、ランダム・アクセス・メモリ
（ＲＡＭ）素子。 - 【請求項２】複数のメモリ・バンクを含む、請求項１記
載のランダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項３】前記少なくとも１つのメモリ・バンクが、
前記第１の高速メモリ部分と前記第２のメモリ部分とを
接続するワード・デコーダを含む、請求項１記載のラン
ダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項４】前記マルチプレクサ手段が、 前記少なくとも１つのメモリ・バンクに書込まれるデー
タをデマルチプレクスするデマルチプレクサと、 前記少なくとも１つのメモリ・バンクから読出されるデ
ータをマルチプレクスするマルチプレクサとを含む、請
求項１記載のランダム・アクセス・メモリ（ＲＡＭ）素
子。 - 【請求項５】前記バス・プロトコルが、 データを前記少なくとも１つのページ・レジスタに及び
該ページ・レジスタから転送するバスと、 前記バスと前記マルチプレクサとの間で読出しデータを
バッファリングするバッファと、 前記デマルチプレクサから前記バスへ書込みデータを駆
動するドライバとを含む、請求項１記載のランダム・ア
クセス・メモリ（ＲＡＭ）素子。 - 【請求項６】前記少なくとも１つの高速ページ・レジス
タのスピードを制御する手段を含む、請求項１記載のラ
ンダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項７】前記第１の高速メモリ部分が高速ランダム
・アクセス・メモリを含み、前記第２のメモリ部分が低
速ランダム・アクセス・メモリを含む、請求項１記載の
ランダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項８】前記第１の高速メモリ部分が前記第２のメ
モリ部分よりも小さい、請求項１記載のランダム・アク
セス・メモリ（ＲＡＭ）素子。 - 【請求項９】前記第１の高速メモリ部分が、スタティッ
クＲＡＭ（ＳＲＡＭ）、デュアル・ポートＲＡＭまたは
フラッシュＲＡＭのいずれかを含む、請求項１記載のラ
ンダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１０】データの初期ビットを記憶する第２の高
速のＲＡＭ素子に接続され、前記データの後続ビットを
記憶する複数の第１のＲＡＭ素子と、 データ入出力ポートとバス・プロトコルの間に接続され
るマルチプレクサ手段と、 前記バス・プロトコルと前記複数の第１のＲＡＭ素子と
の間に接続される、複数の第１のページ・レジスタと、 前記第２の高速のＲＡＭ素子と前記マルチプレクサ手段
との間に接続され、前記バス・プロトコルをバイパスす
る高速ページ・レジスタとを含み、前記初期データが前
記入出力ポートと前記第２の高速のＲＡＭ素子との間で
転送され、待ち時間を低減する、ランダム・アクセス・
メモリ（ＲＡＭ）素子。 - 【請求項１１】前記高速ページ・レジスタが高速読出し
レジスタ及び高速書込みレジスタを含む、請求項１０記
載のランダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１２】前記高速読出しレジスタ及び前記高速書
込みレジスタのスピードを調整することにより、前記初
期データの待ち時間を制御する手段を含む、請求項１１
記載のランダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１３】前記マルチプレクサ手段が、 前記ＲＡＭ素子に書込まれるデータをデマルチプレクス
するデマルチプレクサと、 前記ＲＡＭ素子から読出されるデータをマルチプレクス
するマルチプレクサとを含む、請求項１０記載のランダ
ム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１４】前記バス・プロトコルが、 データを前記複数の第１のページ・レジスタに及び該ペ
ージ・レジスタから転送するバスと、 前記バスと前記マルチプレクサとの間で読出しデータを
バッファリングするバッファと、 前記デマルチプレクサから前記バスへ書込みデータを駆
動するドライバとを含む、請求項１０記載のランダム・
アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１５】前記高速のＲＡＭ素子が、スタティック
ＲＡＭ（ＳＲＡＭ）、デュアル・ポートＲＡＭまたはフ
ラッシュＲＡＭのいずれかを含む、請求項１０記載のラ
ンダム・アクセス・メモリ（ＲＡＭ）素子。 - 【請求項１６】第１のセグメントが第２のセグメントよ
りも高速な２つのセグメントに分割され、前記第１の高
速なセグメントが各データ・バーストの最初のデータ・
ビットを処理するように作用する、ランダム・アクセス
・メモリ（ＲＡＭ）素子を含む、高速メモリ・システ
ム。 - 【請求項１７】前記第１の高速なセグメントが、前記第
２のセグメントのサイズの８分の１のサイズを有し、毎
６４データ・ビット・バーストの最初の８データ・ビッ
トを処理するように作用する、請求項１６記載の高速メ
モリ・システム。
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