CN101329901A - 含有数据线位元切换传输晶体管的位元线感测放大器 - Google Patents

Abstract

一种电路及方法，用以实现随机存取存储器中具有数据线位元切换传输晶体管的位元线感测放大器。所述电路包括位元线感测放大器，包含有复数个第一MOS晶体管；一对位元切换传输晶体管，作为场效晶体管开关，由第二MOS晶体管组成，其栅极氧化层厚度大于该第一MOS晶体管的栅极氧化层厚度；及一对数据线，分别连接该对位元切换传输晶体管之一端，其另一端分别连接至该位元线感测放大器的连接点。其中，随机存取存储器以CMOS技术制造，具有最佳化的操作特性，包含有良好的写入稳定性及高写入速度，且其位元切换场效晶体管的布局面积与芯片大小可最小化。

Description

含有数据线位元切换传输晶体管的位元线感测放大器

技术领域

本发明是有关于存储器集成电路的制造，特别是涉及到一种芯片面积最佳化且强化写入速度的，含有数据线位元切换传输晶体管的位元线感测放大器及其制造方法。

背景技术

一般而言，以存储器集成电路方式建构的电子数据储存装置是由大量的存储单元以矩阵或阵列的列与行方式安排而组成。这些阵列被一定数量的辅助单元(或称为周边电路)所包围，以达成数据储存作业所需。数据储存作业是指该储存装置中指定地址存储单元的数据写入及对应的数据读取，这些动作都在读/写使能及列/行地址选通(strobe)信号的控制之下，其中列与行地址是由适当的解码内部存储器地址而得。以下将描述范围限缩到动态随机存取存储器(DRAM)，可涵括数据储存应用装置的大部分状况，亦可更完整的解释该电路的构成及运作方式。以下以DRAM表示实体电路或数据单元与电路区块。对应于这些操作，在存储器单元阵列的列与行之之外，尚有预充电电路与感测放大器(也可能被包含在通用区块中)具有对存储单元进行读取/写入操作的输入/输出(I/O)闸功能。其中，存储单元可简单的由一晶体管与一电容构成。其他功能区块为数据缓冲或特殊的数据输入与数据输出的数据I/O驱动区块；存储地址的地址缓冲可为列与行共同或分开使用，稍后的案例包含有分开的列地址与行地址缓冲区块；列(或称为字元线)解码(及驱动)区块与行解码区块用以解码存储器地址；一周边控制电路区块，用以实现计时及控制功能，亦称为控制命令区块，用以同时处理所有辅助区块的列与行地址选通信号及读/写使能信号的操作。上述信号包含有数据输入、数据输出、存储地址、列与行选通及读/写使能，通常分别由一数据总线、一地址总线及一控制总线传递。DRAM的存储单元亦可由三晶体管电路或更复杂的组态组成，多晶体管单元亦可用于静态随机存取存储器阵列，这些将不会特别在本文中分别描述。

半导体存储装置中的感测放大器皆为一感测微信号的放大电路，微信号即非常低的电压或电流信号。典型的感测放大器为位元线感测放大器与I/O感测放大器。位元线感测放大器是用以感测位元线对上由存储单元产生的微信号，I/O感测放大器是用以感测数据线对上传输的信号并加以放大。这些工作可经由额外的控制单元而结合以单一电路进行。感测放大器有多种实施方式，可分类为电流型及电压型，分别用以感测初始的电流差异或电压差异。电流型感测放大器是用以放大位元线对上的电流差，当操作于低电压及小振幅时效率最佳。随着半导体存储器装置的密度增加，其工作供应电压与电流跟着降低，耗电量随之减少。在以互补金属氧化物半导体晶体管(CMOS)技术实施的DRAM中，用以表示二进位状态其中之一的电压范围被缩小。这造成精确感测存储单元状态的方法可靠度降低。由于半导体存储装置供应电压降低的趋势，即使使用特别的电压型感测放大器也难以感测位元线对上互补电位的电压差。

在典型的DRAM中，数据并非直接由存储单元传输，而是在传输之前暂时复制到感测放大器。一般而言，感测放大器只储存一列的数据。若有一个动作将实施在目前储存数据的列之外的一列数据，则有两个动作必须进行。第一个动作为预充电动作，此时存储器中的位元线对将具有相同的中点电位。第二个动作为感测动作，此时欲实施动作的列的数据被复制到感测放大器中。在预充电动作与接续的感测动作期间，动作中的DRAM称为关闭状态。在其他的时间中的DRAM称为开放状态。在先前技术中，DRAM的组态设定为在提供一控制器数据传输要求服务之前需先行实施预充电及感测动作。一般而言，DRAM是通过比较需求存储器地址与目前存储器地址来进行侦测。若两个地址相同，则数据由感测放大器传输，无需进行预充电或感测动作。若两个地址不同，则DRAM进行预充电及感测动作，将数据由适当的列载入感测放大器中。在一存储器中，将储存于存储单元中的数据经由位元线对传输到位元线感测放大器需要一控制电路，经常以行选择电路实施。行选择电路包含有一等化器，可于一字元线被选择时使位元线对上的电压相等，藉以补偿位元线对的信号电位。如此可产生一使能信号使位元线感测放大器开始运作，使数据可由存储单元经由位元线对传输到位元线感测放大器，并将输出数据由位元线感测放大器传输至数据线对。

DRAM存储器内容存取的过程一般如下所述。一地址缓冲器首先接收列地址，然后为行地址。这些地址分别传送到对应的解码器，经解码后，该地址的存储单元输出其储存的数据，经感测放大器放大后再由一I/O闸传输至一数据输出缓冲。DRAM的中央部位为存储单元阵列，即为数据储存之处。存储单元阵列是由许多存储单元组成，各存储单元通常可独立设址，用以储存单一位元数据。存储单元是由字元线WLx(或列)及位元线BLx(或行)加以定义。存储单元具有一电容，以电荷的型式保存数据，及一存取晶体管，作为选择该电容的开关。该晶体管的栅极连接字元线WLx，其源极连接至位元线BLx。相邻的位元线为一位元线对，其一为正规电压(BLx)线，另一为互补电压(BLx_bar)线。各位元线对通常以某种称为感测放大器的差动放大器一同侦测。存储器存取是由一字元线被选取(通过列地址解码)开始，此时，所有连接到该字元线的存取晶体管皆导通。亦即，该列的所有存储单元皆被开启。各存储单元电容中的电荷被转移到位元线上，造成各位元线上电位的差异。此电位差异被感测放大器侦测并放大。被放大的电位差再被传送至由行地址使能的I/O闸，各I/O闸再依序将放大的信号传送至数据输出缓冲。预充电电路在存储器存取作业中侦测存储数据的过程扮演重要的角色。在存储器存取及字元线使能之前，预充电电路将所有位元线对充电至一特定电位，通常为供应电压Vdd之一半，即Vdd/2。此时位元线对被一晶体管短路而具有相同电位，该晶体管由等化器电路控制，通常为预充电电路之一部分。由于位元线与储存电容电容量的不同，预充电电路的预充电和电位等化动作相当重要。由于储存电容的容量远小于位元线，当电容经由存取晶体管连接到位元线时，位元线的电位只会有很小的变化，通常在100mV左右。若储存电容为空，则位元线的电位略为下降；若电容有电荷，则位元线的电位略为上升。被使能的感测放大器放大位元线对上的电位差。第一种状况，其下拉连接到储存电容的位元线至地电位，并上拉另一位元线至Vdd。第二种状况，连接到储存电容的位元线将被上拉至Vdd，另一位元线则被下拉至地电位。若没有预充电电路，则感测放大器需要放大位元线的绝对电位。然而，由于位元线上相对小的电位变化，放大的程序将会较不稳定且可靠度差。需要注意的是，存取晶体管尚因字元线的使能而开启，被存取的数据将会被写回该列存储单元。故，一存储单元的存取同时导致整个字元线上的存储单元重新充电。数据输出完成后，感测放大器、列及行解码器将被禁能，I/O闸将被关闭。此时，位元线仍保持被存取数据的电位。该列重新充电的存储单元将因字元线被禁能而与位元线断线。预充电电路将被使能而分别上拉或下拉位元线上的电位并使的等化至Vdd/2。存储器阵列此时可进行另一次的存储存取。此外，如上所述，数据是以电荷的型式储存于电容中。理想状态下，电容中的电荷应无限期保存。但实际上，电容会随着时间经由存取晶体管与其介电层流失电荷与其代表的数据。因此储存电容需周期性重新充电。如上所述，在一存储存取过程中，该地址列的存储单元将被重新充电。由于物理上的限制，单一存储单元阵列的大小是有限制的。因此，为了增加整体存储容量，存储单元阵列通常会以堆迭的方式提供需求的容量。进行预充电及等化功能的预充电电路亦可被整合到感测放大器中。

半导体工业中CMOS集成电路技术走向通常为降低供应电压。许多原因造成这个趋势，其中最主要因素为高整合密度与低功耗的需求。以现代对于电子产品新且高性能的要求，以电池供电的装置，如掌上型电脑、PDA、移动电电话及导航系统等，缩小IC的尺寸及功耗至关紧要，尤以存储器芯片为最。因为业界也是效能导向，超高速CMOS装置的栅极氧化层非常薄，而这些装置所能承受的最高电压即为供应电压的限制。每个新推行的技术发展，在于较高的芯片产能、元件密度、较高的时脉频率及较低的功耗，同时需减少芯片面积。如此可大幅增进效能并降低生产成本。

作作为实施低功耗半导体存储装置的手段，供应电压被降低，并使用较低的驱动电压以进行高速运作及降低功耗。许多技术补强已被运用于增进存储器中读/写电路与感测放大器的运作，其中以增进DRAM的读取运作为大多数。其中一种形式为感测放大器的过驱动(over-driving)设计，另一种为DRAM中特定电路区块的多准位工作电压设计，可运用于静态与动态形式；其中，除了一常规供应电压Vcc或Vdd之外，一被内部电荷泵所提升的电压Vpp被用以供应重要的辅助电路区块。一般而言，若连接至一被列地址使能的字元线上的存储单元上的数据被传送到位元线上，位元线感测放大器感测并放大对应的位元线对上的电位差。在上述过程中，由于数以千计的位元线感测放大器同时开始运作，位元线感测放大器的驱动时间是由驱动所有位元线感测放大器所需的电流量决定。然而，由于供应电压降低，要在一瞬间提供足够的电流非常困难。为了克服这种障碍引用了过驱动技术，在瞬间提供一高于内部核心电压Vcc的Vdd至位元线感测放大器的电源线(在存储单元与位元线间开始分享电荷后之一时间区间)。

用以增进写入作业的技术补强即为本发明的主题，将在以下进行描述。以各式额外的辅助电路以及使用目前生产技术的各式变化增进写入作业的实施方式是为业界所熟知。然而这些技术所费不赀，寻找一个较经济的解决方案是为业界的共同希望。

上述说明的目的在于厘清RAM芯片的功能、感测放大器的角色及其在装置的中的配置，藉以培养其对于存储器产品读写作业重要性的较佳理解。

对于现有技术较佳的理解方式为以适当的不同的辅助电路实施DRAM，具有复杂的功能及昂贵的成本。故具有高性能但低成本的电路方案为设计者之一大挑战。以下列举数个相关专利。

美国专利US 6,181,193利用厚氧化层CMOS元件作为高电压整合电路的接口，其中，一种”双删(dual-gate)”或”厚氧化层(thick-oxide)”技术被使用在任何可能暴露在高电压下的CMOS输入/输出元件。厚氧化层元件具有较大的电容量与较低频宽，因此只用于可能因高电压而损坏之处。其他部分元件仍使用较薄氧化层的标准制程，使I/O及核心电路可以最高速度运作。电路设计架构也限制暴露于高电压的元件数量。一般的保护设计分为驱动器与接收器两个部分。

美国专利US 6,661,253揭露传递栅极(passgate)架构，用于低电压应用中。其影响在于使用单一晶体管的传递栅极可减少信号传递时的临界电压Vt。一种安排中，较高的栅极电压VGATE-Vt为信号经由NMOS传递的限制；另一种安排中，Vt可被降低。其中亦在CMOS传递栅极的应用中揭露单一晶体管传递栅极的传统使用方式。

美国专利US 6,816,418揭露一金属-绝缘体-半导体(MIS)元件可增进栅极绝缘膜的可靠度。一未选取状态的MIS晶体管的栅极绝缘膜可靠度数值是设定等于或小于其选取状态。施加于栅极绝缘膜的电场可由其可靠度数值侦测。故可由较低的可靠度数值确认MIS晶体管为未选取状态。如此可同时确认该半导体元件具有较佳的栅极介电特性。

现有技术中包含有不同的达到加速DRAM电路写入作业的方法。然这些方法通常使用复杂的技术，同时使生产成本提高。同时从两方面降低成本将是有利的。

虽然上述专利描述的电路及/或方法接近本发明的领域，但其电路、系统，特别是方法的特征上则具有本质上的不同。

发明内容

本发明的主要目的，在于提供一种用于随机存取存储器(RAM)中具有数据线位元切换传输晶体管的位元线感测放大器的电路，具有较高的写入速度并可保持较佳的数据稳定性。

本发明的次要目的，在于提供一种实施用于RAM中具有数据线位元切换传输晶体管的位元线感测放大器电路的方法，令电路具有较高的写入速度及较高的整合密度。

本发明的又一目的，在于提供一种可达成缩小存储器芯片尺寸，缩减位元切换晶体管布局面积及整体晶粒尺寸目的的电路及方法。

本发明的又一目的，在于可承受更高的位元切换控制信号施加到位元切换晶体管的栅极。

本发明的又一目的，在于提供一种选择位元切换控制信号电压VBS的方法，可令RAM具有好的写入稳定性和高写入速度。

本发明的又一目的，在于提供一种电路设计方法，其驱动位元切换传输晶体管栅极的最大电压VBS选择为最大容许栅极电压VPP＞VCC。

本发明的又一目的，在于以低成本的CMOS技术降低存储器电路的制造成本。

本发明的又一目的，在于提供一种方法，在现代集成电路CMOS技术生产存储器芯片中使用薄与厚氧化层实现重要晶体管元件。

本发明的又一目的，在于提供一种方法，其中作作为位元切换晶体管的厚氧化层NMOS晶体管的栅极尺寸参数长宽比(W/L)₃₄＝Y₃₄是远小于作为位元线感测放大器晶体管的薄氧化层NMOS晶体管的栅极尺寸参数(W/L)₁₂＝Y₁₂。

为达成上述目的，本发明提供一种新电路，可实施随机存取存储器中包含有数据线位元切换传输晶体管的位元线感测放大器，包含有一位元线感测放大器(BLSA)，包含有一对PMOS晶体管及一对NMOS晶体管，皆为薄氧化层晶体管，即分别形成两薄氧化层PMOS晶体管及两薄氧化层NMOS晶体管，其可容许最高栅极电压为VCC，即装置的核心电压；更包含有一对位元切换(BS)传输晶体管，为厚氧化层NMOS晶体管，作为场效晶体管(FET)开关，其栅极由一BS控制信号控制，称为BS FET开关，其可容许最高栅极电压为VPP，为该装置的升压电压，大于VCC；最后包含有一对数据线(DL)连接该对位元切换传输晶体管之一侧，其另一端连接该位元线感测放大器，BLSA的两薄氧化层PMOS晶体管与两薄氧化层NMOS晶体管将标示为BLSA晶体管作为区别，PMOSBLSA晶体管的漏极分别连接NMOS BLSA晶体管的漏极，DL信号是由厚氧化层NMOS晶体管形成的BS FET开关分隔；PMOS BLSA晶体管的源极共连接至一电压信号供应，可使能该位元线感测放大器，两PMOS BLSA晶体管的栅极交叉耦合至相对PMOS BLSA晶体管的漏极；NMOS BLSA晶体管的源极共连接至一接地端，其栅极交叉耦合至相对NMOS BLSA晶体管的漏极；PMOS BLSA晶体管的基板连接其源极，当接收一BLSA使能信号时，电源同时供应至位元线感测放大器(BLSA)。

本发明尚提供一种新电路，可实施随机存取存储器装置中包含有数据线位元切换传输晶体管的位元线感测放大器，包含有一位元线感测放大器(BLSA)，包含有一实现一位元线感测放大器(BLSA)功能的装置；亦包含一对位元切换(BS)传输晶体管，以厚氧化层NMOS晶体管实施而如场效晶体管(FET)开关运作，其栅极由一BS控制信号控制形成两厚氧化层NMOS晶体管，称为BS FET开关；最后包含有一对数据线(DL)连接至该对BS传输晶体管之一端，其另一端连接至该实现BLSA功能的装置，该装置是由PMOS与NMOS晶体管所组成的放大装置，各晶体管称为BLSA晶体管。

本发明尚提供一种新方法，可实施具有数据线(DL)位元切换(BS)传输晶体管的随机存取存储器(RAM)装置，其BS传输晶体管是厚氧化层MOS晶体管，并以集成电路的CMOS技术制造，其方法包含有：提供一用以实现位元线感测放大器(BLSA)功能的装置，包含有一由PMOS及/或NMOS晶体管组成的放大装置，各晶体管称为BLSA晶体管；提供一对位元切换(BS)传输晶体管，以厚氧化层MOS晶体管实施，作为场效晶体管(FET)开关，其栅极由一BS控制信号控制，该信号的最高电压为VBS，两厚氧化层MOS晶体管称为BS FET开关；提供一对数据线(DL)连接至该对BS FET开关之一端，其另一端连接至该用以实现BLSA功能的装置的特定连接点，作为输入/输出端，经由该对BS FET开关分别由第一线及第二线喂入正规电位与互补电位，形成一互补数据线对；连接该用以实现BLSA功能的装置的输入/输出端至该对BS FET开关的漏极/源极；连接该BS FET开关的漏极/源极至该互补数据线对；以集成电路制程的CMOS技术实现该RAM装置并引进两种氧化层厚度技术至标准CMOS制程中，藉以制造该薄及厚氧化层MOS晶体管；以薄氧化层MOS晶体管实施该MOS BLSA晶体管，使其最高栅极电压为VCC，即为装置的核心电压；令该MOS BLSA晶体管的长宽比(W/L)₁₂＝Y₁₂；以厚氧化层MOS晶体管实施该对BS MOS晶体管，使其最高栅极电压为VPP，即该装置的升压电压，大于VCC；令该BS晶体管的长宽比(W/L)₃₄＝Y₃₄；令Y34远小于Y₁₂；令VBS等于VPP；最佳化VBS令该RAM装置具有良好的写入稳定性及高写入速度。

本发明尚提供一种新方法，可实施随机存取存储器(RAM)装置的具有数据线(DL)位元切换(BS)传输晶体管的位元线感测放大器(BLSA)，以集成电路的CMOS技术制造，其方法包含有：提供一位元线感测放大器，包含有复数个PMOS及NMOS晶体管，连接一互补数据信号对于二输入/输出端，并具有一供应电压端及一接地端；提供各输入/输出端分别一NMOS晶体管作为位元切换(BS)开关，其栅极由一位元切换控制信号驱动，该信号具有最高电压VBS，形成一对位元切换NMOS晶体管；提供一对数据线(DL)分别经由BS的NMOS晶体管连接该输入/输出端，其第一数据线传输正规电位，第二数据线传输互补电位，而形成一互补数据线对；安排BLSA中的PMOS及NMOS晶体管为成对交叉耦合配置，两对间为串联堆迭；将BLSA中的PMOS晶体管对的源极共连接至供应电压端；将BLSA中的NMOS晶体管对的源极共连接至该接地端；将PMOS晶体管的漏极分别连接至NMOS晶体管的漏极，并定义该连接点为输入/输出端；将该输入/输出端连接至该对BS NOMS晶体管的源极/漏极；将该对BS NMOS晶体管的源极/漏极连接至该互补数据线对；以集成电路制程的CMOS技术实现该RAM装置并引进两种氧化层厚度技术至标准CMOS制程中，藉以制造薄及厚氧化层MOS晶体管；以薄氧化层MOS晶体管实施该BLSA中的PMOS及NMOS晶体管，使其最高栅极电压为VCC，即为装置的核心电压；令该BLSA中NMOS晶体管的长宽比(W/L)₁₂＝Y₁₂；以厚氧化层MOS晶体管实施该对BS NMOS晶体管，使其最高栅极电压为VPP，即该装置的升压电压，大于VCC；令该BS NMOS晶体管的长宽比(W/L)₃₄＝Y₃₄；令Y₃₄远小于Y₁₂；令VBS等于VPP；最佳化VBS令该RAM装置具有良好的写入稳定性及高写入速度。

本发明使用的技术是非常具有成本效益的，因为在标准CMOS制程中引进两种氧化层厚度，只需包含很少的步骤即可分别制成薄与厚氧化层的MOS电晶体晶体管。在本发明的整合CMOS电路中实施了一个新的方法，可改善写入速度并可缩小晶片芯片面积。

附图说明

图1是本发明适当的随机存取存储器(RAM)辅助或周边电路，称为具有位元切换的位元线感测放大器的电路图；

图2A至图2C是如图1所示实施例的制作及作业方法的流程图。

附图标记说明：

100-位元线感测放大器；110-PMOS；115-供应电压端；120-PMOS；130-NMOS；135-接地端；140-NMOS；150-连接点；160-连接点；200-位元切换信号；210-NMOS；215-DATA_LINE；220-NMOS；225-DATA_LINE_BAR。

具体实施方式

本发明的较佳实施例揭露半导体存储器的”具有位元切换的位元线感测放大器”的新实现电路。其中，可达到加速DRAM写入作业目的的技术手段为使用两种氧化层厚度技术来实现辅助电路中的重要元件。利用本发明的方法(于后详述)以标准CMOS技术制作其电路，可具有降低成本的基本好处。

首先，请参阅图1，是本发明存储器装置的”具有位元切换的位元线感测放大器”的实现电路图；如图所示，一位元线感测放大器区块100(简写为BLSA)，传送两互补信号，分别为DATA_LINE 215及DATA_LINE_BAR 225，并分别由二位元线切换器或I/O闸晶体管(N3210及N4220)控制。当该BLSA 100被使能时，将被供应一供应电压VCCSA(感测放大器SA的VCC)，在本发明的CMOS技术中其值为2V，其中字母C代表核心电路。该电压亦代表BLSA 100中MOS晶体管(P1110、P2120、N1130及N3140)的最高栅极电压，其中，各晶体管是以CMOS技术制作的薄氧化层元件。二场效应晶体管(FET)开关(N3 210及N4220)为厚氧化层元件，与习初技术使用薄氧化层实施相反，亦即现有技术中所有晶体管的氧化层厚度皆相同。本发明的厚氧化层元件可承受最高栅极电压VPP(P为升压)，在此处其升压值为3V，通常由整合电荷泵电路产生。第一NMOS晶体管N3 210连接DATA_LINE 215，第二NMOS晶体管N4220连接DATA_LINE_BAR 225，位元线切换或I/O闸晶体管皆由一位元切换信号200(简写为BS)驱动，用以控制DATA_LINE 215与DATA_LINE_BAR 225上的信号，通常亦可称为Bit-Line与Bit-Line_bar或I/O与I/O_bar，这些导线简称为数据线(DL)。位元切换信号BS的电压为VBS，最高为VPP，最低为地电位或0V。本发明中VBS的范围延展为0V至3V，而习用电路最高只达VCC(2V)，故本发明的VBS值可达到较广的选择范围。这对写入速度与芯片尺寸具有重大的影响。

BLSA 100是由一对PMOS晶体管P1110、P2120及一对NMOS晶体管N1130、N2 140构成，各对分别为交叉耦合配置，且两对之间为串联迭设，即P1 100在N1 130之上，连接点为150，P2 120在N2 140之上，连接点为160。P1 110及P2 120的源极连接电压供应端VCCSA 115，N1 130及N2 140的源极连接至接地端135。换言之，BLSA 100为电压感测型，其中电压信号VCCSA为感测放大器(SA)的供应电压Vcc，同时作为该BLSA 100的使能信号，通常因来自行选择电路(未显示)的信号而产生。P1 110及P2 120的漏极分别连接N1 130及N2 140的漏极。连接点150、160的信号分别传送到FET开关N3 210及N4 220。P1 110与P2 120的栅极分别交叉耦合至相对PMOS晶体管的漏极。N1 130及N2 140的源极共连接至接地端135。其栅极分别交叉耦合至相对NMOS晶体管的漏极。且P1 110及P2 120的基板分别连接至源极。各NMOS晶体管N1 130至N4220的基板连接VSS 135或接地(GND)。

此款位元线感测放大器于文献中称为锁存感测放大器，因其可储存数据。其亦为电压感测型，其他型式包含有电流感测型放大器及差动感测放大器；然一简单的差动感测放大器需要额外的偏压电流，因此需要较大的布局面积，不适用于锁存型感感测放大器。

以下由技术面描述并解说本发明。半导体制程的CMOS技术以在适当FET元件使用两种不同氧化层厚度加以延伸，因此该适当FET元件具有两种最高栅极电压。薄氧化层FET元件的最高栅极电压为VCC，在此以2V为例。厚氧化层FET元件的最高栅极电压为VPP，可为3V。MOS晶体管通常具有栅极参数长宽比W/L＝Y，正比于其电导。其中，长L为电子/空穴于源极与漏极间移动的距离，宽W为控制该晶体管电流量的尺寸。源极与漏极间的最大电流称为饱和电流Idsat，通常与栅极宽度W成正比。通常NMOS的值约1mA/μm，PMOS约0.5至0.7mA/μm。BLSA 100中的N1 130及N2 140具有相同的长宽比Y₁₂。BS晶体管N3 210及N4 220亦具有相同的长宽比Y₃₄，与Y₁₂不同。在习用电路中只有薄氧化层元件，其长宽比Y₁₂通常为Y₃₄的两倍；此设定是为了使BS晶体管在VBS等于VCC的状况下具有好的写入稳定性。在本发明中，N3 210及N4 220使用厚氧化层元件，且VBS为较高的VPP，故Y₃₄可为较小的值，可提供同样的电流IBS给BS晶体管N3 210及N4220。本发明具有薄及厚氧化层元件的电路中，Y₁₂可选择大于Y₃₄的两倍。在保持薄氧化层晶体管长宽比Y₁₂不变的情况下，Y₃₄可为较小的值。在栅极长度保持不变下，为了令漏极源极间电压为定值，则宽W必需缩减才能降低Y₃₄值。因此，BS晶体管N3 210及N4 220的布局面积减少，同时RAM的晶粒尺寸也会缩小。

本发明中VBS电压值较大的选择范围，相较于习用技术，较高的VBS值具有较高的写入速度。这揭露了本发明另一个重要优势，提高BS信号的最高电压令BS晶体管N3 210及N4 220具有较快的切换速度，因此可提高RAM的写入速度。

以下详述NMOS位元切换传输晶体管的作业原理及特征分析。

N3 210及N4 220皆为厚氧化层NMOS晶体管，支持最高栅极电压VPP。共同由BS电压VBS驱动，VBS的电压值可高至VPP，大于VCC。VCC为电路中其他薄氧化层晶体管元件的最高栅极电压。如前述，BS晶体管控制互补数据线信号的电压于VSS(即GND或0V)与VCC之间，导通电流IBS的流向依写入数据(信号)值0或1(对应电位GND或VCC)而定；其中电流IBS可理解为位元切换写入电流。此型态的晶体管元件通常标示为传输晶体管。

写入0时，IBS往外流，即往端点215，电压为0或接地；电流IBS由N3的漏极流向源极，故端点215连接N3的源极；其互补BS晶体管N4的电流IBS同样由漏极流向源极，但IBS是往内流，故端点225连接N4的漏极。当写入1时，所有作业及N3与N4电流电压的关系皆相反。

因此N3与N4需为双向作业元件，需以对称的方式制作，即其源极与漏极电极需具相同的安排、位置及尺寸。

为分析位元切换传输晶体管N3或N4，以下参数需列入考虑。

VBS：施加于位元切换传输晶体管栅极的位元切换信号电压。

IBS：流经位元切换传输晶体管的写入电流。

VGS：位元切换传输晶体管的栅极至源极电压。

Vgate：晶体管的栅极电压。

Vsource：晶体管的源极电压。

Vdrain：晶体管的漏极电压。

Idsat：位元切换传输晶体管的饱和驱动电流。

Vth：位元切换传输晶体管的临界电压。

v：数据线信号的电位。

当晶体管N3于写入0时：

VGS＝Vgate-Vsource＝VBS-φv

由于写入速度正比于写入电流IBS，近似于饱和驱动电流Idsat，故下式关系成立：

写入速度 $~\mathrm{IBS}\≅\mathrm{Idsat}=K{(\mathrm{VGS}-\mathrm{Vth})}^2=K{(\mathrm{VBS}-\mathrm{\φv}-\mathrm{Vth})}^2$ 由上述方程式代入VGS与φv为0，则可清楚了解当VBS由VCC提升到VPP时，其写入速度将大幅提高。

虽然上述实施例连接到端点VCCSA 115的晶体管为PMOS晶体管，连接到接地端135的晶体管为NMOS晶体管，但本领域技术人员可根据本发明应用不同极性的晶体管及不同极性的供应电源。类似的想法亦可应用至位元线切换的NMOS晶体管或I/O闸晶体管及切换数据线信号(215、225)。整个BLSA 100的内部配置亦可以等效电路代换。

请参阅图2A图至图2C，是如图1所示实施例的制作及作业方法的流程图。其中第一步骤301提供一RAM产品的位元线感测放大器，以集成电路制程的CMOS技术制作，该放大器由复数个PMOS与NMOS晶体管组成，于两输入/输出端连接两互补数据信号，具有一电压供应端与一接地端。步骤303提供各输入/输出端一NMOS切换晶体管作为位元切换，其栅极由一位元切换控制信号驱动，该控制信号的最高电压为VBS，二晶体管形成一对位元切换NMOS晶体管。步骤305提供二数据线，分别经由位元切换NMOS晶体管连接该输入/输出端，其第一线具有正规电压，第二线为互补电压，形成一互补数据线对，并由一对NMOS晶体管切换。步骤310中，该BLSA的PMOS与NMOS晶体管是成对安排，各对为交叉耦合配置，两对间为串联堆迭。步骤320与325，将BLSA中PMOS晶体管对的源极共连接至供应电压端，将NMOS晶体管对的源极共连接至接地端。步骤330、335及340，首先将BLSA中PMOS晶体管的漏极分别连接对应NMOS晶体管的漏极，定义特别的连接点为BLSA的输入/输出端，并将的连接至该对位元切换NMOS晶体管的源极/漏极，最后将该对位元切换NMOS晶体管的源极/漏极连接至该互补数据线对。步骤350，以集成电路制程的CMOS技术制作该RAM产品，在标准CMOS制程中引进两种氧化层厚度。步骤360及365，将BLSA中的PMOS与NMOS晶体管制作为薄氧化层晶体管，最高栅极电压为VCC，并令其长宽比(W/L)₁₂＝Y₁₂。步骤370及375，将该对位元切换NMOS晶体管制作为厚氧化层晶体管，最高栅极电压为VPP，并令其长宽比(W/L)₃₄＝Y₃₄。步骤380，选择令Y₃₄远小于Y₁₂。步骤385，选择令VBS与VPP相等。最后步骤390，将RAM装置的VBS最佳化，可具有良好的写入稳定性及高写入速度。

本发明使用的技术是非常具有成本效益的，因为在标准CMOS制程中引进两种氧化层厚度，只需包含很少的步骤即可分别制成薄与厚氧化层的MOS晶体管。

总结实施该电路的重要特征，可发现在本发明的整合CMOS电路中实施了一个新的方法，可改善写入速度并可缩小芯片面积。

由上述较佳实施例及电路分析可知，本发明在习用技术之外提供了新的有效并可实施的系统、电路及方法。

以上所述者，仅为本发明之一较佳实施例而已，并非用来限定本发明实施的范围，即凡依本发明申请专利范围所述的形状、构造、特征、方法及精神所为的均等变化与修饰，均应包括于本发明的权力要求范围内。

Claims (22)

1.一种包含有数据线位元切换传输晶体管的位元线感测放大器电路，用于随机存取存储器装置中，其包含有：

一位元线感测放大器，包含有复数个第一MOS晶体管；

一对位元切换传输晶体管，作为场效晶体管开关，由第二MOS晶体管组成，其栅极氧化层厚度大于该第一MOS晶体管的栅极氧化层厚度；及

一对数据线，分别连接该对位元切换传输晶体管之一端，其另一端分别连接至该位元线感测放大器的连接点。

2.根据权利要求1所述的电路，其特征在于，该位元线感测放大器由一对PMOS晶体管及一对NMOS晶体管组成，各晶体管分别制作为该第一MOS晶体管，其承受的最高栅极电压值为VCC，即该装置的核心电压。

3.根据权利要求1所述的电路，其特征在于，该对位元切换传输晶体管是制作为NMOS晶体管，作为场效晶体管开关，其栅极由位元切换控制信号控制，并制作为该第二MOS晶体管型式，其承受最高栅极电压值为一升压电压VPP，大于VCC。

4.根据权利要求1所述的电路，其特征在于，该对数据线连接至该对位元切换传输晶体管之一端，其另一端连接至该位元线感测放大器的连接点，位元线感测放大器包含有二PMOS晶体管及二NMOS晶体管，皆标示为BLSA晶体管以资区别，其中PMOS BLSA晶体管的漏极分别连接NMOS BLSA晶体管的漏极，并定义为连接点，其中数据线信号是由NMOS晶体管形成的场效晶体管开关分隔；BLSA晶体管的配置为PMOS BLSA晶体管的源极共连接至一电压信号供应，用以使能该位元线感测放大器，PMOS BLSA晶体管的栅极交叉耦合至相对PMOS BLSA晶体管的漏极；NMOS BLSA晶体管的源极共连接至一接地端，其栅极亦交叉耦合至相对NMOS BLSA晶体管的漏极；PMOS BLSA晶体管的基板连接其源极，当接收到使能信号时，同时供应电源至该位元线感测放大器。

5.根据权利要求1所述的电路，其特征在于，该作为位元切场效晶体管开关的第二MOS晶体管的栅极尺寸参数长宽比(W/L)₃₄＝Y₃₄是选择远小于位元线感测放大器中第一MOS晶体管的栅极尺寸参数(W/L)₁₂＝Y₁₂。

6.根据权利要求1所述的电路，其特征在于，该位元切换控制信号的最高电压值VBS是选择与位元切换传输晶体管承受的最高电压VPP相等，并大于VCC。

7.根据权利要求6所述的电路，其特征在于，该VBS的取值满足令该随机存取存储器装置具有良好写入稳定性与高写入速度。

8.根据权利要求1所述的电路，其特征在于，该位元切换场效晶体管开关的布局面积与晶粒尺寸是最小化。

9.根据权利要求1所述的电路，特征在于，所述电路是以集成电路的CMOS技术制造。

10.一种包含有数据线位元换传输晶体管的位元线感测放大器电路，用于随机存取存储器装置中，包含有：

一位元线感测放大器，由一对PMOS晶体管及一对NMOS晶体管组成，各晶体管具有薄氧化层，所述各晶体管承受最高栅极电压为核心电压VCC；

一对位元切换传输晶体管，包含厚氧化层NMOS晶体管，作为场效晶体管开关，其栅极由一BS控制信号控制，其承受最高栅极电压为一升压电压VPP，大于该VCC；及

一对数据线，连接至该对位元切换传输晶体管之一端，其另一端连接至该位元线感测放大器的连接点。

11.根据权利要求10所述的电路，其特征在于，该位元线感测放大器为一差动感测放大器。

12.根据权利要求10所述的电路，其特征在于，该位元线感测放大器为一锁存感测放大器。

13.根据权利要求10所述的电路，其特征在于，该位元线感测放大器为电压型感测放大器。

14.根据权利要求10所述的电路，其特征在于，该位元线感测放大器为电流型感测放大器。

15.根据权利要求10所述的电路，其特征在于，所述电路是以集成电路的集成化MOS技术制作。

16.根据权利要求15所述的电路，其特征在于，该位元切换场效应晶体管开关的布局面积与晶粒尺寸是最小化。

17.一种实施具有数据线位元切换传输晶体管的随机存取存储器装置的方法，其位元切换传输晶体管是厚氧化层MOS晶体管，并以集成电路的CMOS技术制造，该方法包含有：

提供一用以实现位元线感测放大器功能的装置，包含有一由PMOS及/或NMOS晶体管组成的放大装置，各晶体管称为BLSA晶体管；

提供一对位元切换传输晶体管，以厚氧化层MOS晶体管实施，作为场效晶体管开关，其栅极由一BS控制信号控制，该信号的最高电压为VBS，两厚氧化层MOS晶体管称为BS FET开关；

提供一对数据线，连接至该对BS FET开关之一端，其另一端连接至该用以实现位元线感测放大器的装置的特定连接点，作为输入/输出端，经由该对BSFET开关分别由第一线及第二线喂入正规电位与互补电位，形成一互补数据线对；

连接该用以实现位元线感测放大器的装置的输入/输出端至该对BS FET开关的漏极/源极；

连接该对BS FET开关的源极/漏极至该互补数据线对；

以集成电路制程的CMOS技术实现该随机存取存储器装置并引进两种氧化层厚度技术至标准CMOS制程中，藉以制造该薄及厚氧化层MOS晶体管；

以薄氧化层MOS晶体管实施该MOS BLSA晶体管，使其最高栅极电压为VCC，即为装置的核心电压；

令该MOS BLSA晶体管的长宽比(W/L)₁₂＝Y₁₂；

以厚氧化层MOS晶体管实施该对位元切换MOS晶体管，使其最高栅极电压为VPP，即该装置的升压电压，大于VCC；

令该位元切换晶体管的长宽比(W/L)₃₄＝Y₃₄；

令Y₃₄远小于Y₁₂；

令VBS等于VPP；及

最佳化VBS令该随机存取存储器装置具有良好的写入稳定性及高写入速度。

18.根据权利要求17所述的方法，其特征在于，该用以实现位元线感测放大器功能的装置为一差动感测放大器。

19.根据权利要求17所述的方法，其特征在于，该用以实现位元线感测放大器功能的装置为一锁存感测放大器。

20.根据权利要求17所述的方法，其特征在于，该用以实现位元线感测放大器功能的装置为一电流型感测放大器。

21.根据权利要求17所述的方法，其特征在于，该用以实现位元线感测放大器功能的装置为一电压型感测放大器。

22.一种实施随机存取存储器装置的具有数据线位元切换传输晶体管的位元线感测放大器的方法，以集成电路的CMOS技术制造，其方法包含有：

提供一位元线感测放大器，包含有复数个PMOS及NMOS晶体管，连接一互补数据信号对于二输入/输出端，并具有一电压供应端及一接地端；

提供各输入/输出端分别一NMOS晶体管作为位元切换开关，其栅极由一位元切换控制信号驱动，该信号具有最高电压VBS，形成一对位元切换NMOS晶体管；

提供一对数据线，分别经由位元切换NMOS晶体管连接对应的输入/输出端，其第一数据线传输正规电位，第二数据线传输互补电位，而形成一互补数据线对；

安排位元线感测放大器中的PMOS及NMOS晶体管为成对交叉耦合配置，两对间为串联堆迭；

将位元线感测放大器中的PMOS晶体管对的源极共连接至供应电压端；

将位元线感测放大器中的NMOS晶体管对的源极共连接至该接地端；

将PMOS晶体管的漏极分别连接至NMOS晶体管的漏，并定义该连接点为输入/输出端；

将该输入/输出端连接至该位元切换NMOS晶体管的漏极/源极；

将该对位元切换NMOS晶体管的源极/漏极连接至该互补数据线对；

以集成电路制程的CMOS技术实现该随机存取存储器装置并引进两种氧化层厚度技术至标准CMOS制程中，藉以制造薄及厚氧化层MOS晶体管；

以薄氧化层MOS晶体管实施该位元线感测放大器的PMOS及NMOS晶体管，使其最高栅极电压为VCC，即为装置的核心电压；

令该位元线感测放大器的NMOS晶体管的长宽比(W/L)12＝Y12；

以厚氧化层MOS晶体管实施该对位元切换NMOS晶体管，使其最高栅极电压为VPP，即该装置的升压电压，大于VCC；

令该位元切换NMOS晶体管的长宽比(W/L)₃₄＝Y₃₄；

令Y₃₄远小于Y₁₂；

令VBS等于VPP；及

最佳化VBS令该随机存取存储器装置具有良好的写入稳定性及高写入速度。

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