CN114400029A - 读出电路及其方法 - Google Patents

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CN114400029A CN202210055659.1A CN202210055659A CN114400029A CN 114400029 A CN114400029 A CN 114400029A CN 202210055659 A CN202210055659 A CN 202210055659A CN 114400029 A CN114400029 A CN 114400029A
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Abstract

本发明公开了一种读出电路及其方法，读出电路包括：感测放大单元，设置于相邻的两个存储单元之间，通过位线连接存储单元，通过互补位线连接互补存储单元；感测放大单元包括P型晶体管和N型晶体管，P型晶体管的一端与N型晶体管的一端连接，另一端与上拉电压连接；N型晶体管的另一端与下拉电压连接，N型晶体管的控制端通过位线及互补位线控制；控制单元，用于响应控制信号，连接P型晶体管和N型晶体管；开关单元，连接P型晶体管的控制端，用于响应开关信号，导通P型晶体管传输上拉电压。预先对感测放大单元进行补偿，消除阈值电压差，能够正确读取数据，提高读出电路的读取速度、灵敏度及准确率。

Description

读出电路及其方法
技术领域
本发明涉及半导体存储器技术领域，尤其涉及一种读出电路及其方法。
背景技术
如今动态随机存储器(Dynamic Random Access Memory，简称：DRAM)的工艺条件已达到15nm级别，随着尺寸减小，器件则面临感应晶体管间的阈值电压差导致的适配问题。
感应放大电路作为也是DRAM电路中必不可少的组成，对存储器存储数据的读取具有重要作用，目前DRAM感应放大电路存在数据读取速度慢，读取数据不准确的问题。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种读出电路及其方法，预先对感应晶体管进行补偿，消除阈值电压差，使得在放大读取过程中不受阈值电压差影响，通过预感测阶段的设置，能够正确读取数据，提高读出电路的读取速度、灵敏度及准确率。
为解决上述技术问题，本申请的第一方面提出一种读出电路，包括：
感测放大单元，设置于相邻的两个存储单元之间，通过位线连接存储单元，通过互补位线连接互补存储单元；
所述感测放大单元包括P型晶体管和N型晶体管，所述P型晶体管的一端与所述N型晶体管的一端连接，另一端与上拉电压连接；所述N型晶体管的另一端与下拉电压连接，所述N型晶体管的控制端通过位线及互补位线控制；
控制单元，用于响应控制信号，连接所述P型晶体管和所述N型晶体管；
开关单元，连接所述P型晶体管的控制端，用于响应开关信号，导通所述P型晶体管传输上拉电压。
于上述实施例中提供的读出电路中，在预感测阶段，控制单元响应控制信号，将P型晶体管与N型晶体管连接，开关单元响应开关信号，维持上拉电压为第一电压，下拉电压为第二电压，将第一读出位线的电位及第二读出位线的电位上拉至第一电压，第一互补读出位线的电位及第二互补读出位线的电位下拉至第二电压；在放大读出阶段，第一读出位线与位线进行电荷分享，第一互补读出位线与互补位线进行电荷分享，放大第一读出位线的电位及第一互补读出位线的电位，正确读取存储单元的存储数据，提高读出电路的读取速度、灵敏度及准确率。
在其中一个实施例中，所述开关单元与所述P型晶体管连接处设置有连接节点，所述开关单元用于响应开关信号，向所述P型晶体管的控制端传输所述连接节点的电压，导通所述P型晶体管。连接节点位于第二读出位线及第二互补读出位线上，开关单元响应开关信号导通，将第二读出位线及第二互补读出位线上的电压传输至P型晶体管上。
在其中一个实施例中，所述P型晶体管包括第一P型晶体管和第二P型晶体管，所述N型晶体管包括第一N型晶体管和第二N型晶体管；
所述控制单元用于响应控制信号，连接所述第一P型晶体管与所述第一N型晶体管，以及连接所述第二P型晶体管与所述第二N型晶体管。
在其中一个实施例中，所述控制单元包括第一控制管和第二控制管；
所述第一控制管的一端通过第一互补读出位线连接所述第一N型晶体管，另一端通过第二互补读出位线连接所述第一P型晶体管；
所述第二控制管的一端通过第一读出位线连接所述第二N型晶体管，另一端通过第二读出位线连接所述第二P型晶体管。
在其中一个实施例中，所述开关单元包括第一开关管和第二开关管；
所述第一开关管的一端连接第二互补读出位线，另一端连接所述第二P型晶体管的控制端；
所述第二开关管的一端连接第二读出位线，另一端连接所述第一P型晶体管的控制端。
在其中一个实施例中，所述读出电路还包括：偏移消除单元，用于响应偏移消除信号，消除所述P型晶体管的阈值电压差及所述N型晶体管的阈值电压差；
所述偏移消除单元包括：
第一偏移消除管，所述第一偏移消除管的一端连接位线，另一端连接第一互补读出位线；
第二偏移消除管，所述第二偏移消除管的一端连接第一读出位线，另一端连接互补位线；
第三偏移消除管，所述第三偏移消除管的一端连接第二互补读出位线，另一端连接所述第一P型晶体管的控制端；
第四偏移消除管，所述第四偏移消除管的一端连接第二读出位线，另一端连接所述第二P型晶体管的控制端。
在其中一个实施例中，所述读出电路还包括：隔离单元，用于响应隔离信号，连接位线与第一读出位线，以及连接互补位线与第一互补读出位线；
所述隔离单元包括：
第一隔离管，所述第一隔离管的一端连接位线，另一端连接第一读出位线；
第二隔离管，所述第二隔离管的一端连接第一互补读出位线，另一端连接互补位线。
在其中一个实施例中，所述读出电路还包括：均衡单元，用于响应均衡信号，连接第一读出位线与第一互补读出位线；
所述均衡单元包括：
第一均衡管，所述第一均衡管的一端连接第一互补读出位线，另一端连接第一读出位线；
第二均衡管，所述第二均衡管的一端连接第一互补读出位线，另一端连接位线均衡信号；
第三均衡管，所述第三均衡管的一端连接位线均衡信号，另一端连接第一读出位线。
在其中一个实施例中，所述读出电路还包括：预充电单元，用于响应均衡信号，连接第一读出位线及第一互补读出位线至预充电电源。
在其中一个实施例中，所述读出电路经由位线与所述存储单元连接，所述读出电路经由互补位线与所述互补存储单元连接。
在其中一个实施例中，所述存储单元及所述互补存储单元均包括：
储能电容；
选择晶体管，串联在所述储能电容与位线之间。
本申请的第二方面提出一种读出方法，包括：
预充电阶段，提供均衡信号、隔离信号及控制信号，将位线、第一读出位线、第二读出位线、互补位线、第一互补读出位线和第二互补读出位线预充电至预设电压；
预感测阶段，提供存储单元开启信号，所述位线与所述存储单元进行电荷分享，同时维持上拉电压为第一电压，下拉电压为第二电压，提供控制信号和开关信号，将第一读出位线的电位及第二读出位线的电位上拉至所述第一电压，第一互补读出位线的电位及第二互补读出位线的电位下拉至所述第二电压；
放大读出阶段，维持存储单元开启信号、控制信号、开关信号、所述第一电压和所述第二电压，提供隔离信号，第一读出位线与位线进行电荷分享，第一互补读出位线与互补位线进行电荷分享，放大第一读出位线的电位及第一互补读出位线的电位，读出存储单元的存储数据。
在其中一个实施例中，所述第一电压高于所述预设电压，所述第二电压低于所述预设电压。
在其中一个实施例中，还包括：
偏移消除阶段，所述偏移消除阶段位于所述预充电阶段之后，以及所述预感测阶段之前，提供偏移消除信号，将P型晶体管的阈值电压差及N型晶体管的阈值电压差消除。
在其中一个实施例中，还包括：
均衡阶段，所述均衡阶段位于所述偏移消除阶段之后，以及所述预感测阶段之前，提供均衡信号及控制信号，将第一读出位线、第一互补读出位线、第二读出位线及第二互补读出位线连接至预充电电源。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的现有技术的读出电路的电路原理示意图；
图2为本申请一实施例中提供的读出电路的电路原理示意图；
图3为本申请另一实施例中提供的读出电路的电路原理示意图；
图4为本申请又一实施例中提供的读出电路的电路原理示意图；
图5为本申请又一实施例中提供的读出电路的电路原理示意图；
图6为图5中读出电路的各种信号的时序图；
图7为图5中读出电路中第一读出位线、第一互补读出位线、第二读出位线及第二互补读出位线在各阶段的电压变化示意图；
图8为本申请一实施例中提供的读出电路在偏移消除阶段的电路示意图；
图9为本申请一实施例中提供的读出电路在均衡阶段的电路示意图；
图10为本申请一实施例中提供的读出电路在预感测阶段的电路示意图；
图11为本申请一实施例中提供的读出电路在放大读出阶段的电路示意图；
图12为本申请一实施例中提供的读出方法的流程示意图。
附图标记说明：10、感测放大单元；11、N型晶体管；12、P型晶体管；
101、存储单元；102、互补存储单元；
20、控制单元；21、第一控制管；22、第二控制管；
30、开关单元；31、第一开关管；32、第二开关管；
41、第一偏移消除管；42、第二偏移消除管；43、第三偏移消除管；44、第四偏移消除管；
50、隔离单元；51、第一隔离管；52、第二隔离管；
60、均衡单元；61、第一均衡管；62、第二均衡管；63、第三均衡管。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
如图1所示，现有技术提供的读出电路中，感应晶体管包括晶体管N1'、晶体管N2'、晶体管P1'及晶体管P2'。晶体管N1'的栅极连接读出位线SBL'，且经由位线BL'连接至与字线WL'电连接的存储单元；晶体管N1'的漏极及晶体管P1'的源极连接互补读出位线SBLB'，晶体管N1'的源极及晶体管N2'的源极连接下拉电压NCS'，晶体管P1'的漏极及晶体管P2'的漏极连接上拉电压PCS'，晶体管N2'的源漏极及晶体管P2'的源极连接读出位线SBL'，晶体管N2'的栅极与互补读出位线SBLB'及互补位线BLB'均连接；晶体管N1'和晶体管N2'的阈值电压分别为Vth1N和Vth2N，当Vth1N-Vth2N＞ΔV时，以读取1为例，电荷共享时，存储单元电荷对位线BL'进行充电使得晶体管N1'的栅极电压为VBL+ΔV，此时晶体管N1'和晶体管N2'除去阈值电压后的栅压分别为VBL+ΔV-Vth1N和VBL-Vth2N，虽然晶体管N1'的栅压更大，但由于阈值电压失配导致其驱动能力小于晶体管N2'，从而发生本该被拉到高电平的位线BL'被反向拉至低电平，从而导致存储为1，读取为0的错误情况。
因此，本申请提出一种读出电路及其方法，在感测放大前，对感测放大单元进行补偿，消除阈值电压差，使得在放大读取过程中不受阈值电压差影响，能够正确读取数据，同时通过预感测阶段进一步提高读出电路的读取速度、灵敏度及准确率。
在本申请的一个实施例中，如图2所示，提供了一种读出电路，读出电路包括感测放大单元10、控制单元20及开关单元30。感测放大单元10，设置于相邻的两个存储单元之间，通过位线BL连接存储单元101，通过互补位线BLB连接互补存储单元102；感测放大单元10包括P型晶体管12和N型晶体管11，P型晶体管12的一端与N型晶体管11的一端连接，P型晶体管12的另一端与上拉电压PCS连接；N型晶体管11的另一端与下拉电压NCS连接，N型晶体管11的控制端通过位线BL及互补位线BLB控制。
具体的，控制单元20用于响应控制信号SW2，连接P型晶体管12和N型晶体管11；开关单元30连接P型晶体管12的控制端，用于响应开关信号SW1，导通P型晶体管12传输上拉电压PCS。
于上述实施例中提供的读出电路中，在预感测阶段，控制单元响应控制信号，控制单元20导通，将P型晶体管与N型晶体管连接，开关单元响应开关信号，开关单元30导通。维持上拉电压PCS为第一电压，下拉电压NCS为第二电压，将第一读出位线SBLB1的电位及第二读出位线SBLB2的电位上拉至第一电压，第一互补读出位线的电位及第二互补读出位线的电位下拉至第二电压；在放大读出阶段，第一读出位线与位线进行电荷分享，第一互补读出位线与互补位线进行电荷分享，放大第一读出位线的电位及第一互补读出位线的电位，继而在放大读出阶段能够更快速的进行电荷分享，能够正确读取存储单元和互补存储单元的存储数据，提高读出电路的读取速度、灵敏度及准确率。
在一个实施例中，请继续参考图2，开关单元30与P型晶体管12连接处设置有连接节点，开关单元30用于响应开关信号SW1，向P型晶体管12的控制端传输连接节点的电压，导通P型晶体管12。
具体的，连接节点包括第一连接节点A和第二连接节点B；第一连接节点A位于第二互补读出位线SBLB2上，第二连接节点B位于第二读出位线SBL2上。在预感测阶段，开关信号SW1处于高电平，开关单元30导通，控制信号SW2处于高电平，控制单元20导通；将第一连接节点A的电压和第二连接节点B的电压传输至P型晶体管12的控制端，打开上拉电压PCS和下拉电压NCS，P型晶体管12导通后，将第一读出位线SBL1的电位及第二读出位线SBL2的电位上拉至第一电压，第一互补读出位线SBLB1的电位及第二互补读出位线SBLB2的电位下拉至第二电压。
作为示例，第一电压VBLH大于预设电压VBLEQ，第二电压GND小于预设电压VBLEQ。如第一电压VBLH为VDD，VBLEQ为VDD/2，第二电压GND为0。
在一个实施例中，请继续参考图2，P型晶体管12包括第一P型晶体管P1和第二P型晶体管P2，N型晶体管11包括第一N型晶体管N1和第二N型晶体管N2；控制单元20用于响应控制信号SW2，连接第一P型晶体管P1的漏极与第一N型晶体管N1的漏极，以及连接第二P型晶体管P2的漏极与第二N型晶体管N2的漏极。
具体的，控制单元20用于响应控制信号SW2，将第一互补读出位线SBLB1与第二互补读出位线SBLB2连通，第一读出位线SBL1与第二读出位线SBL2连通。
作为示例，第一N型晶体管N1的源极及第二N型晶体管N2的源极均与下拉电压NCS连接；第一P型晶体管P1的源极及第二P型晶体管P2的源极均与上拉电压PCS连接。
在一个实施例中，请继续参考图2，控制单元20包括第一控制管21和第二控制管22；第一控制管21的一端通过第一互补读出位线SBLB1连接第一N型晶体管N1的漏极，第一控制管21的另一端通过第二互补读出位线SBLB2连接第一P型晶体管12的漏极，第一控制管21的控制端连接控制信号SW2；第二控制管22的一端通过第一读出位线SBL1连接所述第二N型晶体管N2的漏极，第二控制管22的另一端通过第二读出位线连接SBL2所述第二P型晶体管P2的漏极，第二控制管22的控制端连接控制信号SW2。
在一个实施例中，请继续参考图2，开关单元30包括第一开关管31和第二开关管32；第一开关管31的一端连接第二互补读出位线SBLB2，第一开关管31的另一端连接第二P型晶体管12的控制端，第一开关管31的控制端连接开关信号SW1；第二开关管32的一端连接第二读出位线SBL2，第二开关管32的另一端连接第一P型晶体管12的控制端，第二开关管32的控制端连接开关信号SW1。
作为示例，第一控制管21、第二控制管22、第一开关管31及第二开关管32均包括NMOS管。
在一个实施例中，如图3所示，读出电路还包括偏移消除单元，偏移消除单元用于响应偏移消除信号OC，消除P型晶体管12的阈值电压差及N型晶体管11的阈值电压差，也即是消除第一P型晶体管P1和第二P型晶体管P2间的阈值电压差，消除第一N型晶体管N1和第二N型晶体管N2的阈值电压差。
具体的，偏移消除单元包括：第一偏移消除管41、第二偏移消除管42、第三偏移消除管43及第四偏移消除管44。第一偏移消除管41将第一N型晶体管N1的漏极与栅极短接，也可将第一N型晶体管N1的源极与栅极短接，具体为第一偏移消除管41的一端连接位线BL，第一偏移消除管41的另一端连接第一互补读出位线SBLB1，第一偏移消除管41的控制端连接偏移消除信号OC；第二偏移消除管42将第二N型晶体管N2的漏极与栅极短接，也可将第二N型晶体管N2的源极与栅极短接，具体为第二偏移消除管42的一端连接第一读出位线SBL1，第二偏移消除管42的另一端连接互补位线BLB，第二偏移消除管42的控制端连接偏移消除信号OC；第三偏移消除管43将第一P型晶体管P1的漏极与栅极短接，也可将第一P型晶体管P1的源极与栅极短接，具体为第三偏移消除管43的一端连接第二互补读出位线SBLB2，第三偏移消除管43的另一端连接第一P型晶体管P1的控制端，第三偏移消除管43的控制端连接偏移消除信号OC；第四偏移消除管44将第二P型晶体管P2的漏极与栅极短接，也可将第二P型晶体管P2的源极与栅极短接，具体为第四偏移消除管44的一端连接第二读出位线SBL2，第四偏移消除管44的另一端连接第二P型晶体管P2的控制端，第四偏移消除管44的控制端连接偏移消除信号OC。
作为示例，通过第一偏移消除管41、第二偏移消除管42、第三偏移消除管43及第四偏移消除管44，通过调整第一读出位线SBL1及第一互补读出位线SBLB1电压差，以及第二读出位线SBL2及第二互补读出位线SBLB2的电压差，以消除第一N型晶体管N1与第二N型晶体管N2的阈值电压差，第一P型晶体管P1与第二P型晶体管P2的阈值电压差。同时通过第一读出位线SBL1、第二读出位线SBL2及互补位线BLB的连接设置，第一互补读出位线SBLB1、第二互补读出位线SBLB2及位线BL的连接设置，在偏移消除信号OC开启后，互补位线BLB及位线BL也会具有一定的电压差。
作为示例，第一偏移消除管41、第二偏移消除管42、第三偏移消除管43及第四偏移消除管44均包括NMOS管。
在一个实施例中，如图4所示，读出电路还包括：隔离单元50，用于响应隔离信号ISO，连接位线BL与第一读出位线SBL1，以及连接互补位线BLB与第一互补读出位线SBLB1。
具体的，隔离单元50包括：第一隔离管51及第二隔离管52。第一隔离管51的一端连接位线BL，第一隔离管51的另一端连接第一读出位线SBL1，第一隔离管51的控制端连接隔离信号ISO；第二隔离管52的一端连接第一互补读出位线SBLB1，第二隔离管52的另一端连接互补位线BLB，第二隔离管52的控制端连接隔离信号ISO。
作为示例，第一隔离管51及第二隔离管52均包括NMOS管。
在一个实施例中，如图5所示，读出电路还包括：均衡单元60，用于响应均衡信号EQ，连接第一读出位线SBL1与第一互补读出位线SBLB1，将第一读出位线SBL1与第一互补读出位线SBLB1预充电至相同电位。
具体的，均衡单元60包括：第一均衡管61、第二均衡管62及第三均衡管63。第一均衡管61的一端连接第一互补读出位线SBLB1，第一均衡管61的另一端连接第一读出位线SBL1，第一均衡管61的控制端连接均衡信号EQ；第二均衡管62的一端连接第一互补读出位线SBLB1，另一端连接位线均衡信号BLEQ，第二均衡管62的控制端连接均衡信号EQ；第三均衡管63的一端连接位线均衡信号BLEQ，第三均衡管63的另一端连接第一读出位线SBL1，第三均衡管63的控制端连接均衡信号EQ。
在另一实施例中，读出电路还包括预充电单元，用于响应均衡信号EQ，连接第一读出位线SBL1及第一互补读出位线SBLB1至预充电电源VBLEQ。预充电单元包括第二均衡管62及第三均衡管63。预充电电源响应位线均衡信号BLEQ时开启提供预设电压VBLEQ，预设电压VBLEQ为位线均衡信号BLEQ处于高电平时提供的电压。
均衡单元的设置能够使第一读出位线SBL1与第一互补读出位线SBLB1的电位达到同一值即预设电压VBLEQ。
作为示例，第一均衡管61、第二均衡管62及第三均衡管63均包括NMOS管。
在一个实施例中，请继续参考图5，读出电路经由位线BL与存储单元101连接，读出电路经由互补位线BLB与互补存储单元102连接。
具体的，存储单元101及互补存储单元102均包括：储能电容及选择晶体管M1；选择晶体管M1串联在储能电容与位线BL之间。其中，选择晶体管M1的控制端与字线WL连接，字线WL用于给选择晶体管M1提供选择信号，选择晶体管M1的一端与位线BL连接，选择晶体管M1的另一端与储能电容的一端连接；储能电容的另一端接地。
在一个实施例中，如图6和7所示，为了详细解释读出电路的工作原理，读出电路的工作状态依次包括预充电阶段、偏移消除阶段、均衡阶段、预感测阶段及放大读出阶段，以下结合五个工作状态中各元件的工作状态及电压变化来描述示意本实施例中读出电路的工作原理(晶体管导通用实线示意，关断用虚线示意)：
预充电阶段，提供均衡信号EQ、隔离信号ISO及控制信号SW2，将位线BL、第一读出位线SBL1、第二读出位线SBL2、互补位线BLB、第一互补读出位线SBLB1和第二互补读出位线SBLB2预充电至预设电压VBLEQ。
偏移消除阶段，如图8所示，提供偏移消除信号OC，第一偏移消除管41、第二偏移消除管42、第三偏移消除管43及第四偏移消除管44导通，隔离单元50、控制单元20、开关单元30及均衡单元60均关闭，完成第一N型晶体管N1与第二N型晶体管N2的阈值电压差的消除，第一读出位线SBL1及第一互补读出位线SBLB1的电位低于预设电压VBLEQ，同时完成第一P型晶体管P1与第二P型晶体管P2的阈值电压差消除，第二读出位线SBL2及第二互补读出位线SBLB2的电位低于预设电压VBLEQ。由于第一偏移消除管41、第二偏移消除管42的导通，位线BL电位会与第一读出位线SBL1电位相同，互补位线BL电位与第一互补读出位线SBLB1相同。
偏移消除后，第一读出位线SBL1的电位与第一互补读出位线SBLB1的电位可以不同也可以相同，具体依据第一N型晶体管N1与第二N型晶体管N2的阈值电压差值确定。
均衡阶段，如图9所示，提供均衡信号EQ和控制信号SW2，控制单元20与均衡单元60均导通，偏移消除单元、隔离单元50及开关单元30均关断，将偏移消除阶段中第一读出位线SBL1、第一互补读出位线SBLB1、第二读出位线SBL2及第二互补读出位线SBLB2低于预设电压VBLEQ的电位，再拉至预设电压VBLEQ，以完成均衡阶段。
将第一读出位线SBL1、第一互补读出位线SBLB1、第二读出位线SBL2及第二互补读出位线SBLB2低于预设电压VBLEQ的电位再次维持在预设电压VBLEQ值，便于后续的N型晶体管与P型晶体管的感测，确保感测精度。
预感测阶段，如图10所示，提供存储单元101选择信号，偏移消除单元、隔离单元50及均衡单元60均关断，位线BL与存储单元101进行电荷分享，同时维持上拉电压PCS为第一电压VBLH，下拉电压NCS为第二电压GND，提供控制信号SW2和开关信号SW1，控制单元20与开关单元30均导通，将第一读出位线SBL1的电位及第二读出位线SBL1的电位上拉至第一电压VBLH，第一互补读出位线SBLB1的电位及第二互补读出位线SBLB2的电位下拉至第二电压GND。
作为示例，存储单元101存储的数据为“1”，即存储单元101的电位高于预设电压VBLEQ，存储单元101响应选择信号后，与位线BL进行电荷分享，BL电位会高于偏移消除后的电压，作用于第一N型晶体管N1的栅极，第一N型晶体管N1导通，第一互补读出位线SBLB1和第二互补读出位线SBLB2的电压会被下拉电压NCS拉低至第二电压GND，并作用于第二P型晶体管P2的栅极，第二P型晶体管P2导通，第一读出位线SBL1和第二读出位线SBL2的电压会被上拉电压PCS拉高至第一电压VBLH。
存储单元101存储的数据为“0”，即存储单元101的电位低于预设电压VBLEQ，存储单元101响应选择信号后，与位线BL进行电荷分享，BL电位会进一步低于偏移消除后的电压，第一N型晶体管N1的导通程度进一步降低。而第二N型晶体管N2的导通程度的导通程度大于第一N型晶体管N1，第一P型晶体管P1与第二P型晶体管处于相同的导通程度，第一互补读出位线SBLB1和第二互补读出位线SBLB2的电压在上拉电压PCS的作用下上升，第一读出位线SBL1和第二读出位线SBL2的电压则受上拉电压PCS和下拉电压NCS共同作用，会低于第一读出位线SBL1和第二读出位线SBL2的电压。第一P型晶体管P1会受低电压控制导通程度进一步增加，第一互补读出位线SBLB1和第二互补读出位线SBLB2的电压进一步增加，而导致第二P型晶体管导通程度进一步缩小。最终，第一互补读出位线SBL1和第二互补读出位线SBL2的电压在上拉电压PCS的作用下增加至第一电压VBLH，第一读出位线SBL1和第二读出位线SBL2的电压在下拉电压NCS的作用下拉低至第二电压GND。
预感测阶段能够提前将第一读出位线SBL1及第一互补读出位线SBL1的电位拉高或拉低，以高于或低于存储单元电位的感测电压来放大感测，以提高后续数据读出的速度和准确性。
放大读出阶段，如图11所示，维持存储单元101开启信号、控制信号SW2、开关信号SW1、第一电压VBLH和第二电压GND，提供隔离信号，偏移消除单元及均衡单元60均关断，隔离单元50、控制单元20及开关单元30均导通，第一读出位线SBL1与位线BL进行电荷分享，第一互补读出位线SBLB1与互补位线BLB进行电荷分享，放大第一读出位线的电位SBL1及第一互补读出位线SBLB1的电位，读出存储单元101的存储数据。
作为示例，存储单元101存储的数据为“1”，经过预感测阶段，位线BL电位高于偏移消除后的电压，但低于第一读出位线SBL1电压第一电压VBLH。提供隔离信号ISO，第一隔离管51及第二隔离管52导通，位线BL与第一读出位线SBL1连接，进行电荷分享，迅速将第一读出位线SBL1的电压拉低，而位线BL的电压升高。同时互补位线BLB与第一互补读出位线SBLB1连接，第一互补读出位线SBLB1的电压上升，互补位线BLB的电压降低。第一N型晶体管和第二P型晶体管持续导通，通过下拉电压NCS及上拉电压PCS的作用，将第一读出位线SBL1和位线BL电位拉高至第一电压VBLH，将第一互补读出位线SBLB1和互补位线BLB的电位拉低至第二电压GND。位线BL电压的升高，能够同时将存储单元101的电位拉高，实现存储单元101存储数据“1”的恢复。
从而根据位线BL电压值能够准确读出存储单元所存储的值，并且通过预感测阶段的设置减小第一互补读出位线SBL1的电压变化时间，即使经过位线BL的电荷分享也能够维持较高的电压，能够迅速被上拉电压PCS拉高，提高存储数据感测放大的速度。
作为示例，存储单元101存储的数据为“0”，经过预感测阶段，位线BL电位低于偏移消除后的电压，但高于第一读出位线SBL1电压的第二电压GND。提供隔离信号ISO，第一隔离管51及第二隔离管52导通，位线BL与第一读出位线SBL1连接，进行电荷分享，迅速将第一读出位线SBL1的电压拉高，而位线BL的电压降低。同时互补位线BLB与第一互补读出位线SBLB1连接，第一互补读出位线SBLB1的电压下降，互补位线BLB的电压上升。第一N型晶体管和第二P型晶体管持续导通，通过下拉电压NCS及上拉电压PCS的作用，将第一读出位线SBL1和位线BL电位拉低至第二电压GND，将第一互补读出位线SBLB1和互补位线BLB的电位拉高至第一电压VBLH。位线BL电压的降低，能够同时将存储单元101的电位降低，实现存储单元101存储数据“0”的恢复。
此时，根据位线BL电压值能够准确读出存储单元所存储的值，并且通过预感测阶段的设置减小第一读出位线SBL1的电压变化时间，即经过位线BL的电荷分享也能够维持较低的电压，能够迅速被下拉电压NCS拉低，提高存储数据感测放大的速度。
在本申请提供的一个实施例中，如图12所示，还提供一种读出方法，基于如上述的读出电路执行，包括如下步骤：
步骤S10：预充电阶段，提供均衡信号EQ、隔离信号ISO及控制信号SW2，将位线BL、第一读出位线SBL1、第二读出位线SBL2、互补位线BLB、第一互补读出位线SBLB1和第二互补读出位线SBLB2预充电至预设电压VBLEQ；
步骤S20：预感测阶段，提供存储单元101开启信号，位线BL与存储单元101进行电荷分享，同时维持上拉电压PCS为第一电压VBLH，下拉电压NCS为第二电压，提供控制信号SW2和开关信号SW1，将第一读出位线SBL1的电位及第二读出位线SBL2的电位上拉至第一电压VBLH，第一互补读出位线SBLB1的电位及第二互补读出位线SBLB2的电位下拉至第二电压GND；
步骤S30：放大读出阶段，维持存储单元101开启信号、控制信号SW2、开关信号SW1、第一电压VBLH和第二电压GND，提供隔离信号ISO，第一读出位线SBL1与位线BL进行电荷分享，第一互补读出位线SBLB1与互补位线BLB进行电荷分享，放大第一读出位线SBL1的电位及第一互补读出位线SBLB1的电位，读出存储单元101的存储数据。
在一个实施例中，第一电压VBLH高于预设电压VBLEQ，第二电压GND低于预设电压VBLEQ。
在一个实施例中，读出方法还包括：
步骤S101：偏移消除阶段，偏移消除阶段位于预充电阶段之后，以及预感测阶段之前，提供偏移消除信号OC，将P型晶体管12的阈值电压差及N型晶体管11的阈值电压差消除。
在一个实施例中，读出方法还包括：
步骤S102：均衡阶段，均衡阶段位于偏移消除阶段之后，以及所述预感测阶段之前，提供均衡信号EQ及控制信号SW2，将第一读出位线SBL1、第一互补读出位线SBLB1、第二读出位线SBL2及第二互补读出位线SBLB2连接至预充电电源。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种读出电路，其特征在于，包括：
感测放大单元，设置于相邻的两个存储单元之间，通过位线连接存储单元，通过互补位线连接互补存储单元；
所述感测放大单元包括P型晶体管和N型晶体管，所述P型晶体管的一端与所述N型晶体管的一端连接，另一端与上拉电压连接；所述N型晶体管的另一端与下拉电压连接，所述N型晶体管的控制端通过位线及互补位线控制；
控制单元，用于响应控制信号，连接所述P型晶体管和所述N型晶体管；
开关单元，连接所述P型晶体管的控制端，用于响应开关信号，导通所述P型晶体管传输上拉电压。
2.根据权利要求1所述的读出电路，其特征在于，所述开关单元与所述P型晶体管连接处设置有连接节点，所述开关单元用于响应开关信号，向所述P型晶体管的控制端传输所述连接节点的电压，导通所述P型晶体管。
3.根据权利要求1所述的读出电路，其特征在于，所述P型晶体管包括第一P型晶体管和第二P型晶体管，所述N型晶体管包括第一N型晶体管和第二N型晶体管；
所述控制单元用于响应控制信号，连接所述第一P型晶体管与所述第一N型晶体管，以及连接所述第二P型晶体管与所述第二N型晶体管。
4.根据权利要求3所述的读出电路，其特征在于，所述控制单元包括第一控制管和第二控制管；
所述第一控制管的一端通过第一互补读出位线连接所述第一N型晶体管，另一端通过第二互补读出位线连接所述第一P型晶体管；
所述第二控制管的一端通过第一读出位线连接所述第二N型晶体管，另一端通过第二读出位线连接所述第二P型晶体管。
5.根据权利要求3所述的读出电路，其特征在于，所述开关单元包括第一开关管和第二开关管；
所述第一开关管的一端连接第二互补读出位线，另一端连接所述第二P型晶体管的控制端；
所述第二开关管的一端连接第二读出位线，另一端连接所述第一P型晶体管的控制端。
6.根据权利要求3所述的读出电路，其特征在于，所述读出电路还包括：偏移消除单元，用于响应偏移消除信号，消除所述P型晶体管的阈值电压差及所述N型晶体管的阈值电压差；
所述偏移消除单元包括：
第一偏移消除管，所述第一偏移消除管的一端连接位线，另一端连接第一互补读出位线；
第二偏移消除管，所述第二偏移消除管的一端连接第一读出位线，另一端连接互补位线；
第三偏移消除管，所述第三偏移消除管的一端连接第二互补读出位线，另一端连接所述第一P型晶体管的控制端；
第四偏移消除管，所述第四偏移消除管的一端连接第二读出位线，另一端连接所述第二P型晶体管的控制端。
7.根据权利要求1-6任一项所述的读出电路，其特征在于，所述读出电路还包括：隔离单元，用于响应隔离信号，连接位线与第一读出位线，以及连接互补位线与第一互补读出位线；
所述隔离单元包括：
第一隔离管，所述第一隔离管的一端连接位线，另一端连接第一读出位线；
第二隔离管，所述第二隔离管的一端连接第一互补读出位线，另一端连接互补位线。
8.根据权利要求1-6任一项所述的读出电路，其特征在于，所述读出电路还包括：均衡单元，用于响应均衡信号，连接第一读出位线与第一互补读出位线；
所述均衡单元包括：
第一均衡管，所述第一均衡管的一端连接第一互补读出位线，另一端连接第一读出位线；
第二均衡管，所述第二均衡管的一端连接第一互补读出位线，另一端连接位线均衡信号；
第三均衡管，所述第三均衡管的一端连接位线均衡信号，另一端连接第一读出位线。
9.根据权利要求1-6任一项所述的读出电路，其特征在于，所述读出电路还包括：预充电单元，用于响应均衡信号，连接第一读出位线及第一互补读出位线至预充电电源。
10.根据权利要求1-6任一项所述的读出电路，其特征在于，所述读出电路经由位线与所述存储单元连接，所述读出电路经由互补位线与所述互补存储单元连接。
11.根据权利要求10所述的读出电路，其特征在于，所述存储单元及所述互补存储单元均包括：
储能电容；
选择晶体管，响应存储单元选择信号，连接所述储能电容与位线，以及连接所述储能电容与互补位线。
12.一种读出方法，其特征在于，包括：
预充电阶段，提供均衡信号、隔离信号及控制信号，将位线、第一读出位线、第二读出位线、互补位线、第一互补读出位线和第二互补读出位线预充电至预设电压；
预感测阶段，提供存储单元选择信号，所述位线与所述存储单元进行电荷分享，同时维持上拉电压为第一电压，下拉电压为第二电压，提供控制信号和开关信号，将第一读出位线的电位及第二读出位线的电位上拉至所述第一电压，第一互补读出位线的电位及第二互补读出位线的电位下拉至所述第二电压；
放大读出阶段，维持存储单元选择信号、控制信号、开关信号、所述第一电压和所述第二电压，提供隔离信号，第一读出位线与位线进行电荷分享，第一互补读出位线与互补位线进行电荷分享，放大第一读出位线的电位及第一互补读出位线的电位，读出存储单元的存储数据。
13.根据权利要求12所述的读出方法，其特征在于，所述第一电压高于所述预设电压，所述第二电压低于所述预设电压。
14.根据权利要求12所述的读出方法，其特征在于，还包括：
偏移消除阶段，提供偏移消除信号，将P型晶体管的阈值电压差及N型晶体管的阈值电压差消除；
所述偏移消除阶段位于所述预充电阶段之后，以及所述预感测阶段之前。
15.根据权利要求14所述的读出方法，其特征在于，还包括：
均衡阶段，提供均衡信号及控制信号，将第一读出位线、第一互补读出位线、第二读出位线及第二互补读出位线连接至预充电电源；
所述均衡阶段位于所述偏移消除阶段之后，以及所述预感测阶段之前。
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