CN113330553A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

提供一种可以实现微型化或高集成化的半导体装置。本发明的一个方式是一种包括晶体管的半导体装置，晶体管包括第一导电体、第一导电体上的第一绝缘体、第一绝缘体上的设置有槽部的氧化物、配置在氧化物中的不与槽部重叠的区域的第二导电体及第三导电体、位于第二导电体与第三导电体间且配置在氧化物的槽部的第二绝缘体以及第二绝缘体上的第四导电体，第四导电体的底面低于第二导电体的底面及第三导电体的底面，在看晶体管的沟道长度的截面时，槽部的底面的端部具有曲率。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种晶体管、半导体装置及电子设备。另外，本发明的一个方式涉及一种半导体装置的制造方法。另外，本发明的一个方式涉及一种半导体芯片及模块。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体组件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置、电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
近年来，随着电子设备的小型化和轻量化，对高密度地集成有晶体管等的集成电路的要求提高。作为高密度地集成晶体管的一个方法，对晶体管的微型化进行开发。然而，在使晶体管微型化时有可能产生短沟道效应。
为了抑制晶体管的微型化所导致的短沟道效应的产生，已公开了在半导体衬底表面上的U字型槽中形成沟道而使沟道长度实际上增长的半导体装置(参照专利文献1)。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(也简称为显示装置)等的电子器件。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第平9-148576号公报
发明内容
发明所要解决的技术问题
随着电子设备的小型化、轻量化，被要求电子设备所包括的半导体装置的微型化、高集成化。为了实现半导体装置的微型化、高集成化，需要减小半导体装置所包括的晶体管的占有面积。为了减小晶体管的占有面积，例如减小源极与漏极间距离是有效的。但是，在减小源极与漏极间距离时，有可能产生短沟道效应。
短沟道效应是指随着晶体管的微型化(沟道长度的缩小)而变明显的电特性的劣化。短沟道效应是由于漏极的电场效应影响到源极而引起的。作为短沟道效应的具体例子，有阈值电压的降低、亚阈值摆幅值(S值)的增大、泄漏电流的增大等。在此，S值是指：以固定的漏极电压使漏极电流的值变化一个位数的亚阈值区域中的栅极电压的变化量。
于是，本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种晶体管特性的不均匀少的半导体装置。另外，本发明的一个方式的目的之一是提供一种可靠性良好的半导体装置。另外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。另外，本发明的一个方式的目的之一是提供一种低功耗的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。上述目的以外的目的可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述目的以外的目的。
解决技术问题的手段
本发明的一个方式是一种包括晶体管的半导体装置，晶体管包括第一导电体、第一导电体上的第一绝缘体、第一绝缘体上的设置有槽部的氧化物、配置在不与氧化物中的槽部重叠的区域的第二导电体及第三导电体、位于第二导电体与第三导电体间且配置在氧化物的槽部的第二绝缘体以及第二绝缘体上的第四导电体，第四导电体的底面低于第二导电体的底面及第三导电体的底面，在看晶体管的沟道长度的截面时，槽部的底面的端部具有曲率。
在上述半导体装置中，槽部的深度优选为5nm以上且30nm以下。
另外，本发明的其他一个方式是一种包括晶体管的半导体装置，晶体管包括第一导电体、第一导电体上的第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第二导电体和第三导电体、配置在第二导电体与第三导电体间的第三氧化物、第三氧化物上的第二绝缘体、第二绝缘体上的第四导电体以及第二导电体及第三导电体上的第三绝缘体，第四导电体的顶面与第二绝缘体的顶面及第三氧化物的顶面大致对齐，第二氧化物具有第一槽部，第三绝缘体具有第二槽部，第一槽部的侧壁与第二槽部的侧壁大致对齐，第四导电体的底面低于第二导电体的底面及第三导电体的底面，在看晶体管的沟道长度的截面时，第一槽部的底面的端部具有曲率。
在上述半导体装置中，第一槽部的深度优选为5nm以上且30nm以下。
另外，在上述半导体装置中，优选的是，第二氧化物包含铟，第三氧化物包含铟、元素M(M是镓、铝、钇或锡)及锌。另外，第二氧化物中的铟的相对于主要成分的金属元素的原子个数比优选大于第三氧化物中的相对于主要成分的金属元素的铟的原子个数比。
发明效果
根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种晶体管特性的不均匀少的半导体装置。另外，根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要实现所有上述效果。上述效果以外的效果可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述效果以外的效果。
附图简要说明
图1A至图1C是根据本发明的一个方式的晶体管的截面图。
图2A是示出有效沟道长度与晶体管的Vsh的关系的图。图2B是示出有效沟道长度与晶体管的gm的最大值的关系的图。图2C是示出有效沟道长度与晶体管的S值的关系的图。
图3是示出有效沟道长度与晶体管的DIBL的关系的图。
图4是示出有效沟道长度与晶体管的
Figure BDA0003174739510000051
的关系的图。
图5A是示出槽部的深度与晶体管的Vsh的关系的图。图5B是示出槽部的深度与晶体管的gm的最大值的关系的图。图5C是示出槽部的深度与晶体管的S值的关系的图。
图6是示出槽部的深度与晶体管的DIBL的关系的图。
图7A是本发明的一个方式的半导体装置的俯视图。图7B至图7D是本发明的一个方式的半导体装置的截面图。
图8A是说明IGZO的结晶结构的分类的图。图8B是说明石英玻璃的XRD光谱的图。图8C是说明Crystalline IGZO的XRD光谱的图。
图9A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图9B至图9D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图10A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图10B至图10D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图11A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图11B至图11D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图12A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图12B至图12D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图13A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图13B至图13D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图14A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图14B至图14D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图15A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图15B至图15D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图16A是示出本发明的一个方式的半导体装置的制造方法的俯视图。图16B至图16D是示出本发明的一个方式的半导体装置的制造方法的截面图。
图17A是示出本发明的一个方式的半导体装置的俯视图。图17B至图17D是本发明的一个方式的半导体装置的截面图。
图18A及图18B是根据本发明的一个方式的半导体装置的截面图。
图19是示出根据本发明的一个方式的存储装置的结构的截面图。
图20是示出根据本发明的一个方式的存储装置的结构的截面图。
图21是示出根据本发明的一个方式的存储装置的结构的截面图。
图22是根据本发明的一个方式的半导体装置的截面图。
图23A及图23B是根据本发明的一个方式的半导体装置的截面图。
图24是根据本发明的一个方式的半导体装置的截面图。
图25是根据本发明的一个方式的半导体装置的截面图。
图26A及是示出根据本发明的一个方式的存储装置的结构例子的方框图。图26B是示出根据本发明的一个方式的存储装置的结构例子的立体图。
图27A至图27H是示出根据本发明的一个方式的存储装置的结构例子的电路图。
图28是以层级示出各种存储装置的图。
图29A及图29B是根据本发明的一个方式的半导体装置的示意图。
图30A及图30B是说明电子构件的一个例子的图。
图31A至图31E是根据本发明的一个方式的存储装置的示意图。
图32A至图32H是示出根据本发明的一个方式的电子设备的图。
图33A是示出截面观察用样品的结构的图。图33B、图33C是示出截面观察用样品的选区衍射图案的图。
图34是示出截面观察用样品的明视场图像的图。
图35A是示出截面观察用样品的选区衍射图案的图。图35B至图35D是示出利用衍射波(009)斑点的金属氧化物膜表面附近的暗视场图像的图。
图36A是示出截面观察用样品的选区衍射图案的图。图36B至图36D是示出利用衍射波(009)斑点的氧化硅膜附近的暗视场图像的图。
图37A是示出平面观察用样品的选区衍射图案的图，图37B至图37D是示出利用衍射波(100)斑点的金属氧化物膜的暗视场图像的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为显而易见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地蚀刻，但是为了便于理解有时不反映于附图中。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。另外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。在此，X和Y为对象物(例如，装置、组件、电路、布线、电极、端子、导电膜、层等)。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的组件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有形成沟道的区域(以下也称为沟道形成区域)，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限定于一个值。因此，在本说明书中，沟道长度是沟道形成区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指在晶体管的俯视图中半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者垂直于沟道长度方向的方向的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限定于一个值。因此，在本说明书中，沟道宽度是沟道形成区域中的任一个值、最大值、最小值或平均值。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要一个假设，即已知半导体的形状。因此，当半导体的形状不确定时，难以准确地测量实效沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1atomic％的元素可以说是杂质。在包含杂质时，例如有时发生半导体的缺陷态密度的提高或者结晶性的降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等，例如有氢、锂、钠、硅、硼、磷、碳、氮等。另外，有时水也用作杂质。另外，例如在杂质混入时，有时在氧化物半导体中形成氧空位(有时记为VO)。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
注意，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(OxideSemiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在记为OS晶体管的情况下，这意味着包含金属氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的漏极电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
在本实施方式中，对包括根据本发明的一个方式的晶体管的半导体装置的一个例子进行说明。
<晶体管的结构例子1>
图1A至图1C是根据本发明的一个方式的晶体管的截面图。
如图1A所示，根据本发明的一个方式的晶体管包括配置在衬底(未图示)上的导电体205、配置在导电体205上的绝缘体224、配置在绝缘体224上的氧化物230a、配置在氧化物230a上的氧化物230b、配置在氧化物230b上的导电体242a及导电体242b、位于氧化物230b上且配置在导电体242a与导电体242b间的绝缘体250以及配置在绝缘体250上的导电体260。
导电体260被用作第一栅(也称为顶栅极)电极，导电体205被用作第二栅(也称为背栅极)电极。另外，绝缘体250被用作第一栅极绝缘体，绝缘体224被用作第二栅极绝缘体。另外，导电体242a被用作源极和漏极中的一方，导电体242b被用作源极和漏极中的另一方。另外，氧化物230b被用作沟道形成区域。晶体管的沟道形成区域形成在氧化物230b中的与绝缘体250的界面附近。另外，沟道形成区域也可以形成在氧化物230a中。
上述晶体管包括顶栅极及背栅极。包括顶栅极及背栅极的晶体管可以通过对顶栅极及背栅极施加彼此不同的电位控制其阈值电压。例如，通过对背栅极施加负电位，可以使晶体管的阈值电压进一步增大，降低关态电流。也就是说，通过对背栅极施加负电位，可以减小对顶栅极施加的电位为0V时的漏极电流。
上述晶体管的沟道形成区域可以使用用作半导体的金属氧化物(以下也称为氧化物半导体)。由于将氧化物半导体用于沟道形成区域的晶体管在非导通状态下的泄漏电流极小，所以可以提供低功耗的半导体装置。此外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
在将氧化物半导体用于晶体管的沟道形成区域时，优选使用载流子浓度低的i型化(本征化)或实质上i型化的氧化物半导体。通过将载流子浓度低的氧化物半导体用于晶体管的沟道形成区域，可以抑制该晶体管的关态电流，并且可以提高该晶体管的可靠性。氧化物半导体的详细内容在实施方式2中说明。
在根据本发明的一个方式的晶体管中，在看晶体管的沟道长度的截面时，优选在氧化物230b设置槽部(也称为沟槽、开口等)，以绝缘体250及导电体260填充该槽部。此时，绝缘体250以覆盖该槽部的内壁(侧壁及底面)的方式配置，导电体260以隔着绝缘体250填充该槽部的方式配置。
另外，在根据本发明的一个方式的晶体管中，也可以采用在氧化物230b中形成凹状的形状且沿着该凹状的形状埋入有绝缘体250及导电体260的结构。或者，也可以采用如下结构：使氧化物230b的不与导电体242a及导电体242b重叠的区域的顶面低于氧化物230b的与导电体242a或导电体242b重叠的区域的顶面，并且在氧化物230b的不与导电体242a及导电体242b重叠的区域上设置有绝缘体250及导电体260。
通过采用上述结构，与俯视时的晶体管沟道长度相比，可以实际上增长沟道长度。由此，可以将源极与漏极间的距离保持为短，同时增长实际上的沟道长度(也称为有效沟道长度)。因此，可以减少短沟道效应而提供一种具有良好电特性的半导体装置。另外，可以提供一种能够实现微型化或高集成化的半导体装置。
另外，与具有氧化物230b不设置有槽部的结构(有时称为平面型结构)的晶体管相比，具有上述结构的晶体管可以提高其背栅极的控制性。由此，可以提供一种晶体管特性的不均匀少的半导体装置。另外，可以提供一种可靠性良好的半导体装置。
注意，上述槽部的侧壁与上述槽部的底面之间(也称为上述槽部的底面的端部或上述槽部的侧壁的下端部)也可以为弯曲或具有曲率。另外，氧化物230b也可以具有凹状的弯曲形状。
在底面的端部具有曲率的上述槽部设置有绝缘体250时，在看根据本发明的一个方式的晶体管的沟道长度方向的截面时绝缘体250的底部的至少一部分具有曲率。或者，绝缘体250具有向下方突出的弯曲形状。另外，在导电体260隔着绝缘体250埋入于上述槽部时，导电体260的底部的至少一部分有时具有曲率。或者，氧化物230b一侧的导电体260有时具有向下方突出的弯曲形状。在绝缘体250的底部中的曲率小时，有时氧化物230b一侧的导电体260的底部不具有曲率。或者，氧化物230b一侧的导电体260有时具有向下方突出的形状。
在此，如图1A所示，在看晶体管的沟道长度的截面时，上述槽部的底面的端部所具有的曲率的曲率中心设为C且曲率半径设为R。此时，有时记载为上述槽部的底面的端部以曲率半径R弯曲。
另外，如图1A所示，在看晶体管的沟道长度的截面时，将设置在氧化物230b的槽部的深度设为D1。深度D1也是氧化物230b的与导电体242a或导电体242b重叠的区域的顶面和氧化物230b的与导电体260重叠的区域的顶面之差。
深度D1优选大于0nm，更优选大于绝缘体250的膜厚度。具体而言，优选大于0nm且为100nm以下，更优选为2nm以上且50nm以下，进一步优选为5nm以上且30nm以下。通过采用上述结构，漏极的电场由栅电极遮挡，所以可以减少短沟道效应而提供具有良好电特性的半导体装置。另外，可以提供一种能够实现微型化或高集成化的半导体装置。
另外，如图1A所示，在看晶体管的沟道长度的截面时，将与导电体260重叠的区域的氧化物230b的厚度(膜厚度)设为D2。换言之，与导电体242a或导电体242b重叠的区域的氧化物230b的膜厚度是深度D1和厚度D2的总和。另外，将导电体242a或导电体242b的底面和导电体260的底面之差设为D3。
在根据本发明的一个方式的晶体管中，导电体260的底面也可以低于导电体242a或导电体242b的底面。换言之，D3也可以大于0nm。由此，可以容易将被用作第一栅电极的导电体260的电场影响到槽部的侧壁附近的氧化物230b。由此，可以提高晶体管的通态电流而提高频率特性。
另外，如图1A所示，在看晶体管的沟道长度的截面时，将设置在氧化物230b的槽部的宽度设为L1。宽度L1也是导电体242a和导电体242b间的距离。另外，将设置在氧化物230b的槽部的底面中的不弯曲的区域的长度设为L2。
曲率半径R越大越好。例如，曲率半径R优选大于0nm且为宽度L1以下或深度D1以下。在曲率半径大于0nm即上述槽部的底面的端部具有曲率时，可以提高在后面工序中形成的绝缘体250及导电体260的该槽部的覆盖性。
另外，如图1B所示，在看晶体管的沟道长度的截面时，设置在氧化物230b的槽部也可以具有锥形形状。在该槽部具有锥形形状时，即使曲率半径R较小也可以提高在后面工序中形成的绝缘体250及导电体260的该槽部的覆盖性。
另外，导电体242a的与导电体242b相对的侧面及导电体242b的与导电体242a的相对侧面都可以相对于衬底面具有锥形形状。此时，导电体242a的该侧面也可以与氧化物230b的槽部的侧壁大致对齐。另外，导电体242b的该侧面也可以与氧化物230b的槽部的侧壁大致对齐。
另外，如图1C所示，在看晶体管的沟道长度的截面时，设置在氧化物230b的槽部也可以具有尖锐形状。注意，在该形状中，曲率半径为0而不能定义曲率。在上述槽部的底面的端部具有曲率的晶体管及上述槽部的底面的端部具有尖锐形状的晶体管中，在槽部的深度D1相同的情况下，与该槽部的底面的端部具有曲率的晶体管相比，槽部的底面的端部具有尖锐形状的晶体管可以进一步增长有效沟道长度。因此，可以减少短沟道效应而提供一种具有良好电特性的半导体装置。另外，可以提供一种能够实现微型化或高集成化的半导体装置。
注意，在本说明书中，无论上述槽部的底面的端部的形状如何，有时将被用作第一栅极绝缘体的绝缘体250及被用作第一栅电极的导电体260埋入于氧化物230b的槽部的结构都称为U字型结构(U-shaped structure)。另外，有时将沟道的形状因该结构而成为锯齿形状或曲线形状来确保有效沟道长度的沟道称为埋入沟道、凹陷沟道等。另外，有时将该形状称为U字型的形状。此时，在氧化物230b具有槽部的晶体管中，沟道具有U字型的形状。
以下，说明使用器件仿真器而算出的氧化物230b具有槽部的晶体管(也称为U字型结构的晶体管)的电特性。在以下说明中，为了进行比较，也对氧化物230b不具有槽部的晶体管(也称为平面型结构的晶体管)进行计算。
<U字型结构的晶体管与平面型结构的晶体管的电特性的比较>
首先，利用器件仿真器进行计算而比较U字型结构的晶体管与平面型结构的晶体管的电特性。作为晶体管的电特性，具体而言，算出晶体管的漂移电压(Vsh)、gm的最大值、S值及DIBL(Drain-Induced Barrier Lowering，漏极导致的势垒降低)。在利用器件仿真器的计算中假定的晶体管的结构与图1A所示的晶体管的结构相同。
在此使用在晶体管的漏极电流-栅极电压特性(Id-Vg特性)中，Id-Vg曲线上的倾斜度最大的点的切线与Id＝1pA的直线交叉的Vg，定义Vsh。另外，gm定义为：对于栅极电压Vg的变化量的漏极电流的变化量，即
Figure BDA0003174739510000161
注意，gm的单位是[S]。
另外，DIBL是在沟道长度减小时高漏极电压中的阈值电压降低(向负方向漂移)的现象，并是一种短沟道效应。该现象由于如下原因发生：在沟道长度减小时不能忽略漏极电场给栅极电场带来的影响，由于漏极电场而源极和漏极间的载流子的势垒容易下降。
在以下说明中，将DIBL设定为从漏极电压Vd＝0.1V时的Vsh的值减去漏极电压Vd＝1.2V时的Vsh的值来得到的值。
在本计算中，准备设置在氧化物230b中的槽部的深度D1不同的U字型结构的晶体管(晶体管1A至晶体管9A)及导电体242a和导电体242b间的距离(相当于宽度L1)不同的平面型结构的晶体管(晶体管1B至晶体管9B)。
表1示出在利用器件仿真器的计算设定的各参数的值中的晶体管1A至晶体管9A之间不同的参数的值。
[表1]
Figure BDA0003174739510000171
晶体管1A至晶体管9A的深度D1都大于0nm，所以晶体管1A至晶体管9A是U字型结构的晶体管。在晶体管1A至晶体管9A中，将上述槽部的宽度L1设为20nm且将曲率半径R设为10nm。此时，长度L2为0nm。另外，将厚度D2设为15nm。另外，在将绝缘体250的膜厚度设为5nm时，导电体260的宽度成为10nm。
另外，有效沟道长度是绝缘体250与氧化物230b的界面的长度。换言之，晶体管1A至晶体管9A的有效沟道长度从深度D1和曲率半径R算出。具体而言，晶体管1A至晶体管9A中的有效沟道长度为2(D1-R)+πR。
表2示出在利用器件仿真器的计算设定的各参数的值中的晶体管1B至晶体管9B之间不同的参数的值。
[表2]
Figure BDA0003174739510000181
在晶体管1B至晶体管9B中，将绝缘体250的膜厚度设为5nm且将导电体260的膜厚度设为15nm。另外，将厚度D2设为15nm。另外，将有效沟道长度设为绝缘体250与氧化物230b的界面的长度。换言之，晶体管1B至晶体管9B中的有效沟道长度成为长度L1。
利用器件仿真器对晶体管1A至晶体管9A及晶体管1B至晶体管9B进行计算，来算出各晶体管的电特性。作为器件仿真器使用Silvaco公司制造的器件仿真器Atlas。表3示出在通过利用器件仿真器的计算而设定的各参数值中的晶体管1A至晶体管9A及晶体管1B至晶体管9B共通的参数的值。
[表3]
Figure BDA0003174739510000201
算出漏极电压Vd＝1.2V、背栅极电压Vbg＝0.0V、源极电压Vs＝0.0V时的晶体管1A至晶体管9A及晶体管1B至晶体管9B的Id-Vg特性，来算出Vsh、gm的最大值及S值。另外，为了算出DIBL，也算出漏极电压Vd＝0.1V、背栅极电压Vbg＝0.0V、源极电压Vs＝0.0V时的Id-Vg特性。
图2A示出所算出的晶体管1A至晶体管9A及晶体管1B至晶体管9B的每一个的Vsh。在图2A中，横轴表示有效沟道长度[nm]，纵轴表示Vsh[mV]。以黑色菱形标绘出U字型结构的晶体管(晶体管1A至晶体管9A)的Vsh的值。另外，以白色三角形标绘出平面型结构的晶体管(晶体管1B至晶体管9B)的Vsh的值。
在图2A中，例如，与长度L1为31.4nm的平面型结构的晶体管(晶体管1B)的Vsh的值(＝-3244mV)相比，有效沟道长度为41.4nm以上的U字型结构的晶体管(晶体管2A至晶体管9A)的Vsh的值较大。换言之，与晶体管1B相比，长度L1为20nm的U字型结构的晶体管在深度D1设为15nm以上时可以抑制Vsh的下降。由此，在晶体管具有U字型结构时，与平面型结构相比，可以实现晶体管的微型化且抑制Vsh的下降。其他有效沟道长度也是同样的。
图2B示出所算出的晶体管1A至晶体管9A及晶体管1B至晶体管9B的每一个的gm的最大值。在图2B中，横轴表示有效沟道长度[nm]，纵轴表示gm的最大值[S]。以黑色菱形标绘出U字型结构的晶体管(晶体管1A至晶体管9A)中的gm的最大值。另外，以白色三角形标绘出平面型结构的晶体管(晶体管1B至晶体管9B)中的gm的最大值。
从图2B可知：在同一有效沟道长度的情况下，U字型结构的晶体管的gm的最大值比平面型结构的晶体管大。因此，通过作为晶体管的结构采用U字型结构，可以提高gm的值而提高通态电流。
图2C示出所算出的晶体管1A至晶体管9A及晶体管1B至晶体管9B的每一个的S值。在图2C中，横轴表示有效沟道长度[nm]，纵轴表示S值[mV/dec.]。以黑色菱形标绘出U字型结构的晶体管(晶体管1A至晶体管9A)中的S值。以白色三角形标绘出平面型结构的晶体管(晶体管1B至晶体管9B)中的S值。从与图2A所示的Vsh的结果相同的理论来看，通过采用U字型结构，与平面型结构相比更可以实现晶体管的微型化且抑制S值的增大。
图3示出所算出的晶体管1A至晶体管9A及晶体管1B至晶体管9B的每一个的DIBL。在图3中，横轴表示有效沟道长度[nm]，纵轴表示DIBL[mV]。以黑色菱形标绘出U字型结构的晶体管(晶体管1A至晶体管9A)中的DIBL。以白色三角形标绘出平面型结构的晶体管(晶体管1B至晶体管9B)中的DIBL。从与图2A所示的Vsh的结果相同的理论来看，通过采用U字型结构，与平面型结构相比更可以实现晶体管的微型化且抑制DIBL的增大。
接着，为了对有效沟道长度相同时的U字型结构的晶体管及平面型结构的晶体管的背栅极的控制性进行评价，对晶体管的Id-Vg特性的背栅极电压依赖性进行计算，来算出
Figure BDA0003174739510000221
Figure BDA0003174739510000222
是背栅极电压Vbg变化1V时的Vsh的变化量，其单位为[V/V]。换言之，
Figure BDA0003174739510000223
的绝对值越大，相对于施加到背栅极的电位的变化量的Vsh的变化量越大。由此，可以说：
Figure BDA0003174739510000224
的绝对值越大，背栅极的控制性越高。
对漏极电压1.2V、源极电压Vs＝0.0V时的晶体管1A至晶体管9A及晶体管1B至晶体管9B的Id-Vg特性的背栅极电压依赖性进行计算，来算出
Figure BDA0003174739510000225
在利用器件仿真器的计算中设定的晶体管1A至晶体管9A及晶体管1B至晶体管9B的各参数的值为表1至表3表示的值。
图4示出所算出的晶体管1A至晶体管9A及晶体管1B至晶体管9B的每一个的
Figure BDA0003174739510000231
在图4中，横轴表示有效沟道长度[nm]，纵轴表示Vbg＝0V时的
Figure BDA0003174739510000232
以黑色菱形标绘出U字型结构的晶体管(晶体管1A至晶体管9A)中的
Figure BDA0003174739510000233
的值。另外，以白色三角形标绘出平面型结构的晶体管(晶体管1B至晶体管9B)中的
Figure BDA0003174739510000234
的值。
从图4可知：关于相同有效沟道长度的
Figure BDA0003174739510000235
的绝对值，U字型结构的晶体管比平面型结构的晶体管大。如此，关于相同沟道长度的背栅极的控制性，U字型结构的晶体管比平面型结构的晶体管高。
<晶体管的电特性的槽部的深度D1的依赖性>
接着，利用使用器件仿真器的计算对晶体管的电特性的对于设置在氧化物230b中的槽部的深度D1的依赖性进行评价。具体而言，算出晶体管的Vsh、gm的最大值及S值。在利用器件仿真器的计算中假定的晶体管的结构与图1A所示的晶体管的结构相同。另外，利用器件仿真器的计算中设定的晶体管1A至晶体管10A的各参数的值是表1及表3所示的值。
将晶体管10A的深度D1设为0nm。换言之，晶体管10A是氧化物230b不设置有槽部的平面型结构的晶体管。此时，有效沟道长度与长度L1相等。另外，在绝缘体250的膜厚度设为5nm时，导电体260的膜厚度为15nm。
算出漏极电压Vd＝0.1V或1.2V、背栅极电压Vbg＝0.0V、源极电压Vs＝0.0V时的晶体管1A至晶体管10A的Id-Vg特性，来算出Vsh、gm的最大值、S值及DIBL。
图5A示出所算出的晶体管1A至晶体管10A的每一个的Vsh。在图5A中，横轴表示深度D1[nm]，纵轴表示Vsh[mV]。另外，以黑色圆圈标绘出漏极电压Vd＝0.1V时的Vsh的值。另外，以白色四角形标绘出漏极电压Vd＝1.2V时的Vsh的值。从图5A可知：深度D1的值越大，Vsh越大。由此，通过作为晶体管的结构采用U字型结构，可以抑制Vsh的下降。
图5B示出所算出的晶体管1A至晶体管10A的每一个的gm的最大值。另外，以黑色圆圈标绘出漏极电压Vd＝0.1V时的gm的最大值。另外，以白色四角形标绘出漏极电压Vd＝1.2V时的gm的最大值。在图5B中，横轴表示深度D1[nm]，纵轴表示gm的最大值[S]。
图5C示出所算出的晶体管1A至晶体管10A的每一个的S值。在图5C中，横轴表示深度D1[nm]，纵轴表示S值[mV/dec.]。另外，以黑色圆圈标绘出漏极电压Vd＝0.1V时的S值。另外，以白色四角形标绘出漏极电压Vd＝1.2V时的S值。从图5C可知：深度D1的值越大，S值越大。由此，通过作为晶体管的结构采用U字型结构，可以抑制S值的增大。
图6示出算出晶体管1A至晶体管10A的每一个的DIBL。在图6中，横轴表示深度D1[nm]，纵轴表示DIBL[mV]。从图6可知：深度D1的值越大，DIBL越小。由此，通过作为晶体管的结构采用U字型结构，可以抑制DIBL的增大。
如上所述，在U字型结构的晶体管中，即使晶体管的占有面积相同，只要扩大设置在氧化物230b的槽部的深度L1，也可以确保有效沟道长度而抑制Vsh的负向漂移、S值的增大、DIBL的增大等且减小短沟道效应。
根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种晶体管特性的不均匀少的半导体装置。另外，根据本发明的一个方式可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。
如此，本实施方式所示的结构和方法等可以与其他实施方式及实施例等所示的结构和方法等适当地组合而实施。
(实施方式2)
在本实施方式中，对包括根据本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。注意，在本实施方式所示的晶体管200中，对具有与上述实施方式所示的晶体管的构成要素相同的功能的构成要素附加同一附图标记。
<半导体装置的结构例子2>
图7A至图7D是包括晶体管200的半导体装置的俯视图及截面图。图7A是该半导体装置的俯视图。另外，图7B至图7D是该半导体装置的截面图。在此，图7B是沿着图7A中的点划线A1-A2所示的部位的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。另外，图7C示出沿着图7A中的点划线A3-A4所示的部位的截面图，该截面图相当于晶体管200的沟道宽度方向的截面图。图7D是沿着图7A中的点划线A5-A6的部分的截面图。在图7A的俯视图中，为了明确起见，省略一部分构成要素。
本发明的一个方式的半导体装置包括：衬底(未图示)上的绝缘体211、绝缘体211上的绝缘体212、绝缘体212上的绝缘体214、绝缘体214上的晶体管200、晶体管200上的绝缘体280、绝缘体280上的绝缘体282、绝缘体282上的绝缘体283及绝缘体283上的绝缘体284。绝缘体211、绝缘体212、绝缘体214、绝缘体280、绝缘体282、绝缘体283及绝缘体284被用作层间膜。另外，该半导体装置还包括与晶体管200电连接且被用作插头的导电体240(导电体240a及导电体240b)。此外，还包括与被用作插头的导电体240的侧面接触的绝缘体241(绝缘体241a及绝缘体241b)。另外，在绝缘体284上及导电体240上设置与导电体240电连接且被用作布线的导电体246(导电体246a及导电体246b)。另外，导电体246上及绝缘体284上设置绝缘体286。
以与绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体283及绝缘体284的开口的内壁接触的方式设置绝缘体241a，以与绝缘体241a的侧面接触的方式设置导电体240a的第一导电体，其内侧设置导电体240a的第二导电体。另外，以与绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体283及绝缘体284的各开口的内壁接触的方式设置绝缘体241b，以与绝缘体241b的侧面接触的方式设置导电体240b的第一导电体，并其内侧设置导电体240b的第二导电体。在此，导电体240的顶面的高度与重叠于导电体246的区域的绝缘体284的顶面的高度可以大致对齐。另外，在晶体管200中，层叠有导电体240的第一导电体与导电体240的第二导电体，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区别。
[晶体管200]
如图7A至图7D所示，晶体管200包括：绝缘体214上的绝缘体216；以绝缘体214或绝缘体216中埋入的方式配置的导电体205(导电体205a及导电体205b)；绝缘体216上及导电体205上的绝缘体222；绝缘体222上的绝缘体224；绝缘体224上的氧化物230a；氧化物230a上的氧化物230b；氧化物230b上的氧化物243(氧化物243a及氧化物243b)及氧化物230c；氧化物243a上的导电体242a；氧化物243b上的导电体242b；氧化物230c上的绝缘体250；位于绝缘体250上并重叠于氧化物230c的一部分的导电体260(导电体260a及导电体260b)；接触于绝缘体224的顶面的一部分、氧化物230a的侧面的一部分、氧化物230b的侧面的一部分、氧化物243的侧面的一部分、导电体242a的侧面、导电体242a的顶面、导电体242b的侧面及导电体242b的顶面的绝缘体272；绝缘体272上的绝缘体273。另外，氧化物230c接触于导电体242a的侧面和导电体242b的侧面。在此，如图7B所示，导电体260的顶面以与绝缘体250的顶面及氧化物230c的顶面大致对齐的方式配置。另外，绝缘体282与导电体260、绝缘体250、氧化物230c及绝缘体280的每一个的顶面接触。
在绝缘体280、绝缘体273及绝缘体272中设置到达氧化物230b的开口。在该开口内配置有氧化物230c、绝缘体250及导电体260。另外，在晶体管200的沟道长度方向上，在导电体242a和导电体242b间设置有导电体260、绝缘体250及氧化物230c。绝缘体250包括与导电体260的侧面重叠的区域及与导电体260的底面重叠的区域。另外，在与氧化物230b重叠的区域中，氧化物230c包括与氧化物230b接触的区域、隔着绝缘体250与导电体260的侧面重叠的区域、隔着绝缘体250与导电体260的底面重叠的区域。
在看晶体管200的沟道长度的截面时，在氧化物230b中设置槽部，在该槽部中埋入有氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)。此时，氧化物230c以覆盖该槽部的内壁(侧壁及底面)的方式配置，绝缘体250以隔着氧化物230c覆盖该槽部的内壁的方式配置，导电体260以隔着氧化物230c及绝缘体250填充该槽部的方式配置。另外，在看晶体管200的沟道长度的截面时，该槽部的侧壁与上述开口的侧壁大致对齐。
注意，在上述槽部中，有时在对导电体242a及导电体242b进行加工，具体的是进行蚀刻时，氧化物230b的顶部略微被去除。然而，在本发明的一个方式中，为了增长有效沟道长度，将设置在导电体242a及导电体242b上的绝缘体用作掩模，加工氧化物230b而形成槽部。槽部的深度D1例如优选大于导电体242a及导电体242b的厚度(膜厚度)或绝缘体250的厚度(膜厚度)。典型的是，槽部的深度D1为5nm以上且50nm以下，优选为10nm以上且30nm以下。注意，槽部的深度D1取决于导电体242a及导电体242b的厚度或者绝缘体250的厚度、导电体242a与导电体242b间的距离等，所以不局限于上述数值。
另外，氧化物230c具有向下方突出的形状。尤其在上述槽部的底面的端部具有曲率时，氧化物230c具有向下方突出的形状。
另外，如图7B所示，在看晶体管200的沟道长度的截面时，氧化物230b具有凹状的弯曲形状。另一方面，如图7C所示，在看晶体管200的沟道宽度的截面时，氧化物230b具有凸状的弯曲形状。换言之，也可以说与氧化物230c接触的区域及其附近的区域的氧化物230b具有像鞍子那样的形状。注意，为了简化起见，有时氧化物230b的槽部是指氧化物230b的该区域。
另外，如图7C所示，在看晶体管200的沟道宽度的截面时，优选在氧化物230b的侧面与氧化物230b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部优选弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体242重叠的区域的氧化物230b的膜厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以抑制电场在该侧面与该顶面间集中而抑制晶体管特性变动。另外，也可以防止不具有上述弯曲面的区域的长度减小而抑制晶体管200的通态电流、迁移率的下降。由此，可以提供一种具有良好电特性的半导体装置。
此外，优选在晶体管200中将被用作半导体的金属氧化物(以下也称为氧化物半导体)用于包含沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
另外，被用作半导体的金属氧化物的带隙优选为2eV以上，更优选为2.5eV以上。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
由于将金属氧化物用于沟道形成区域的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种低功耗的半导体装置。此外，金属氧化物可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
例如，作为氧化物230优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。作为氧化物230，也可以使用In-Ga氧化物、In-Zn氧化物。
另外，氧化物230优选包括配置在绝缘体224上的氧化物230a、配置在氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的槽部接触的氧化物230c。当在氧化物230b之下设置有氧化物230a时，可以防止杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b之上设置有氧化物230c时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
在晶体管200中，氧化物230具有层叠有氧化物230a、氧化物230b及氧化物230c的三层结构，但是本发明不局限于此。例如，可以采用氧化物230b的单层结构、氧化物230a与氧化物230b的两层结构、氧化物230b与氧化物230c的两层结构或四层以上的叠层结构，或者氧化物230a、氧化物230b、氧化物230c也可以各自具有叠层结构。
另外，氧化物230a与氧化物230b、氧化物230b与氧化物230c优选除了氧以外还包含共同元素作为主要成分。因此，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射给载流子传导带来的影响减少，从而晶体管200可以得到大通态电流及高频率特性。
氧化物230优选具有化学组成互不相同的氧化物的叠层结构。具体而言，用于氧化物230a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的元素相对于M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的元素相对于M的In的原子个数比。氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
在要增大晶体管200的通态电流时作为氧化物230优选使用In-Zn氧化物。在作为氧化物230使用In-Zn氧化物时，例如可以举出如下结构：氧化物230a使用In-Zn氧化物且氧化物230b及氧化物230c使用In-M-Zn氧化物的叠层结构；或者氧化物230a使用In-M-Zn氧化物且氧化物230b和氧化物230c中的任一个使用In-Zn氧化物的叠层结构等。
另外，氧化物230b及氧化物230c优选具有结晶性。例如，优选使用后面说明的CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。因此，即使进行加热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。
另外，作为氧化物230c优选使用CAAC-OS，氧化物230c所包含的结晶的c轴优选沿大致垂直于氧化物230c的被形成面或顶面的方向取向。CAAC-OS具有容易使氧在与c轴垂直方向上移动的性质。由此，可以将氧化物230c所包含的氧高效地供应到氧化物230b。
优选的是，氧化物230a及氧化物230c的导带底比氧化物230b的导带底更接近于真空能级。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。在此情况下，氧化物230c优选使用可以用于氧化物230a的金属氧化物。此时，载流子的主要路径为氧化物230b。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b、以及氧化物230b与氧化物230c除了包含氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
具体而言，作为氧化物230a使用In：Ga：Zn＝1：3：4[原子个数比]或其附近的组成或者In：Ga：Zn＝1：1：0.5[原子个数比]或其附近的组成的金属氧化物，即可。
另外，作为氧化物230b使用In：Ga：Zn＝1：1：1[原子个数比]或其附近的组成或者In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成的金属氧化物，即可。或者，作为氧化物230b使用In：Ga：Zn＝5：1：3[原子个数比]或其附近的组成或者In：Ga：Zn＝10：1：3[原子个数比]或其附近的组成的金属氧化物，即可。或者，作为氧化物230b使用In-Zn氧化物(例如In：Zn＝2：1[原子个数比]或其附近的组成、In：Zn＝5：1[原子个数比]或其附近的组成或者In：Zn＝10：1[原子个数比]或其附近的组成的金属氧化物，即可。另外，作为氧化物230b也可以使用铟氧化物。
另外，作为氧化物230c使用In：Ga：Zn＝1：3：4[原子个数比]或其附近的组成、Ga：Zn＝2：1[原子个数比]或其附近的组成或者Ga：Zn＝2：5[原子个数比]或其附近的组成的金属氧化物，即可。另外，氧化物230c也可以使用可用于氧化物230b的材料的单层或叠层。
另外，作为氧化物230b、氧化物230c通过提高膜中的铟的比率而可以提高晶体管的通态电流或电场效应迁移率等，所以是优选的。另外，上述的附近组成包括所希望的原子个数比的±30％的范围。
注意，在金属氧化物通过溅射法形成时，上述原子个数比不局限于所形成的金属氧化物的原子个数比，也可以为在形成金属氧化物时使用的溅射靶材的原子个数比。
通过作为氧化物230a、氧化物230c采用上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射给载流子传导带来的影响减少，从而晶体管200可以得到大通态电流及高频率特性。
绝缘体211、绝缘体212、绝缘体214、绝缘体272、绝缘体273、绝缘体282、绝缘体283、绝缘体284及绝缘体286优选被用作抑制水、氢等杂质从衬底一侧或晶体管200的上方扩散到晶体管200的阻挡绝缘膜。因此，绝缘体211、绝缘体212、绝缘体214、绝缘体272、绝缘体273、绝缘体282、绝缘体283、绝缘体284及绝缘体286优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。或者，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体211、绝缘体212、绝缘体283及绝缘体284使用氮化硅等，作为绝缘体214、绝缘体272、绝缘体273及绝缘体282使用氧化铝等。因此，可以抑制水、氢等杂质通过绝缘体211、绝缘体212及绝缘体214从衬底一侧向晶体管200一侧扩散。另外，可以抑制包含在绝缘体224等中的氧通过绝缘体211、绝缘体212及绝缘体214向衬底一侧扩散。另外，可以抑制水、氢等杂质从设置在绝缘体273的上方的绝缘体280、导电体246等通过绝缘体272及绝缘体273向晶体管200一侧扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体211、绝缘体212、绝缘体214、绝缘体272、绝缘体273、绝缘体282、绝缘体283及绝缘体284围绕晶体管200的结构。
另外，有时优选降低绝缘体211、绝缘体284、绝缘体286的电阻率。例如，通过将绝缘体211、绝缘体284、绝缘体286的电阻率设定为1×1013Ωcm左右，有时在半导体装置制造工序中使用等离子体等的处理中，绝缘体211、绝缘体284、绝缘体286可以缓和导电体205、导电体242、导电体260或导电体246的电荷积聚。绝缘体211、绝缘体284、绝缘体286的电阻率优选为1×1010Ωcm以上且1×1015Ωcm以下。
在绝缘体212及绝缘体284使用不包含氢原子或者氢原子含量少的化合物气体且通过化学气相沉积(CVD：Chemical Vapor Deposition)法形成时，并不需要设置绝缘体211及绝缘体284。
此外，绝缘体216及绝缘体280的介电常数优选比绝缘体214低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以填埋于绝缘体214或绝缘体216中的方式设置。
此外，如图7A所示，导电体205优选比氧化物230中不与导电体242a及导电体242b重叠的区域大。尤其是，如图7C所示，导电体205优选延伸到与沟道宽度方向交叉的氧化物230的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230的沟道形成区域。在本说明书中，将由第一栅电极及第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。另外，在本说明书等中，S-channel结构具有如下特征：与沟道形成区域同样，与被用作源电极及漏电极的导电体242a及导电体242b接触的氧化物230的侧面及其周边为I型。另外，由于接触于绝缘体280，所以导电体242a及导电体242b接触的氧化物230的侧面及周边有可能与沟道形成区域同样地成为I型。在本说明书等中，可以视为I型与后面说明的高纯度本征相同。另外，在本说明书等中所公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以提高对短沟道效应的耐性，换言之可以实现不容易发生短沟道效应的晶体管。
此外，如图7C所示，将导电体205延伸来用作布线。但是，本发明不局限于此，也可以在导电体205下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体205。例如，在多个晶体管中可以共同使用导电体205。
另外，在晶体管200中，导电体205层叠有导电体205a与导电体205b，但是本发明不局限于此。例如，导电体205也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区别。
在此，作为导电体205a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体205a使用具有抑制氧扩散的功能的导电材料，可以抑制导电体205b被氧化而导电率降低。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。因此，导电体205a可以具有上述导电材料的单层或叠层结构。例如，导电体205a可以具有钽、氮化钽、钌或氧化钌与钛或氮化钛的叠层结构。
作为导电体205b，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，导电体205b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体222及绝缘体224被用作栅极绝缘体。
绝缘体222优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。另外，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。例如，绝缘体222优选具有与绝缘体224相比抑制氢和氧中的一个或两个的扩散的功能。
绝缘体222优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230向衬底一侧释放或氢等杂质从晶体管200的周围部扩散到氧化物230的层。因此，通过设置绝缘体222，可以抑制氢等杂质扩散到晶体管200内侧，从而可以抑制在氧化物230中产生氧空位。另外，可以抑制导电体205与绝缘体224或氧化物230所包含的氧起反应。
另外，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。或者，也可以对上述绝缘体进行氮化处理。另外，作为绝缘体222可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。例如，在绝缘体222具有叠层结构时，可以采用如下结构：依次层叠有氧化锆、氧化铝、氧化锆的三层叠层结构；依次层叠有氧化锆、氧化铝、氧化锆、氧化铝的四层结构；等。另外，作为绝缘体222也可以使用包含铪、锆的化合物等。随着半导体装置的微型化及高集成化，因为用于栅极绝缘体及电容器的介电质薄膜化，所以有时发生晶体管或电容器的泄漏电流等的问题。通过作为被用作栅极绝缘体及电容器的介电质使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。
在此，在与氧化物230接触的绝缘体224中，优选通过加热使氧脱离。例如，作为绝缘体224适当地使用氧化硅、氧氮化硅等，即可。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224优选使用通过加热使一部分氧脱离的氧化物材料，即具有过剩氧区域的绝缘体材料。通过加热使氧脱离的氧化膜是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧分子的氧的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
另外，也可以以彼此接触的方式对上述具有过剩氧区域的绝缘体和氧化物230进行加热处理、微波处理和RF处理中的任一个或多个处理。通过进行该处理，可以去除氧化物230中的水或氢。例如，在氧化物230中，发生氢进入氧空位而成的缺陷(VOH)的键合被切断的反应，换言之发生“VOH→VO+H”的反应，来实现脱氢化。在此产生的一部分氢有时键合于氧而作为H2O从氧化物230或氧化物230附近的绝缘体去除。另外，一部分氢有时扩散到导电体242或被导电体242俘获(也称为吸杂)。
例如，上述微波处理优选使用具有产生高密度等离子体的电源的装置或者具有对衬底一侧施加RF的电源的装置。例如，通过使用包含氧的气体并使用高密度等离子体，可以生成高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧自由基高效地引入氧化物230或氧化物230附近的绝缘体中。另外，上述微波处理的压力设定为133Pa以上，优选为200Pa以上、更优选为400Pa以上即可。另外，作为对进行微波处理的装置内引入的气体例如使用氧及氩，并且以50％以下，优选为以10％以上且30％以下的氧流量比(O2/(O2+Ar))进行微波处理。
另外，在晶体管200的制造工程中，加热处理优选在氧化物230的表面露出的状态下进行。例如，该加热处理优选在100℃以上且450℃以下、更优选在350℃以上且400℃以下进行。加热处理在氮气体或惰性气体的气氛下或者在包含10ppm以上、1％以上或10％以上的氧化气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，可以通过对氧化物230供应氧而减少氧空位。另外，加热处理也可以在减压状态下进行。或者，加热处理也可以在氮气体或惰性气体的气氛下进行加热处理之后，在包含10ppm以上、1％以上或10％以上的氧化气体的气氛下进行，以便填补所脱离的氧。或者，在包含10ppm以上、1％以上或10％以上的氧化气体的气氛下进行加热处理之后，在氮气体或惰性气体的气氛下连续进行加热处理。
通过对氧化物230进行加氧化处理，可以使所供应的氧填补氧化物230中的氧空位，换言之可以促进“VO+O→null”的反应。再者，在所供应的氧与留在氧化物230中的氢起反应时，可以去除该氢作为H2O。由此，可以抑制留在氧化物230中的氢与氧空位再结合而形成VOH。
此外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
导电体242(导电体242a及导电体242b)设置在氧化物230b上。导电体242a及导电体242b分别用作晶体管200的源电极或漏电极。
作为导电体242(导电体242a及导电体242b)，例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选使用包含钽的氮化物。另外，例如，也可以使用氧化钌、氮化钌、包含锶及钌的氧化物、包含镧及镍的氧化物等。这样材料是不容易氧化的导电材料或者吸收氧也保持导电性的材料，所以是优选的。
另外，有时在导电体242的侧面和导电体242的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部有时弯曲。例如，在该弯曲面在导电体242的端部具有3nm以上且10nm以下，更优选为5nm以上且6nm以下的曲率半径。通过使端部不具有角，可以提高后面的形成工序中的膜的覆盖性。
氧化物243(氧化物243a及氧化物243b)优选具有抑制氧透过的功能。通过在被用作源电极或漏电极的导电体242与氧化物230b之间配置具有抑制氧的透过的功能的氧化物243，导电体242与氧化物230b之间的电阻下降，所以是优选的。通过采用上述结构，可以提高晶体管200的电特性及晶体管200的可靠性。
作为氧化物243，也可以使用包含元素M的金属氧化物。尤其是，作为元素M优选使用铝、镓、钇或锡。氧化物243的元素M的浓度优选高于氧化物230b。另外，作为氧化物243也可以使用氧化镓。另外，作为氧化物243也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，氧化物243的膜厚度优选为0.5nm以上且5nm以下、更优选为1nm以上且3nm以下、进一步优选为1nm以上且2nm以下。另外，氧化物243优选具有结晶性。在氧化物243具有结晶性时，可以适当地抑制氧化物230中的氧释放。例如，在作为氧化物243使用六方晶等的结晶结构时，有时可以抑制氧化物230中的氧释放。
绝缘体272以与导电体242的顶面接触的方式配置并优选被用作阻挡层。通过采用该结构，可以抑制绝缘体280所包含的过剩氧被导电体242吸收。另外，通过抑制导电体242的氧化，可以抑制晶体管200与布线的接触电阻增加。由此，可以对晶体管200赋予良好的电特性及可靠性。
因此，绝缘体272优选具有抑制氧扩散的功能。例如，绝缘体272优选具有与绝缘体280相比进一步抑制氧的扩散的功能。作为绝缘体272例如优选形成包含铝和铪中的一个或两个的氧化物的绝缘体。另外，作为绝缘体272例如优选使用包含氮化铝的绝缘体。
另外，有时可以在形成绝缘体272时对绝缘体224供应氧。绝缘体224由绝缘体272及绝缘体273密封，所以可以抑制供应到绝缘体224的氧向外部扩散而且高效地供应到氧化物230。另外，有时绝缘体224中的氢被绝缘体273吸收，所以是优选的。
另外，也可以不设置绝缘体272及绝缘体273而在导电体242的顶面与绝缘体280之间设置被用作阻挡层的绝缘体。通过采用该结构，可以抑制绝缘体280所包含的过剩氧被导电体242吸收。另外，通过抑制导电体242的氧化，可以抑制晶体管200与布线的接触电阻增加。由此，可以对晶体管200赋予良好的电特性及可靠性。
因此，上述绝缘体优选具有抑制氧扩散的功能。例如，上述绝缘体优选具有与绝缘体280相比抑制氧的扩散的功能。
因此，上述绝缘体优选形成包含铝和铪中的一个或两个的氧化物的绝缘体。尤其是，优选使用原子层沉积(ALD：Atomic Layer Deposition)法形成氧化铝。通过利用ALD法，可以形成裂缝或针孔等缺陷少或具有均匀厚度的致密的膜。例如，上述绝缘体优选使用包含氮化铝的绝缘体。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的至少一部分接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
绝缘体250与绝缘体224同样地优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的至少一部分接触的方式设置通过加热释放氧的绝缘体，可以有效地对氧化物230b的沟道形成区域供应氧而减少氧化物230b中的沟道形成区域的氧空位。由此，可以抑制电特性变动而实现具有稳定的电特性且可靠性得到提高的晶体管。与绝缘体224同样，优选降低绝缘体250中的水、氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
虽然在图7B中绝缘体250为单层，但是也可以具有两层以上的叠层结构。在绝缘体250具有两层的叠层结构时，优选的是，绝缘体250的下层使用通过加热释放氧的绝缘体形成，并且绝缘体250的上层使用具有抑制氧的扩散的功能的绝缘体形成。通过具有上述结构，可以抑制包含在绝缘体250的下层的氧扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量减少。另外，可以抑制包含在绝缘体250的下层的氧所导致的导电体260的氧化。例如，绝缘体250的下层可以使用可用于上述绝缘体250的材料形成，并且绝缘体250的上层可以使用与绝缘体222相同的材料形成。
注意，在作为绝缘体250的下层使用氧化硅或氧氮化硅等的情况下，作为绝缘体250的上层可以使用相对介电常数高的high-k材料的绝缘材料。通过使栅极绝缘体具有绝缘体250的下层与绝缘体250的上层的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，作为绝缘体250的上层可以使用选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、镁等中的一种或两种以上的金属氧化物或者可用于氧化物230的金属氧化物。尤其是，优选使用包含铝和铪的一个或两个的氧化物的绝缘体。
此外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，从绝缘体250扩散到导电体260的氧被抑制。换言之，可以抑制供应到氧化物230的氧量减少。另外，可以抑制因绝缘体250中的氧导致的导电体260的氧化。
注意，上述金属氧化物优选具有第一栅电极的一部分的功能。例如，可以将可用于氧化物230的金属氧化物作为上述金属氧化物使用。在此情况下，通过利用溅射法形成导电体260a，可以降低上述金属氧化物的电阻率而使其成为导电体。上述导电体可以称为OC(Oxide Conductor)电极。
通过设置上述金属氧化物，可以提高晶体管200的通态电流，而无需减少来自导电体260的电场的影响。另外，通过利用绝缘体250及上述金属氧化物的物理厚度保持导电体260与氧化物230之间的距离，可以抑制导电体260与氧化物230之间的泄漏电流。另外，通过设置绝缘体250及上述金属氧化物的叠层结构，可以容易调节导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
导电体260被用作晶体管200的第一栅电极。导电体260优选包括导电体260a以及配置在导电体260a上的导电体260b。例如，优选以包围导电体260b的底面及侧面的方式配置导电体260a。另外，如图7B所示，导电体260的顶面与绝缘体250的顶面及氧化物230c的顶面大致对齐。虽然在图7B中导电体260具有导电体260a与导电体260b的两层结构，但是也可以采用单层结构或三层以上的叠层结构。
在此，作为导电体260a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。
另外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，导电体260b可以使用钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层结构。
另外，在晶体管200中，以填埋形成于绝缘体280等的开口的方式自对准地形成被用作栅电极的导电体260。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需对准并确实地配置导电体260。
另外，如图7C所示，在晶体管200的沟道宽度方向上，导电体260中的不与氧化物230b重叠的区域的底面优选低于氧化物230b的底面。在被用作栅电极的导电体260隔着绝缘体250等覆盖氧化物230b的沟道形成区域的侧面及顶面时，可以将导电体260的电场容易作用于氧化物230b的沟道形成区域整体。因此，可以增大晶体管200的通态电流而提高频率特性。以绝缘体222的底面为基准时的氧化物230a及氧化物230b不与导电体260重叠的区域中的导电体260的底面的高度和氧化物230b的底面的高度之差为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
绝缘体280设置在绝缘体273上。另外，绝缘体280的顶面也可以被平坦化。
被用作层间膜的绝缘体280的介电常数优选为低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体280例如优选使用与绝缘体216相同的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
另外，优选降低绝缘体280中的水、氢等杂质的浓度。另外，优选的是，绝缘体280的氢浓度低且具有过剩氧区域或过剩氧。例如，绝缘体280可以使用与绝缘体216相同的材料形成。另外，绝缘体280也可以具有层叠有上述材料的结构，例如可以为通过溅射法形成的氧化硅与在其上方层叠的通过CVD法形成的氧氮化硅的叠层结构。另外，也可以在其上方还层叠氮化硅。
绝缘体282或绝缘体283优选被用作抑制水、氢等杂质从上方扩散到绝缘体280的阻挡绝缘膜。另外，绝缘体282或绝缘体283优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体282及绝缘体283，例如使用氧化铝、氮化硅或氮氧化硅等绝缘体，即可。例如，作为绝缘体282使用对氧具有高阻挡性的氧化铝，并且作为绝缘体283使用对氢具有高阻挡性的氮化硅即可。
作为导电体240a及导电体240b，优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。
当作为导电体240采用叠层结构时，作为与绝缘体284、绝缘体283、绝缘体282、绝缘体280、绝缘体273及绝缘体272接触的导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被导电体240a及导电体240b吸收。此外，可以防止包含在绝缘体284的上方的层的水、氢等杂质通过导电体240a及导电体240b混入氧化物230。
作为绝缘体241a及绝缘体241b，例如使用氮化硅、氧化铝或氮氧化硅等绝缘体，即可。因为绝缘体241a及绝缘体241b与绝缘体273及绝缘体272接触地设置，所以可以抑制包含在绝缘体280等中的水、氢等杂质经过导电体240a及导电体240b混入氧化物230。尤其是，氮化硅对氢具有高阻挡性，所以是优选的。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。
可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体246(导电体246a及导电体246b)。导电体246优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛或氮化钛与上述导电材料的叠层结构。此外，该导电体也可以以嵌入绝缘体的开口中的方式形成。
绝缘体286设置在导电体246上及绝缘体284上。由此，导电体246的顶面及导电体246的侧面与绝缘体286接触，导电体246的底面与绝缘体284接触。换言之，导电体246可以具有由绝缘体284及绝缘体286围绕的结构。通过采用这样结构，可以抑制氧从外部透过而防止导电体246氧化。另外，可以防止水、氢等杂质从导电体246扩散到外部，所以是优选的。
〈半导体装置的构成材料〉
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有组件的衬底。作为设置在衬底上的组件，可以举出电容器、电阻器、开关组件、发光组件、存储组件等。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用金属氧化物的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮氧化硅或氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
《导电体》
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外部的绝缘体等进入的氢。
《金属氧化物》
作为氧化物230，优选使用被用作半导体的金属氧化物(氧化物半导体)。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystallineoxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也难以观察明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。确认到明确的晶界(grain boundary)的结晶结构被称为所谓多结晶(polycrystal)。晶界主要为再结合，载流子被俘获而晶体管的通态电流下降或电场效应迁移率下降的可能性提高。因此，观察不到明确的晶界的CAAC-OS是在晶体管的半导体层具有适当的结晶结构的结晶性氧化物之一种。为了构成CAAC-OS，优选采用包含Zn的结构。例如，In-Zn氧化物及In-Ga-Zn氧化物与In氧化物相比抑制晶界的发生，所以是优选的。
此外，CAAC-OS趋向于具有层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)的层状结晶结构(也称为层状结构)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
另外，在包含铟、镓和锌的金属氧化物的一种的In-Ga-Zn氧化物(以下，IGZO)是上述纳米晶时可能具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
另外，除了上述氧化物半导体以外也可以使用CAC(Cloud-Aligned Composite)-OS。
CAC-OS在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS具有开关功能(开启/关闭的功能)。通过在CAC-OS中使各功能分离，可以最大限度地提高各功能。
另外，CAC-OS包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
在CAC-OS中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS由具有不同带隙的成分构成。例如，CAC-OS由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS用于晶体管的沟道形成区域时，在晶体管的开启状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS称为基质复合材料(matrix composite)或金属基质复合材料(metal matrix composite)。
另外，在着眼于结晶结构时，氧化物半导体的分类方式有时与上述不同。在此，使用图8A说明氧化物半导体中的结晶结构的分类。图8A是说明氧化物半导体，典型的是IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图8A所示，IGZO大致分为Amorphous、Crystalline以及Crystal。另外，Amorphous包括completely amorphous。另外，Crystalline包括CAAC、nc及CAC。另外，Crystal包括single crystal及poly crystal。
图8A所示的粗框以内的结构是属于New crystalline phase的结构。该结构位于Amorphous与Crystal间的边界区域。换言之，Crystalline与在能量上不稳定的Amorphous可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)光谱对膜或衬底的结晶结构进行评价。在此，图8B及图8C示出石英玻璃及具有分为Crystalline的结晶结构的IGZO(也称为Crystalline IGZO)的XRD光谱。在图8B及图8C中，横轴为2θ[deg.]，纵轴为Intensity[a.u.]。图8B示出石英玻璃的XRD光谱，图8C示出Crystalline IGZO的XRD光谱。图8C所示的Crystalline IGZO具有In：Ga：Zn＝4：2：3[原子个数比]的组成。另外，图8C所示的Crystalline IGZO的厚度为500nm。
如图8B的箭头所示，石英玻璃的XRD光谱的峰大致为左右对称。另一方面，如图8C的箭头所示，Crystalline IGZO的XRD光谱的峰不是左右对称。XRD光谱的峰为左右非对称明示出结晶的存在。换言之，在XRD光谱的峰不是左右对称时不能说是Amorphous。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
当在氧化物半导体中混入杂质时，有时产生缺陷能级或氧空位。因此，当在氧化物半导体的沟道形成区域中混入杂质时，有时使用氧化物半导体的晶体管的电特性容易变化而可靠性降低。另外，当沟道形成区域具有氧空位时，晶体管容易具有常开启特性(不对栅电极施加电压也存在有沟道而电流流过晶体管的特性)。
使用金属氧化物的晶体管的电特性因金属氧化物中的杂质及氧空位而变化且容易具有常开启特性。另外，当在金属氧化物包含超过适当值的过剩氧的状态下驱动该晶体管时，有时过剩的氧原子的化合价变化而该晶体管的电特性变化，由此可靠性降低。
因此，在晶体管中作为沟道形成区域优选使用载流子浓度低的金属氧化物。在降低金属氧化物的载流子浓度的情况下，降低金属氧化物中的杂质浓度而降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。注意，在本说明书等中，将沟道形成区域的金属氧化物的载流子浓度为1×1016cm-3以下的情况定义为高纯度本征。
另外，沟道形成区域的金属氧化物的载流子浓度优选为1×1018cm-3以下，更优选为1×1017cm-3以下，进一步优选为1×1016cm-3以下，更进一步优选小于1×1013cm-3，尤其优选小于1×1012cm-3。注意，沟道形成区域的金属氧化物的载流子浓度的下限值没有特别的限制，例如可以为1×10-9cm-3。
作为金属氧化物中的杂质例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。尤其是，包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时在金属氧化物中形成氧空位。另外，在金属氧化物半导体中的沟道形成区域包含氧空位的情况下，晶体管有时具有常开启特性。再者，在氢进入金属氧化物中的氧空位时，有时氢键合于氧空位而形成VOH。氢进入氧空位的缺陷(VOH)用作供体，有时生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量氢的金属氧化物的晶体管容易具有常开启特性。另外，金属氧化物中的氢因热、电场等应力而容易变化，所以在金属氧化物包含多量氢时，有可能晶体管的可靠性降低。
在本发明的一个方式中，优选尽量减少氧化物230中的VOH而使氧化物230成为高纯度本征或实质上高纯度本征。如此，为了获得充分降低VOH的金属氧化物，去除金属氧化物中的水分、氢等杂质(有时记为脱水、脱氢化处理)以及将氧供应到金属氧化物而填补氧空位(有时记载为过氧化处理)是重要的。通过将VOH等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
氢进入氧空位的缺陷(VOH)会被用作金属氧化物的供体。然而，难以对该缺陷定量地进行评价。于是，在金属氧化物中，有时不是使用供体浓度而是使用载流子浓度进行评价。因此，在本说明书等中，作为金属氧化物的参数，有时使用设想不施加电场的状态的载流子浓度，而不使用供体浓度。换言之，有时可以将本说明书等中所记载的“载流子浓度”换成为“供体浓度”。另外，可以将本说明书等所记载的“载流子浓度”换成为“载流子密度”。
由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
另外，上述缺陷能级有时包括陷阱态。另外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区域的晶体管的电特性有时不稳定。
另外，在氧化物半导体的沟道形成区域包含杂质时，有时沟道形成区域的结晶性降低。另外，有时以与沟道形成区域接触的方式设置的氧化物的结晶性降低。在沟道形成区域的结晶性低时，有晶体管的稳定性或可靠性降低的倾向。另外，在以与沟道形成区域接触的方式设置的氧化物的结晶性低时，有时形成界面能级而降低晶体管的稳定性或可靠性。
因此，为了提高晶体管的稳定性或可靠性，降低氧化物半导体的沟道形成区域及其附近的杂质浓度是有效的。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
具体而言，在该氧化物半导体的沟道形成区域及其附近，通过SIMS测得的上述杂质的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。或者，在该氧化物半导体的沟道形成区域及其附近，将通过使用能量分散型X射线分析法(EDX：EnergyDispersive X-ray spectroscopy)的元素分析测得的上述杂质的浓度设定为1.0atomic％以下。另外，在作为该氧化物半导体使用包含元素M的氧化物时，在该氧化物半导体的沟道形成区域及其附近，相对于元素M的上述杂质的浓度比设定为小于0.10，优选设定为小于0.05。在此，在算出上述浓度比时使用的元素M的浓度既可以为与上述杂质的浓度算出的区域相同的区域的浓度，又可以为该氧化物半导体中的浓度。
此外，因为杂质浓度降低的金属氧化物的缺陷态密度低，所以陷阱态密度有时也变低。
此外，在使用氧化物半导体的晶体管中，在氧化物半导体中的沟道形成区域存在杂质及氧空位时，有时该氧化物半导体被低电阻化。另外，有时电特性容易变化而可靠性降低。
例如，硅的与氧的键合能量大于铟及锌的与氧的键合能量。例如，在作为氧化物半导体使用In-M-Zn氧化物时，在硅混入该氧化物半导体的情况下，该氧化物半导体所包含的氧被硅夺取，有时在铟或锌附近形成氧空位。
在将氧化物半导体用于沟道形成区域的晶体管中，在沟道形成区域形成有低电阻区域时，在该低电阻区域中容易产生晶体管的源电极与漏电极间的泄漏电流(寄生沟道)。另外，因该寄生沟道而容易发生晶体管的特性不良，诸如常开启化、泄漏电流的增大、起因于应力施加的阈值电压的变动(漂移)等。另外，在晶体管的加工精度低时，各晶体管的该寄生沟道不均匀，因此晶体管特性产生偏差。
因此，在氧化物半导体的沟道形成区域及其附近，上述杂质及氧空位优选尽量降低。
《其他半导体材料》
可用于氧化物230的半导体材料不局限于上述金属氧化物。作为氧化物230也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，优选将硅等单个元素的半导体、砷化镓等化合物半导体、用作半导体的层状物质(也称为原子层物质、二维材料等。)等用于半导体材料。尤其是，优选将用作半导体的层状物质用于半导体材料。
在此，在本说明书等中，层状物质是具有层状的结晶结构的材料群的总称。层状的结晶结构是由共价键或离子键等形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质的每单位层内的导电性高，即二维导电性高。通过将用作半导体且二维导电性高的材料用于沟道形成区域，可以提供一种通态电流的大的晶体管。
作为层状物质，有石墨烯、硅烯(Silicene)、硫化物等。硫化物是包含硫的化合物。另外，硫是属于第16族的元素的总称，其中有氧、硫、硒、碲、钋、鉝。另外，作为硫化物，可以举出过渡金属硫族化合物、第13族硫族化合物等。
作为氧化物230，例如优选使用用作半导体的过渡金属硫族化合物。具体而言，作为能够用于氧化物230的过渡金属硫族化合物，可以举出：硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、钼碲(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、钨碲(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
<半导体装置的制造方法>
接着，使用图9A至图16D说明图7A至图7D所示的本发明的一个方式的半导体装置的制造方法。
图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A是俯视图。另外，图9B、图10B、图11B、图12B、图13B、图14B、图15B及图16B分别是对应于图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A中的以A1-A2的点划线所示的部位的截面图，也是晶体管200的沟道长度方向的截面图。另外，图9C、图10C、图11C、图12C、图13C、图14C、图15C及图16C分别是对应于图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A中的以A3-A4的点划线所示的部位的截面图，也是晶体管200的沟道宽度方向的截面图。另外，图9D、图10D、图11D、图12D、图13D、图14D、图15D及图16D分别是对应于图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A中的以A5-A6的点划线所示的部位的截面图。注意，在图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A的俯视图中，为了明确起见，省略一部分的构成要素。
首先，准备衬底(未图示)，在该衬底上形成绝缘体211。绝缘体211可以利用溅射法、CVD法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：PulsedLaser Deposition)法或ALD法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、组件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、组件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
注意，作为ALD法可以使用只使用热能量使前驱物及反应物起反应的热ALD(Thermal ALD)法、利用使用等离子激发的反应物的PEALD(Plasma Enhanced ALD，等离子体增强原子层沉积)法等。
ALD法可以利用作为原子的性质的自调节性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。此外，在PEALD(Plasma EnhancedALD)法中，通过利用等离子体，可以在更低温下进行成膜，所以有时是优选的。注意，ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。注意，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整应力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以减小成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体211利用CVD法形成氮化硅。
接着，在绝缘体211上形成绝缘体212。绝缘体212可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体212利用溅射法形成氮化硅。
如此，通过作为绝缘体211及绝缘体212使用氮化硅等不容易使铜透过的绝缘体，即使作为绝缘体211的下方的层(未图示)的导电体使用铜等容易扩散的金属，也可以抑制该金属通过绝缘体211及绝缘体212向上方扩散的层。另外，通过使用如氮化硅等不容易使水、氢等杂质透过的绝缘体，可以抑制绝缘体211的下方的层所包含的水、氢等杂质扩散。
接着，在绝缘体212上形成绝缘体214。绝缘体214可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体214使用氧化铝。
优选的是，绝缘体212的氢浓度低于绝缘体211的氢浓度，绝缘体214的氢浓度低于绝缘体212的氢浓度。通过作为绝缘体212利用溅射法形成氮化硅，可以形成其氢浓度低于利用CVD法形成氮化硅而成的绝缘体211的氮化硅。另外，在作为绝缘体214使用氧化铝时，可以使其氢浓度低于绝缘体212。
在后面工序中，在绝缘体214上形成晶体管200，与晶体管200相邻的膜的氢浓度优选较低，氢浓度较高的膜优选以与晶体管200间隔地配置。
接着，在绝缘体214上形成绝缘体216。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体216。在本实施方式中，作为绝缘体216使用氧化硅或氧氮化硅。另外，绝缘体216优选利用使用减少或去除氢原子的气体的成膜方法进行成膜。由此，可以降低绝缘体216的氢浓度。
接着，在绝缘体216中形成到达绝缘体214的开口。开口例如包括槽或狭缝等。此外，有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成槽时用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧化硅膜或氧氮化硅时，绝缘体214优选使用氮化硅、氧化铝、氧化铪。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一方施加高频电压的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频电压的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在形成开口后，形成成为导电体205a的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用具有抑制氧透过的功能的导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。该导电膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
在本实施方式中，作为成为导电体205a的导电膜，采用多层结构。首先，利用溅射法形成氮化钽，在该氮化钽上层叠氮化钛。通过将这种金属氮化物用于导电体205b的下层，即使作为后面说明的成为导电体205b的导电膜使用铜等容易扩散的金属，也可以抑制该金属从导电体205a扩散到外部。
接着，形成成为导电体205b的导电膜。该导电膜可以使用镀敷法、溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为该导电膜，形成铜等低电阻导电材料。
接着，通过进行CMP处理，去除成为导电体205a的导电膜以及成为导电体205b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口部残留导电体205a及导电体205b。由此，可以形成其顶面平坦的导电体205(参照图9A至图9C)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
注意，在上述工序中，以埋入于绝缘体216的开口的方式形成导电体205，但是本实施方式不局限于此。例如，在绝缘体214上形成导电体205，在导电体205上形成绝缘体216，对绝缘体216进行CMP处理，由此去除绝缘体216的一部分，使导电体205的表面露出即可。
接着，在绝缘体216及导电体205上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制晶体管200的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。
接着，优选进行加热处理。加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化气体的气氛下进行。加热处理也可以在减压状态下进行。或者，加热处理也可以在氮气体或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化气体的气氛下进行加热处理。
在本实施方式中，作为加热处理，在形成绝缘体222之后在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。通过进行该加热处理，可以去除绝缘体222所包含的水、氢等杂质。另外，加热处理也可以在形成绝缘体224之后等的时机进行。
接着，在绝缘体222上形成绝缘体224。绝缘体224可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体224利用CVD法形成氧化硅或氧氮化硅膜。绝缘体224优选使用减少或去除氢原子的气体的成膜方法形成。由此，可以降低绝缘体224的氢浓度。绝缘体224在后面工序中成为与氧化物230a接触的绝缘体224，所以如此那样氢浓度得到降低是优选的。
在此，为了在绝缘体224中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的水、氢等杂质。此时，也可以不进行加热处理。
在此，也可以在绝缘体224上例如通过溅射法形成氧化铝之后，对该氧化铝进行CMP处理直到到达绝缘体224为止。通过进行该CMP处理，可以进行绝缘体224表面的平坦化及绝缘体224表面的平滑化。通过将该氧化铝配置于绝缘体224上进行CMP处理，容易检测出CMP处理的终点。此外，有时由于绝缘体224的一部分通过CMP处理被抛光而绝缘体224的厚度变薄，但是在绝缘体224的成膜时调整厚度，即可。通过进行绝缘体224表面的平坦化及平滑化，有时可以防止下面进行成膜的氧化物的覆盖率的降低并防止半导体装置的成品率的降低。此外，通过在绝缘体224上利用溅射法形成氧化铝，可以对绝缘体224添加氧，所以是优选的。
接着，在绝缘体224上依次形成氧化膜230A以及氧化膜230B(参照图9A至图9D)。优选在不暴露于大气环境的情况下连续地形成氧化膜230A及氧化膜230B。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述In-M-Zn氧化物靶材等。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，该溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在使用溅射法形成氧化膜230B时，在将溅射气体中的氧的比率设定为大于30％且为100％以下，优选为70％以上且100％以下而进行成膜时，形成具有氧过剩型氧化物半导体。通过将具有氧过剩型氧化物半导体用于沟道形成区域的晶体管可以实现较高可靠性，但是本发明不局限于此。在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的状态下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。另外，通过加热衬底的同时进行成膜，可以提高该氧化膜的结晶性。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材形成氧化膜230A。另外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]、In：Ga：Zn＝5：1：3[原子个数比]、In：Ga：Zn＝10：1：3[原子个数比]、In：Zn＝2：1[原子个数比]、In：Zn＝5：1[原子个数比]、In：Zn＝10：1[原子个数比]或铟的氧化物靶材形成氧化膜230B。上述氧化膜可以根据氧化物230a及氧化物230b所需的特性适当地选择成膜条件及原子个数比来形成。
接着，在氧化膜230B上形成氧化膜243A(参照图9A至图9D)。氧化膜243A可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜243A中的相对于In的Ga的原子个数比优选大于氧化膜230B中的相对于In的Ga的原子个数比。在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材形成氧化膜243A。
绝缘体222、绝缘体224、氧化膜230A、氧化膜230B及氧化膜243A优选以不暴露于大气的方式形成。例如，可以使用多室式成膜装置。
接着，也可以进行加热处理。作为该加热处理的条件，可以利用上述加热处理条件。通过进行该加热处理，可以去除氧化膜230A、氧化膜230B以及氧化膜243A中的水、氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，在氧化膜243A上形成导电膜242A(参照图9A至图9D)。导电膜242A可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。另外，在形成导电膜242A之前也可以进行加热处理。该加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成导电膜242A。通过进行这种处理，可以去除附着于氧化膜243A的表面等的水分及氢，而且减少氧化膜230A、氧化膜230B及氧化膜243A中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度设定为200℃。
接着，使用光刻法将氧化膜230A、氧化膜230B、氧化膜243A及导电膜242A加工为岛状，来形成氧化物230a、氧化物230b、氧化物层243B及导电层242B(参照图10A至图10D)。作为该加工可以使用干蚀刻法、湿蚀刻法等。利用干蚀刻法的加工适合于微型加工。另外，可以以彼此不同的条件形成氧化膜230A、氧化膜230B、氧化膜243A及导电膜242A。另外，在该工序中，有时绝缘体224中的不与氧化物230a重叠的区域的厚度变薄。
另外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体、绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要掩模。另外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电膜242A上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对导电膜242A进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以在导电膜242A的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
在此，氧化物230a、氧化物230b、氧化物层243B及导电层242B以其至少一部分与导电体205重叠的方式形成。此外，氧化物230a、氧化物230b、氧化物层243B及导电层242B的侧面优选对绝缘体222的顶面大致垂直。在氧化物230a、氧化物230b、氧化物层243B及导电层242B的侧面对绝缘体222的顶面大致垂直时，当设置多个晶体管200时能够实现小面积化、高密度化。或者，也可以采用氧化物230a、氧化物230b、氧化物层243B及导电层242B的侧面与绝缘体222的顶面所形成的角度较低的结构。在此情况下，氧化物230a、氧化物230b、氧化物层243B及导电层242B的侧面与绝缘体222的顶面所形成的角度优选为60度以上且低于70度。通过采用这种形状，在下面的工序中提高绝缘体272等的覆盖性，并可以减少空洞等缺陷。
此外，在导电层242B的侧面与导电层242B的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部优选弯曲。例如，在导电层242B的端部，该弯曲面具有3nm以上且10nm以下，更优选为5nm以上且6nm以下的曲率半径。当端部不具有角部时，可以提高后面的成膜工序中的膜的覆盖性。
接着，在绝缘体224、氧化物230a、氧化物230b、氧化物层243B及导电层242B上形成绝缘体272(参照图11B至图11D)。绝缘体272可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体272利用溅射法形成氧化铝。通过使用溅射法形成氧化铝，可以对绝缘体224引入氧。
接着，在绝缘体272上形成绝缘体273。绝缘体273可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体273利用CVD法形成氮化硅(参照图11B至图11D)。
接着，在绝缘体273上形成成为绝缘体280的绝缘膜。该绝缘膜的成膜可以使用溅射法、CVD法、MBE法、PLD法、ALD法等进行。例如，作为该绝缘膜，通过溅射法形成氧化硅膜，其上方通过PEALD法或热ALD法形成氧化硅膜即可。另外，该绝缘膜优选通过减少或去除氢原子的气体的成膜方法形成。如此，可以降低绝缘体280的氢浓度。另外，也可以在上述绝缘膜的成膜之前进行加热处理。加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成该绝缘膜。通过进行这种处理，可以去除附着于绝缘体273的表面等的水分及氢，而且减少氧化物230a、氧化物230b、氧化物层243B及绝缘体224中的水分浓度及氢浓度。可以使用上述加热处理的条件。
接着，通过对上述绝缘膜进行CMP处理，形成其顶面平坦的绝缘体280(参照图11B至图11D)。与绝缘体224同样，也可以在绝缘体280上例如通过溅射法形成氧化铝，直到到达绝缘体280为止进行CMP处理。
接着，对绝缘体280的一部分、绝缘体273的一部分、绝缘体272的一部分、导电层242B的一部分及氧化物层243B的一部分进行加工来形成到达氧化物230b的开口。该开口优选以与导电体205重叠的方式形成。通过形成该开口，形成导电体242a、导电体242b、氧化物243a、氧化物243b(参照图12A至图12D)。
注意，在形成上述开口时，有时氧化物230b的顶部稍微被去除。但是，在本发明的一个方式中，为了增长有效沟道长度，以设置在导电体242a及导电体242b上的绝缘体为掩模加工氧化物230b的一部分，来在氧化物230b中形成槽部。根据槽部的深度，既可以在上述开口的形成工序中形成该槽部，又可以在与上述开口的形成工序不同的工序形成该槽部。
此外，也可以对绝缘体280的一部分、绝缘体273的一部分、绝缘体272的一部分、导电层242B的一部分、氧化物层243B的一部分及氧化物230b的一部分通过干蚀刻法或湿蚀刻法进行加工。利用干蚀刻法的加工适合于微型加工。该加工也可以以不同的条件进行。例如，也可以通过干蚀刻法对绝缘体280的一部分进行加工，通过湿蚀刻法对绝缘体273的一部分进行加工，通过干蚀刻法对绝缘体272的一部分进行加工，并通过干蚀刻法对氧化物层243B的一部分、导电层242B的一部分及氧化物230b的一部分进行加工。注意，氧化物层243B的一部分及导电层242B的一部分的加工可以以与氧化物230b的一部分的加工不同的条件进行。
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等杂质附着于氧化物230a及氧化物230b等的表面或扩散于氧化物230a及氧化物230b等的内部。作为杂质，例如有氟、氯等。
为了去除上述杂质等，也可以进行洗涤处理。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理、使用热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释氨水、草酸、磷酸或氢氟酸等而成的水溶液、纯水、碳酸水等进行洗涤处理。或者，可以使用上述水溶液、纯水或碳酸水进行超声波洗涤。或者，可以适当地组合上述洗涤。
此时，有时重叠于上述开口且不重叠于氧化物230b的区域的绝缘体224变薄。
通过进行上述干蚀刻法等的加工或上述洗浄处理，有时重叠于上述开口且不重叠于氧化物230b的区域的绝缘体224的厚度比重叠于氧化物230b的区域的绝缘体224的厚度薄。
接着，形成氧化膜230C(参照图13A至图13D)。也可以在形成氧化膜230C之前进行加热处理，并且优选的是，该加热处理在减压下进行，以不暴露于大气的方式连续形成氧化膜230C。另外，该加热处理优选在含氧气氛下进行。通过进行上述处理，可以去除附着于氧化物230b的表面等的水分及氢，还可以降低氧化物230a及氧化物230b中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度为200℃。
在此，氧化膜230C优选以至少与设置在形成在氧化物230b中的槽部的内壁、氧化物243的侧面的一部分、导电体242的侧面的一部分、绝缘体272的侧面的一部分、绝缘体273的侧面的一部分及绝缘体280的侧面的一部分接触的方式设置。导电体242由氧化物243、绝缘体272、绝缘体273及氧化膜230C围绕，因此在后面的工序中，可以抑制因导电体242的氧化导致的导电率的下降。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜230C可以根据氧化膜230C所需的特性利用与氧化膜230A或氧化膜230B相同的成膜方法形成。在本实施方式中利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]、In:Ga:Zn＝4:2:4.1[原子个数比]、In：Ga：Zn＝5：1：3[原子个数比]、In：Ga：Zn＝10：1：3[原子个数比]、In：Zn＝2：1[原子个数比]、In：Zn＝5：1[原子个数比]、In：Zn＝10：1[原子个数比]或铟的氧化物靶材形成氧化膜230C。
另外，氧化膜230C也可以为叠层。例如，也可以利用溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]、In：Ga：Zn＝5：1：3[原子个数比]、In：Ga：Zn＝10：1：3[原子个数比]、In：Zn＝2：1[原子个数比]、In：Zn＝5：1[原子个数比]、In：Zn＝10：1[原子个数比]或铟的氧化物靶材进行沉积，接下来使用In：Ga：Zn＝1：3：4[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的氧化物靶材连续进行沉积。
尤其是，在形成氧化膜230C时，有时溅射气体所包含的氧的一部分被供应给氧化物230a及氧化物230b。或者，在形成氧化膜230C时，有时溅射气体所包含的氧的一部分供应给绝缘体280。因此，氧化膜230C的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
接着，形成绝缘膜250A(参照图13A至图13D)。也可以在形成绝缘膜250A之前进行加热处理，并且优选的是，该加热处理在减压下进行，以不暴露于大气的方式连续形成绝缘膜250A。另外，该加热处理优选在含氧气氛下进行。通过进行上述处理，可以去除附着于氧化膜230C的表面等的水分及氢，还可以降低氧化物230a、氧化物230b及氧化膜230C中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。
绝缘膜250A可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。绝缘膜250A优选使用减少或去除氢原子的气体的成膜方法形成。由此，可以降低绝缘膜250A的氢浓度。绝缘膜250A在后面工序中成为与氧化物230c接触的绝缘体250，所以如此那样氢浓度降低是优选的。
在绝缘体250具有两层的叠层结构时，成为绝缘体250的下层的绝缘膜及成为绝缘体250的上层的绝缘膜优选以不暴露于大气环境的方式连续形成。通过以不暴露于大气的方式形成，可以防止来自大气环境的杂质或水分附着于成为绝缘体250的下层的绝缘膜及成为绝缘体250的上层的绝缘膜，从而可以保持成为绝缘体250的下层的绝缘膜与成为绝缘体250的上层的绝缘膜的界面附近的清洁。
在此，也可以在形成绝缘膜250A之后在含氧气氛下且减压下进行微波处理。通过进行微波处理，由微波产生的电场施加到绝缘膜250A、氧化膜230C、氧化物230b、氧化物230a等，从而可以使氧化膜230C中、氧化物230b中及氧化物230a中的VOH分开为VO与氢。此时被分开的氢的一部分键合于氧而有时作为H2O从绝缘膜250A、氧化膜230C、氧化物230b及氧化物230a被去除。另外，氢的一部分有时被导电体242(导电体242a及导电体242b)吸杂。如此，通过进行微波处理，可以降低绝缘膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氢浓度。另外，通过对氧化物230a中、氧化物230b中及氧化膜230C中的VOH分开为VO与氢后会产生的VO供应氧，可以修复或填补VO。
另外，也可以在进行微波处理之后保持减压状态而进行加热处理。如此，通过进行上述处理，可以高效地去除绝缘膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氢。另外，氢的一部分有时被导电体242(导电体242a及导电体242b)吸杂。另外，也可以反复在微波处理之后保持减压状态下进行加热处理的步骤。通过反复进行加热处理，可以更高效地去除绝缘膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氢。加热处理温度优选为300℃以上且500℃以下。
另外，通过进行微波处理而改变绝缘膜250A的膜质，可以抑制氢、水、杂质等的扩散。由此，可以抑制因成为导电体260的导电膜的成膜等后工序或热处理等后处理而氢、水、杂质等经过绝缘体250扩散到氧化物230b、氧化物230a等。
接着，依次形成导电膜260A、导电膜260B(参照图14A至图14D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成导电膜260A及导电膜260B。在本实施方式中，利用ALD法形成导电膜260A，利用CVD法形成导电膜260B。
接着，通过利用CMP处理直到绝缘体280露出为止对氧化膜230C、绝缘膜250A、导电膜260A及导电膜260B进行抛光，形成氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)(参照图15A至图15D)。由此，氧化物230c以覆盖到达氧化物230b的开口及氧化物230b的槽部的内壁(侧壁及底面)的方式配置。另外，绝缘体250隔着氧化物230c以覆盖上述开口及上述槽部的内壁的方式配置。另外，导电体260隔着氧化物230c及绝缘体250以填充上述开口及上述槽部的方式配置。
接着，也可以进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该加热处理，可以减少绝缘体250及绝缘体280中的水分浓度及氢浓度。另外，也可以在上述加热处理之后以不暴露于大气的方式连续形成绝缘体282。
接着，在氧化物230c上、绝缘体250上、导电体260上及绝缘体280上形成绝缘体282(参照图16B至图16D)。绝缘体282可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。作为绝缘体282，例如，优选通过溅射法形成氧化铝膜。通过使用溅射法在含氧气氛下形成绝缘体282，可以在进行成膜的同时对绝缘体280添加氧。此时，优选在进行衬底加热的同时形成绝缘体282。另外，通过以接触于导电体260的顶面的方式形成绝缘体282，在后面的加热处理中可以抑制绝缘体280所包含的氧被导电体260吸收，所以是优选的。
接着，在绝缘体282上形成绝缘体283(参照图16B至图16D)。绝缘体283可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。作为绝缘体283优选使用氮化硅或氮氧化硅。另外，绝缘体283可以为多层。例如，也可以利用溅射法形成氮化硅而在该氮化硅上利用CVD法形成氮化硅。
接着，也可以进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该加热处理，可以使在形成绝缘体282时添加的氧扩散到绝缘体280且经过氧化物230c供应到氧化物230a及氧化物230b。注意，该加热处理不仅在形成绝缘体283之后进行，而且可以在形成绝缘体282之后进行。
接着，也可以在绝缘体283上形成绝缘体284。绝缘体284可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。作为绝缘体284，例如，优选通过溅射法形成氮化硅膜。
接着，在绝缘体272、绝缘体273、绝缘体280、绝缘体282、绝缘体283及绝缘体284中形成到达导电体242a及导电体242b的开口。在形成该开口时，可以利用光刻法。
接着，形成成为绝缘体241(绝缘体241a及绝缘体241b)的绝缘膜，并对该绝缘膜进行各向异性蚀刻来形成绝缘体241。该绝缘膜的成膜可以使用溅射法、CVD法、MBE法、PLD法、ALD法等进行。作为该绝缘膜，优选使用具有抑制氧的透过的功能的绝缘膜。例如，优选使用PEALD法形成氮化硅。氮化硅对氢具有高阻挡性，所以是优选的。
另外，作为成为绝缘体241的绝缘膜的各向异性蚀刻，例如可以使用干蚀刻法等。通过在开口的侧壁部设置绝缘体241，可以抑制来自外部的氧的透过，并防止接下来要形成的导电体240a及导电体240b的氧化。此外，可以防止水、氢等杂质从导电体240a及导电体240b扩散到外部。
接着，形成成为导电体240a及导电体240b的导电膜。该导电膜优选采用包含具有抑制水、氢等杂质的透过的功能的导电体的叠层结构。例如，可以采用氮化钽、氮化钛等与钨、钼、铜等的叠层。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过CMP处理，去除将成为导电体240a及导电体240b的导电膜的一部分，使绝缘体284露出。其结果是，上述导电膜只残留在上述开口中，由此可以形成其顶面平坦的导电体240a及导电体240b(参照图7A至图7D)。注意，有时由于该CMP处理而绝缘体284的一部分被去除。
接着，形成成为导电体246的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过光刻法对成为导电体246的导电膜进行加工，来形成与导电体240a的顶面接触的导电体246a及与导电体240b的顶面接触的导电体246b(参照图7A至图7D)。此时，有时绝缘体284中的不与导电体246a及导电体246b重叠的区域被去除。
接着，在导电体246上及绝缘体284上形成绝缘体286(参照图7A至图7D)。绝缘体286可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成。另外，绝缘体286可以为多层。例如，也可以利用溅射法形成氮化硅而在该氮化硅上利用CVD法形成氮化硅。
通过上述工序，可以制造包括图7A至图7D所示的晶体管200的半导体装置。如图9A至图16D所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管200。
<半导体装置的变形例子>
以下使用图17A至图17D说明本发明的一个方式的半导体装置的一个例子。
图17A是半导体装置的俯视图。图17B是沿着图17A中的A1-A2的点划线的部分的截面图。图17C是沿着图17A中的A3-A4的点划线的部分的截面图。图17D是沿着图17A中的A5-A6的点划线的部分的截面图。在图17A的俯视图中，为了明确起见，省略一部分构成要素。
注意，在图17A至图17D所示的半导体装置中，对具有与<半导体装置的结构例子2>所示的半导体装置的构成要素相同的功能的构成要素附加相同的附图标记。注意，本节中的构成半导体装置的材料可以使用在<半导体装置的结构例子2>中详细说明的材料。
图17A至图17D所示的半导体装置是图7A至图7D所示的半导体装置的变形例子。图17A至图17D所示的半导体装置的与图7A至图7D所示的半导体装置的不同之处是：绝缘体283及绝缘体284的形状；以及有时包括绝缘体274及绝缘体287。另外，示出设置有两层叠层结构的氧化物230c。
在图17A至图17D所示的半导体装置中，绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体272、绝缘体273、绝缘体280及绝缘体282被图案化并以与绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体272、绝缘体273、绝缘体280及绝缘体282的侧面接触的方式设置绝缘体287。另外，绝缘体283及绝缘体284覆盖绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体272、绝缘体273、绝缘体280、绝缘体282及绝缘体287。换言之，绝缘体283以与绝缘体282的顶面、绝缘体287的顶面及侧面以及绝缘体211的顶面接触，绝缘体284与绝缘体283的顶面及侧面接触。由此，包括氧化物230等的绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体272、绝缘体273、绝缘体280、绝缘体282及绝缘体287由绝缘体283、284以及绝缘体211从外部分离。换言之，晶体管200配置在由绝缘体283及绝缘体284以及绝缘体211密封的区域内。
例如，优选的是，绝缘体212、绝缘体214、绝缘体287及绝缘体282使用俘获氢并使氢固定的功能的材料形成，并且绝缘体211、绝缘体283及绝缘体284使用具有抑制氢及氧的扩散的功能的材料形成。典型的是，作为绝缘体212、绝缘体214、绝缘体287及绝缘体282可以使用氧化铝。另外，典型的是，作为绝缘体211、绝缘体283及绝缘体284可以使用氮化硅。
通过采用上述结构，可以抑制包含在上述被密封的区域以外的区域中的氢混入上述被密封的区域内。
另外，在图17A至图17D所示的晶体管200中，绝缘体211、绝缘体283及绝缘体284具有单层的结构，但是本发明不局限于此。例如，绝缘体211、绝缘体283和绝缘体284都具有两层以上的叠层结构。
绝缘体274被用作层间膜。绝缘体274的介电常数优选低于绝缘体214。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体274例如可以使用与绝缘体280相同的材料形成。
另外，在图17A至图17D所示的晶体管200中，氧化物230c具有氧化物230c1与氧化物230c2的叠层结构。
氧化物230c2优选包括构成用于氧化物230c1的金属氧化物的金属元素的至少一个，更优选包括所有上述金属元素。例如，优选的是，作为氧化物230c1使用In-Ga-Zn氧化物或In-Zn氧化物，作为氧化物230c2使用In-Ga-Zn氧化物、Ga-Zn氧化物或氧化镓。由此，可以降低氧化物230c1与氧化物230c2的界面的缺陷态密度。
优选的是，氧化物230a及氧化物230c2的导带底比氧化物230b及氧化物230c1的导带底更接近于真空能级。换言之，氧化物230a及氧化物230c2的电子亲和势优选小于氧化物230b及氧化物230c1的电子亲和势。在此情况下，氧化物230c2优选使用可用于氧化物230a的金属氧化物，氧化物230c1优选使用可用于氧化物230b的金属氧化物。此时，除了氧化物230b以外，有时氧化物230c1也成为载流子的主要路径。通过将可用于氧化物230b的金属氧化物用于氧化物230c1，可以抑制沟道形成区域的顶面的有效沟道长度增大而抑制降低晶体管200的通态电流。
具体而言，作为氧化物230c1使用In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成、In：Ga：Zn＝5：1：6[原子个数比]或其附近的组成、In：Ga：Zn＝5：1：3[原子个数比]或其附近的组成、In：Ga：Zn＝10：1：3[原子个数比]或其附近的组成的金属氧化物或者In-Zn氧化物，作为氧化物230c2使用In：Ga：Zn＝1：3：4[原子个数比]或其附近的组成、Ga：Zn＝2：1[原子个数比]或其附近的组成、Ga：Zn＝2：5[原子个数比]或其附近的组成的金属氧化物或者氧化镓即可。
另外，氧化物230c2优选为比氧化物230c1抑制氧的扩散或透过的金属氧化物。通过在绝缘体250与氧化物230c1之间设置氧化物230c2，可以抑制包含在绝缘体280中的氧扩散到绝缘体250。由此，该氧可以通过氧化物230c1高效地供应到氧化物230b。
另外，通过使用于氧化物230c2的金属氧化物中的相对于主要成分的金属元素的In的原子个数比小于用于氧化物230c1的金属氧化物中的相对于主要成分的金属元素的In的原子个数比，可以抑制In扩散到绝缘体250一侧。由于绝缘体250被用作栅极绝缘体，因此在In进入绝缘体250等的情况下导致晶体管的特性不良。因此，通过在氧化物230c1与绝缘体250之间设置氧化物230c2，可以提供一种可靠性高的半导体装置。
注意，氧化物230c1也可以设置在每个晶体管200中。换言之，晶体管200的氧化物230c1也可以不接触于与该晶体管200相邻的晶体管200的氧化物230c1。另外，也可以将晶体管200的氧化物230c1和相邻于该晶体管200的晶体管200的氧化物230c1分离。换言之，氧化物230c1也可以不配置在晶体管200和相邻于该晶体管200的晶体管200之间。
在多个晶体管200配置在沟道宽度方向上的半导体装置具有上述结构时，在晶体管200中分别独立地设置氧化物230c。因此，可以抑制晶体管200和相邻于该晶体管200的晶体管200之间产生寄生晶体管而可以抑制产生上述泄漏路径。因此，可以提供一种具有良好电特性且可以实现微型化或高集成化的半导体装置。
例如，当将在晶体管200的沟道宽度方向上彼此相对的晶体管200的氧化物230c1的侧端部和相邻于该晶体管200的晶体管200的氧化物230c1的侧端部之距离表示为W1时，将W1设定为大于0nm。另外，当将在晶体管200的沟道宽度方向上彼此相对的晶体管200的氧化物230a的侧端部和相邻于该晶体管200的晶体管200的氧化物230a的侧端部之距离表示为W2时，相对于W2的W1的比(W1/W2)的值优选大于0且小于1，更优选为0.1以上且0.9以下，进一步优选为0.2以上且0.8以下。另外，W2也可以为彼此相对的晶体管200的氧化物230b的侧端部和相邻于晶体管200的晶体管200的氧化物230b的侧端部之距离。
通过减小上述相对于W2的W1的比(W1/W2)，即使在晶体管200和相邻于该晶体管200的晶体管200之间的不设置氧化物230c1的区域产生错位，也可以将晶体管200的氧化物230c1和相邻于该晶体管200的晶体管200的氧化物230c1分离。
另外，通过增大上述相对于W2的W1的比(W1/W2)，即使减小晶体管200和相邻于该晶体管200的晶体管200之间的间隔，也可以确保最小加工尺寸的宽度，可以使半导体装置进一步微型化或高集成化。
注意，导电体260、绝缘体250、氧化物230c2都在相邻的晶体管200间共同使用。换言之，晶体管200的导电体260具有与该晶体管200相邻的晶体管200的导电体260连续地设置的区域。另外，晶体管200的绝缘体250具有与该晶体管200相邻的晶体管200的绝缘体250连续地设置的区域。另外，晶体管200的氧化物230c2具有与该晶体管200相邻的晶体管200的氧化物230c2连续地设置的区域。
另外，通过采用上述结构，氧化物230c2在晶体管200和相邻于该晶体管200的晶体管200之间具有接触于绝缘体224的区域。
另外，与氧化物230c1同样，也可以将晶体管200的氧化物230c2和相邻于该晶体管200的晶体管200的氧化物230c2分离。此时，绝缘体250在晶体管200和相邻于该晶体管200的晶体管200之间具有接触于绝缘体224的区域。
<半导体装置的应用例子>
下面，参照图18A和图18B对与上述<半导体装置的结构例子2>及<半导体装置的变形例子>不同的包括根据本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。注意，在图18A及图18B所示的半导体装置中，对具有与<半导体装置的变形例子>所示的半导体装置(参照图17A至图17D)的构成要素相同的功能的构成要素附加相同的附图标记。在本节中，作为晶体管200的构成材料可以使用在<半导体装置的结构例子2>及<半导体装置的变形例子>中进行了详细说明的材料。
图18A及图18B示出多个晶体管(晶体管200_1至晶体管200_n)被绝缘体283及绝缘体284以及绝缘体211围绕而密封的结构。注意，在图18A及图18B中，多个晶体管在沟道长度方向上排列，但是不局限于此。看起来，多个晶体管可以在沟道宽度方向上排列，也可以以矩阵状配置。另外，也可以根据设计无规性地配置。
如图18A所示，在多个晶体管(晶体管200_1至晶体管200_n)的外侧，形成有绝缘体283与绝缘体211接触的部分(以下，有时称为密封部265)。密封部265以围绕多个晶体管(也成为晶体管群)的方式形成。通过采用上述结构，可以由绝缘体283及绝缘体211围绕多个晶体管。由此，被密封部265围绕的多个晶体管群设置在衬底上。
另外，也可以以与密封部265重叠的方式设置切割线(有时称为分割线、分断线或截断线)。上述衬底沿着切割线分断，所以被密封部265围绕的晶体管群切割为一个芯片。
另外，图18A示出多个晶体管(晶体管200_1至晶体管200_n)被一个密封部265围绕的例子，但是不局限于此。如图18B所示，也可以由多个密封部围绕多个晶体管。在图18B中，多个晶体管被密封部265a围绕，并且被其外侧的密封部265b围绕。
如此，通过由多个密封部围绕多个晶体管(晶体管200_1至晶体管200_n)，可以增大绝缘体283与绝缘体211接触的部分，所以可以提高绝缘体283与绝缘体211的密接性。由此，可以更确实地密封多个晶体管。
在此情况下，既可以与密封部265a或密封部265b重叠地设置切割线，又可以在密封部265a与密封部265b之间设置切割线。
根据本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式，可以提供一种晶体管特性的不均匀少的半导体装置。另外，根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。
本实施方式所示的结构和方法等可以与其他实施方式及实施例等所示的结构和方法等适当地组合而实施。
(实施方式3)
在本实施方式中，参照图19至图25说明半导体装置的一个方式。
[存储装置1]
图19示出使用根据本发明的一个方式的半导体装置(存储装置)的一个例子。在本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流低，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图19所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一方电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
此外，通过将图19所示的存储装置配置为矩阵状，可以构成存储单元阵列。
<晶体管300>
晶体管300设置在衬底311上，并包括：用作栅极的导电体316、用作栅极绝缘体的绝缘体315、由衬底311的一部分构成的半导体区域313以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图19所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图19所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<电容器100>
电容器100设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。在此，绝缘体130优选使用可用作上述实施方式所示的绝缘体286的绝缘体。
此外，例如，也可以同时形成设置在导电体246上的导电体112及导电体110。另外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
在图19中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
例如，绝缘体130优选使用氧氮化硅等绝缘耐应力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐应力高的绝缘体来提高绝缘耐应力，从而可以抑制电容器100的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物、具有硅及铪的氮化物等。
另一方面，作为绝缘耐应力高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在晶体管300上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，与电容器100或晶体管200电连接的导电体328及导电体330等填埋于绝缘体320、绝缘体322、绝缘体324及绝缘体326中。另外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
也可以在绝缘体326及导电体330上设置布线层。例如，在图19中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
同样地，在绝缘体210、绝缘体211、绝缘体212、绝缘体214及绝缘体216中填充有导电体218及构成晶体管200的导电体(导电体205)等。此外，导电体218用作与电容器100或晶体管300电连接的插头或布线。再者，导电体120及绝缘体130上设置有绝缘体150。
在此，与上述实施方式所示的绝缘体241同样，以与用作插头的导电体218的侧面接触的方式设置绝缘体217。绝缘体217以与绝缘体210、绝缘体211、绝缘体212、绝缘体214及绝缘体216中的开口的内壁接触的方式设置。换言之，绝缘体217设置在导电体218与绝缘体210、绝缘体211、绝缘体212、绝缘体214及绝缘体216之间。导电体205可以与导电体218并行形成，所以有时以与导电体205的侧面接触的方式形成绝缘体217。
作为绝缘体217，例如可以使用氮化硅、氧化铝或氮氧化硅等绝缘体。绝缘体217以与绝缘体210、绝缘体211、绝缘体212、绝缘体214及绝缘体222接触的方式设置，所以可以抑制水、氢等杂质从绝缘体210或绝缘体216等通过导电体218混入氧化物230。尤其是，氮化硅对氢具有高阻挡性，所以是优选的。另外，可以防止包含在绝缘体210或绝缘体216中的氧被导电体218吸收。
绝缘体217可以使用与绝缘体241同样的方法形成。例如，使用PEALD法形成氮化硅，使用各向异性蚀刻形成到达导电体356的开口即可。
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，绝缘体150、绝缘体210、绝缘体352及绝缘体354等优选具有相对介电常数低的绝缘体。例如，该绝缘体优选含有氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体214、绝缘体211、绝缘体212及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮氧化硅、氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218及导电体112等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料、金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
《设置有氧化物半导体的层的布线或插头》
注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图19中，优选在具有过剩氧的绝缘体224及绝缘体280与导电体240之间设置绝缘体241。通过使绝缘体241与绝缘体222、绝缘体272、绝缘体273、绝缘体282、绝缘体283及绝缘体284接触地设置，绝缘体224及晶体管200可以具有由具有阻挡性的绝缘体密封的结构。
也就是说，通过设置绝缘体241，可以抑制绝缘体224及绝缘体280所具有的过剩氧被导电体240吸收。此外，通过具有绝缘体241，可以抑制作为杂质的氢经过导电体240扩散到晶体管200。
另外，作为绝缘体241，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘材料。例如，优选使用氮化硅、氮氧化硅、氧化铝或氧化铪等。尤其是，氮化硅对氢具有高阻挡性，所以是优选的。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化钽等的金属氧化物等。
另外，与上述实施方式同样，晶体管200优选由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284密封。通过采用上述结构，可以降低包含在绝缘体274、绝缘体150等中的氢混入绝缘体280等。
在此，导电体240贯通绝缘体284、绝缘体283及绝缘体282，导电体218贯通绝缘体214、绝缘体212及绝缘体211，并且，如上所述，绝缘体241与导电体240接触地设置，绝缘体217与导电体218接触地设置。由此，可以减少通过导电体240及导电体218混入绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284的内侧的氢。如此，可以由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283、绝缘体284、绝缘体241及绝缘体217更确实地密封晶体管200，而可以减少包含在绝缘体274等中的氢等杂质从外侧混入。
另外，如上述实施方式所示，绝缘体216、绝缘体224、绝缘体280、绝缘体250及绝缘体274优选使用减少或去除氢原子的气体的成膜方法而形成。由此，可以降低绝缘体216、绝缘体224、绝缘体280、绝缘体250及绝缘体274的氢浓度。
如此，可以降低晶体管200附近的硅类绝缘膜的氢浓度，而可以降低氧化物230的氢浓度。
<切割线>
下面，对当将大面积衬底按每个半导体组件分割而得到芯片形状的多个半导体装置时设置的切割线(有时也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体组件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在此，例如，如图19所示，优选以与绝缘体283和绝缘体211接触的区域重叠于切割线的方式进行设计。也就是说，在与设置在包括多个晶体管200的存储单元的边缘的成为切割线的区域附近，在绝缘体282、绝缘体280、绝缘体273、绝缘体272、绝缘体224、绝缘体222、绝缘体216、绝缘体214及绝缘体212中设置开口。
也就是说，在设置于上述绝缘体282、绝缘体280、绝缘体273、绝缘体272、绝缘体224、绝缘体222、绝缘体216、绝缘体214及绝缘体212的开口中，绝缘体211与绝缘体283接触。另外，也可以在绝缘体282、绝缘体280、绝缘体273、绝缘体272、绝缘体224、绝缘体222、绝缘体216及绝缘体214中设置开口而使绝缘体212与绝缘体283接触。例如，此时，也可以使用相同的材料及相同的方法形成绝缘体212和绝缘体283。通过使用相同的材料及相同的方法形成绝缘体212和绝缘体283，可以提高紧密性。例如，优选使用氮化硅。
通过采用该结构，可以由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284包围晶体管200。绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283和绝缘体284中的至少一个由于具有抑制氧、氢及水的扩散的功能，所以即使将衬底按每个形成有本实施方式所示的半导体组件的电路区域分割而加工为多个芯片，也可以防止从截断的衬底的侧面方向混入氢或水等杂质且该杂质扩散到晶体管200。
通过采用该结构，可以防止绝缘体280及绝缘体224中的过剩氧扩散到外部。因此，绝缘体280及绝缘体224中的过剩氧高效地被供应到晶体管200中的形成沟道的氧化物中。由于该氧，而可以减少晶体管200中的形成沟道的氧化物的氧空位。由此，可以使晶体管200中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200的电特性变动的同时提高可靠性。
注意，在图19所示的存储装置中作为电容器100的形状采用平面型，但是本实施方式所示的存储装置不局限于此。例如，如图20所示，作为电容器100的形状也可以采用圆柱型。图20所示的存储装置的绝缘体150下方的结构与图19所示的半导体装置相同。
图20所示的电容器100包括绝缘体130上的绝缘体150、绝缘体150上的绝缘体142、配置在形成于绝缘体150及绝缘体142的开口中的导电体115、导电体115及绝缘体142上的绝缘体145、绝缘体145上的导电体125、导电体125及绝缘体145上的绝缘体152。在此，在形成于绝缘体150及绝缘体142的开口中配置导电体115、绝缘体145及导电体125的至少一部分。
导电体115被用作电容器100的下部电极，导电体125被用作电容器100的上部电极，绝缘体145被用作电容器100的介电质。电容器100具有在绝缘体150及绝缘体142的开口中不仅在底面上而且在侧面上上部电极与下部电极隔着介电质对置的结构，因此可以增加每单位面积的静电电容。开口的深度越深，电容器100的静电电容越大。如此，通过增加电容器100的每单位面积的静电电容，可以推进半导体装置的微型化或高集成化。
作为绝缘体152，可以使用能够用作绝缘体280的绝缘体。另外，作为绝缘体142，优选使用被用作形成绝缘体150的开口时的蚀刻停止层并可以用于绝缘体214的绝缘体。
另外，形成在绝缘体150及绝缘体142中的开口的俯视时的形状可以为四角形、四角形以外的多角形状、其角部呈弧形的多角形状或椭圆等圆形形状。在此，在俯视时优选该开口与晶体管200重叠的面积大。通过采用这种结构，可以缩减包括电容器100及晶体管200的半导体装置的占有面积。
导电体115以与形成在绝缘体142及绝缘体150中的开口接触的方式配置。导电体115的顶面优选与绝缘体142的顶面大致对齐。另外，导电体115的底面通过绝缘体130的开口与导电体110接触。导电体115优选通过ALD法或CVD法等形成，例如使用可用于导电体205的导电体即可。
绝缘体145以覆盖导电体115及绝缘体142的方式配置。例如，优选通过ALD法或CVD法等形成绝缘体145。作为绝缘体145，例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化锆、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并且可以采用叠层结构或单层结构。例如，作为绝缘体145，可以使用依次层叠有氧化锆、氧化铝及氧化锆的绝缘膜。
另外，绝缘体145优选使用氧氮化硅等绝缘耐应力高的材料或高介电常数(high-k)材料。或者，也可以使用绝缘耐应力高的材料及高介电常数(high-k)材料的叠层结构。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物、具有硅及铪的氮化物等。通过具有这样high-k材料，即使使绝缘体145变厚也可以充分确保电容器100的静电电容。通过使绝缘体145变厚，可以抑制在导电体115与导电体125之间产生的泄漏电流。
另一方面，作为绝缘耐应力高的材料，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。例如，可以使用依次层叠有通过ALD法形成的氮化硅、通过PEALD法形成的氧化硅、通过ALD法形成的氮化硅的绝缘膜。通过使用这样的绝缘耐压力高的绝缘体，绝缘耐压力提高而可以抑制电容器100的静电破坏。
导电体125以填埋形成在绝缘体142及绝缘体150中的开口的方式配置。另外，导电体125通过导电体140及导电体153与布线1005电连接。导电体125优选通过ALD法或CVD法等形成，例如使用可用于导电体205的导电体即可。
另外，导电体153设置在绝缘体154上且被绝缘体156覆盖。导电体153可以使用可用于导电体112的导电体，绝缘体156可以使用可用于绝缘体152的绝缘体。在此，导电体153与导电体140的顶面接触，并且被用作电容器100、晶体管200或晶体管300的端子。
[存储装置2]
图21示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图21所示的存储装置除了包括图19所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图21中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一方电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图21所示的存储装置与图19所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。另外，与图19所示的存储装置同样，在图21所示的存储装置中，可以由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284密封晶体管200及晶体管400。
<晶体管400>
晶体管400形成在与晶体管200相同的层上，由此可以同时制造它们。晶体管400包括：用作第一栅电极的导电体460(导电体460a及导电体460b)；用作第二栅电极的导电体405；用作栅极绝缘层的绝缘体222、绝缘体224及绝缘体450；包括形成沟道的区域的氧化物430c；用作源极的导电体442a、氧化物443a、氧化物431a及氧化物431b；以及用作漏极的导电体442b、氧化物443b、氧化物432a及氧化物432b。另外，与晶体管200同样，用作插头的导电体与导电体442a、导电体442b接触地设置。
导电体405与导电体205形成在相同的层。氧化物431a及氧化物432a与氧化物230a形成在相同的层，氧化物431b及氧化物432b与氧化物230b形成在相同的层。导电体442a及导电体442b与导电体242形成在相同的层。氧化物443a及氧化物443b与氧化物243形成在相同的层。氧化物430c与氧化物230c形成在相同的层。绝缘体450与绝缘体250形成在相同的层。导电体460与导电体260形成在相同的层。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢、水等杂质。因此，可以使晶体管400的阈值电压更大，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
[存储装置3]
图22示出使用根据本发明的一个方式的半导体装置(存储装置)的一个例子。
<存储器件的结构例子>
图22是包括存储器件290的半导体装置的截面图。图22所示的存储器件290除了图7A至图7D所示的晶体管200以外还包括电容器件292。图22相当于晶体管200的沟道长度方向的截面图。
电容器件292包括导电体242b、设置在导电体242b上的绝缘体272及绝缘体273、设置在绝缘体273上的导电体294。即，电容器件292构成MIM(Metal-Insulator-Metal：金属-绝缘体-金属)电容器。另外，电容器件292所包括的一对电极的一方，即导电体242b可以兼作晶体管的源电极或漏电极。另外，电容器件292所包括的介电质层可以兼作设置在晶体管的保护层，即绝缘体272及绝缘体273。因此，电容器件292的制造工序也可以使用晶体管200的制造工序的一部分，所以可以得到一种生产率的高的半导体装置。另外，电容器件292所包括的一对电极的一方，即导电体242b兼作晶体管200的源电极或漏电极，所以可以减小配置晶体管200、电容器件292的面积。
另外，作为导电体294，例如使用可用于导电体242的材料即可。
<存储器件的变形例子>
以下使用图23A、图23B、图24及图25说明与在上述<存储器件的结构例子>中示出的半导体装置不同的根据本发明的一个方式的包括晶体管200及电容器件292的半导体装置的一个例子。注意，在图23A、图23B、图24及图25所示的半导体装置中，对具有与构成在上述实施方式及<存储器件的结构例子>中示出的半导体装置的结构相同功能的结构附加相同附图标记。另外，在本节中，晶体管200及电容器件292的构成材料可以使用在上述实施方式及<存储器件的结构例子>中详细说明的材料。
《存储器件的变形例子1》
以下，使用图23A说明根据本发明的一个方式的包括晶体管200a、晶体管200b、电容器件292a及电容器件292b的半导体装置600的一个例子。
图23A是包括晶体管200a、晶体管200b、电容器件292a及电容器件292b的半导体装置600的沟道长度方向的截面图。如图23A所示，半导体装置600具有以A3-A4的点划线为对称轴的轴对称的结构。导电体242c兼作晶体管200a的源电极和漏电极中的一个以及晶体管200b的源电极和漏电极中的一个。另外，用作插头的导电体240用来使用作布线的导电体246与晶体管200a及晶体管200b连接。如此，通过作为两个晶体管、两个电容器件、布线以及插头的连接关系采用上述结构，可以提供一种可以实现微型化或高集成化的半导体装置。
晶体管200a、晶体管200b、电容器件292a及电容器件292b的各结构及效果可以参照图7A至图7D及图22所示的半导体装置的结构例子。
《存储器件的变形例子2》
以上，作为半导体装置的结构例子示出晶体管200a、晶体管200b、电容器件292a及电容器件292b，但是本实施方式所示的半导体装置不局限于此。例如，如图23B所示，也可以采用半导体装置600及具有与半导体装置600同样的结构的半导体装置通过电容部连接的结构。在本说明书中，将包括晶体管200a、晶体管200b、电容器件292a及电容器件292b的半导体装置称为单元。晶体管200a、晶体管200b、电容器件292a及电容器件292b的结构可以参照上述晶体管200a、晶体管200b、电容器件292a及电容器件292b的记载。
图23B是包括晶体管200a、晶体管200b、电容器件292a及电容器件292b的半导体装置600及具有与半导体装置600同样的结构的单元通过电容部连接的情况的截面图。
如图23B所示，被用作半导体装置600所包括的电容器件292b的一方电极的导电体294b兼作具有与半导体装置600同样的结构的半导体装置601所包括的电容器件的一方电极。另外，虽然未图示，但是被用作半导体装置600所包括的电容器件292a的一方电极的导电体294a兼作在半导体装置600的左侧，即图23B的A1方向上相邻的半导体装置的电容器件的一方电极。另外，在半导体装置601的右侧，即图23B的A2方向上的单元也具有相同结构。换言之，可以构成单元阵列(也可以称为存储器件层)。通过采用上述单元阵列的结构，可以减小相邻单元的间隔，由此可以减小单元阵列的投影面积，而可以实现高集成化。另外，通过将图23B所示的单元阵列的结构配置为矩阵状，可以构成矩阵状的单元阵列。
如上所述，通过以本实施方式所示的结构形成晶体管200a、晶体管200b、电容器件292a及电容器件292b，可以减小单元的面积，而可以实现构成单元阵列的半导体装置的微型化或高集成化。
此外，除了将上述单元阵列配置为平面状之外还可以层叠上述单元阵列。图24示出层叠有n层的单元阵列610的结构的截面图。如图24所示，通过层叠多个单元阵列(单元阵列610_1至单元阵列610_n)，可以集成地配置单元而无需增大单元阵列的占有面积。也就是说，可以构成3D单元阵列。
《存储器件的变形例子3》
图25示出存储单元470具有包括晶体管200T的晶体管层413及四层的存储器件层415(存储器件层415_1至存储器件层415_4)的例子。
存储器件层415_1至存储器件层415_4的每一个包括多个存储器件420。
存储器件420通过导电体424及导电体205与不同存储器件层415所包括的存储器件420及晶体管层413所包括的晶体管200T电连接。
存储单元470由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284密封(为了方便起见，以下称为密封结构)。绝缘体284的周围设置有绝缘体274。另外，绝缘体274、绝缘体284、绝缘体283及绝缘体211设置有导电体440且与元件层411电连接。
另外，在密封结构的内部设置有绝缘体280。绝缘体280具有通过加热释放氧的功能。或者，绝缘体280具有过剩氧区域。
绝缘体211、绝缘体283及绝缘体284优选使用对氢具有高阻挡性的材料。另外，绝缘体214、绝缘体282及绝缘体287优选使用具有俘获或固定氢的功能的材料。
例如，作为上述对氢具有高阻挡性的材料，可以举出氮化硅、氮氧化硅等。另外，作为上述具有俘获或固定氢的功能材料，可以举出氧化铝、氧化铪以及包含铝及铪的氧化物(铝酸铪)等。
注意，在本说明书中，阻挡性是指具有抑制对应的物质的扩散的功能(也可以说是透过性低)。或者，阻挡性是指具有俘获或固定对应的物质(也称为吸杂)的功能。
对用于绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284的材料的结晶结构没有特别的限制，可以采用具有非晶或结晶性的结构即可。例如，作为具有俘获或固定氢的功能的材料，优选使用非晶氧化铝膜。非晶氧化铝的俘获或固定氢的量有时比结晶性高的氧化铝多。
在此，作为绝缘体280中的过剩氧的相对于接触于绝缘体280的氧化物半导体中的氢的扩散的模型，可以考虑如下模型。
氧化物半导体中的氢通过接触于氧化物半导体的绝缘体280扩散到其他结构体。该氢与绝缘体280中的过剩氧起反应成为OH键合，作为OH在绝缘体280中扩散。具有OH键合的氢原子在到达具有俘获或固定氢的功能的材料(典型的是，绝缘体282)时与键合于绝缘体282中的原子(例如，金属原子等)的氧原子起反应，被绝缘体282俘获或固定。另一方面，可认为具有OH键合的过剩氧作为过剩氧留在绝缘体280中。换言之，在该氢的扩散中，绝缘体280中的过剩氧发挥如中介作用的可能性高。
为了满足上述模型，半导体装置的制造工序是重要因素之一。
作为一个例子，在氧化物半导体上形成包含过剩氧的绝缘体280，然后形成绝缘体282。之后，优选进行加热处理。具体而言，该加热处理在含氧气氛、含氮气氛或氧和氮的混合气氛下，以350℃以上，优选以400℃以上的温度进行。加热处理的时间设定为1小时以上，优选为4小时以上，更优选为8小时以上。
通过进行上述加热处理，可以抑制氧化物半导体中的氢通过绝缘体280、绝缘体282及绝缘体287向外部扩散。换言之，可以降低存在于氧化物半导体及该氧化物半导体附近的氢的绝对量。
在进行上述加热处理之后，形成绝缘体283及绝缘体284。绝缘体283及绝缘体284是对氢具有高阻挡性的材料，所以可以抑制向外部扩散的氢或者存在于外部的氢向内部，具体地是氧化物半导体或绝缘体280一侧进入。
注意，示出上述加热处理在形成绝缘体282之后进行的结构，但是不局限于此。例如，上述加热处理也可以在形成晶体管层413之后或者形成存储器件层415_1至存储器件层415_3之后进行。另外，在通过上述加热处理使氢向外部扩散时，氢向晶体管层413的上方或横方向扩散。同样地，在形成存储器件层415_1至存储器件层415_3之后进行加热处理时，氢向上方或横方向扩散。
通过采用上述制造工序而绝缘体211及绝缘体283贴合在一起，可以得到上述密封结构。
如此，通过采用上述结构及上述制造工序，可以提供一种使用氢浓度得到降低的氧化物半导体的半导体装置。由此，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。
本实施方式所示的结构和方法等可以与其他实施方式及实施例等所示的结构和方法等适当地组合而实施。
(实施方式4)
在本实施方式中，参照图26A、图26B以及图27A至图27H，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构例子>
图26A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440及控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对从外部输入的控制信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。控制信号CE是芯片使能信号，控制信号WE是写入使能信号，并且控制信号RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
此外，虽然在图26A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图26B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图27A至图27H中说明能够适合用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图27A至图27C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(Dynamic Oxide SemiconductorRandom Access Memory，动态氧化物半导体随机存取存储器)。图27A所示的存储单元1471包括晶体管M1及电容器CA。此外，晶体管M1包括栅极(有时称为顶栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
在此，图27A所示的存储单元1471对应于图22所示的存储装置。就是说，晶体管M1对应于晶体管200，电容器CA对应于电容器件292。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图27B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图27C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极低。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。或者，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图27D至图27G示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图27D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。此外，晶体管M2包括顶栅极(有时简单地称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM，非易失性氧化物半导体RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
在此，图27D所示的存储单元1474对应于图19所示的存储装置。就是说，晶体管M2对应于晶体管200，电容器CB对应于电容器100，晶体管M3对应于晶体管300，布线WBL对应于布线1003，布线WOL对应于布线1004，布线BGL对应于布线1006，布线CAL对应于布线1005，布线RBL对应于布线1002，布线SL对应于布线1001。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图27E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图27F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图27G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极低。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至存储单元1477也是同样的。
此外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、晶体管M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
此外，图27H示出3晶体管1电容器的增益单元型存储单元的一个例子。图27H所示的存储单元1478包括晶体管M4至晶体管M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、布线RWL、布线WWL、布线BGL及布线GNDL电连接。布线GNDL是供应低电平电位的布线。此外，也可以将存储单元1478电连接到布线RBL、布线WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。此外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
此外，晶体管M5、晶体管M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至晶体管M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、晶体管M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极低。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。另外,也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
一般来说，在计算机等半导体装置中，根据用途使用各种存储装置(存储器)。图28以层级示出各种存储装置。位于上层的存储装置需要越快访问速度，位于下层的存储装置需要越大存储容量及越高存储密度。在图28中，从最上层依次示出CPU等在运算处理装置中作为寄存器安装的存储器、SRAM(Static Random Access Memory；静态随机存取存储器)、DRAM(Dynamic Random Access Memory；动态随机存取存储器)、3DNAND存储器。
由于用来暂时储存运算结果等，所以在CPU等运算处理装置中作为寄存器安装的存储器的来自运算处理装置的访问频率高。因此，比存储容量更需要快工作速度。另外，寄存器也具有保持运算处理装置的设定数据等的功能。
SRAM例如用于高速缓冲存储器。高速缓冲存储器具有复制保持在主存储器的数据的一部分而保持的功能。通过将使用频率高的数据复制到高速缓冲存储器中，可以提高对数据的访问速度。
DRAM例如用于主存储器。主存储器具有保持从存储器(storage)读出的程序或数据的功能。DRAM的存储密度大致为0.1至0.3Gbit/mm2。
3DNAND存储器例如用于存储器(storage)。存储器(storage)具有保持需要长期储存的数据或运算处理装置所使用的各种程序等的功能。因此，存储器(storage)比工作速度更需要大存储容量及高存储密度。用于存储器(storage)的存储装置的存储密度大致为0.6至6.0Gbit/mm2。
本发明的一个方式的存储装置能够长期间保持数据且其工作速度快。本发明的一个方式的存储装置可以作为位于包括高速缓冲存储器的阶层和主存储器的阶层的双方的边界区域901的存储装置适当地使用。另外，本发明的一个方式的存储装置可以作为位于包括主存储器的阶层和存储器(storage)的阶层的双方的边界区域902的存储装置适当地使用。
本发明的一个方式的存储装置可以作为用于服务器、笔记本型计算机、智能手机、游戏机、图像传感器、IoT(Internet of Things：物联网)以及医疗等的存储装置适当地使用。
本实施方式可以与其他实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式5)
在本实施方式中，参照图29A和图29B说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图29A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图29B所示那样与印刷线路板(PCB(Printed Circuit Board))1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、快闪存储器1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于快闪存储器1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作快闪存储器1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB(Universal Serial Bus))、高清晰度多媒体接口(HDMI(High-Definition Multimedia Interface))(注册商标)等。
网络电路1216具有局域网(LAN(Local Area Network))等网络用电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及快闪存储器1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式、实施例等所示的结构适当地组合而实施。
(实施方式6)
本实施方式示出安装有上述实施方式所示的存储装置等的电子构件及电子设备的一个例子。
<电子构件>
首先，参照图30A和图30B对组装有存储装置720的电子构件的例子进行说明。
图30A示出电子构件700及安装有电子构件700的基板(电路板704)的立体图。图30A所示的电子构件700在模子711内包括存储装置720。在图30A中，省略电子构件700的一部分以表示其内部。电子构件700在模子711的外侧包括连接盘(land)712。连接盘712电连接于电极焊盘713，电极焊盘713通过引线714电连接于存储装置720。电子构件700例如安装于印刷电路板702。通过组合多个该电子构件并使其分别在印刷电路板702上电连接，由此完成电路板704。
存储装置720包括驱动电路层721及存储电路层722。
图30B示出电子构件730的立体图。电子构件730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件730中，封装衬底732(印刷电路板)上设置有插板(interposer)731，插板731上设置有半导体装置735及多个存储装置720。
电子构件730示出将存储装置720用作高宽带存储器(HBM：High BandwidthMemory)的例子。另外，半导体装置735可以使用CPU、GPU、FPGA等集成电路(半导体装置)。
封装衬底732可以使用陶瓷衬底、塑料衬底、玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。
插板731具有多个布线并电连接端子间距不同的多个集成电路的功能。多个布线由单层或多层构成。另外，插板731具有将设置于插板731上的集成电路与设置于封装衬底732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiring substrate)”或“中间衬底”。另外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装衬底732电连接。另外，在使用硅插板的情况下，也可以使用TSV(Through SiliconVia：硅通孔)作为贯通电极。
作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，树脂插板更易于形成微细的布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
另外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使存储装置720与半导体装置735的高度一致。
为了将电子构件730安装在其他的衬底上，可以在封装衬底732的底部设置电极733。图30B示出用焊球形成电极733的例子。通过在封装衬底732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极733也可以使用导电针形成。通过在封装衬底732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与其他实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式7)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图31A至图31E示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图31A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于存储器芯片1105等。
图31B是SD卡的外观示意图，图31C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于存储器芯片1114等。
图31D是SSD的外观示意图，图31E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式8)
根据本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图32A至图32H示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、用于台式或笔记本式信息终端等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、电子书阅读器、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的GPU或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图32A至图32H示出电子设备的例子。
[信息终端]
图32A示出信息终端之一的移动电话机(智能手机)。信息终端5100包括外壳5101及显示部5102，作为输入接口在显示部5102中具备触控面板，并且在外壳5101上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5100，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5102上的应用程序、识别由使用者输入到显示部5102所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5102上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
图32B示出笔记本式信息终端5200。笔记本式信息终端5200包括信息终端主体5201、显示部5202及键盘5203。
与上述信息终端5100同样，通过将本发明的一个方式的芯片应用于笔记本式信息终端5200，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用笔记本式信息终端5200，可以研发新颖的人工智能。
注意，在上述例子中，图32A及图32B分别示出智能手机及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机及笔记本式信息终端以外的信息终端。作为智能手机及笔记本式信息终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、台式信息终端、工作站等。
[游戏机]
图32C示出作为游戏机的一个例子的便携式游戏机5300。便携式游戏机5300包括外壳5301、外壳5302、外壳5303、显示部5304、连接部5305及操作键5306等。可以将外壳5302及外壳5303从外壳5301拆卸。通过将设在外壳5301中的连接部5305安装到其他外壳(未图示)，可以将输出到显示部5304的影像输出到其他视频显示设备(未图示)。此时，外壳5302及外壳5303分别可以被用作操作部。由此，多个游戏玩者可以同时玩游戏。可以将上述实施方式所示的芯片嵌入到设置在外壳5301、外壳5302及外壳5303的衬底的芯片等。
另外，图32D示出游戏机之一的固定式游戏机5400。固定式游戏机5400以无线或有线连接有控制器5402。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5300及固定式游戏机5400等游戏机，可以实现低功耗的游戏机。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
再者，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5300，可以实现具备人工智能的便携式游戏机5300。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5300，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5300玩需要多个游戏玩者的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图32C及图32D示出便携式游戏机及固定式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[大型计算机]
将本发明的一个方式的GPU或芯片可以应用于大型计算机。
图32E示出作为大型计算机的一个例子的超级计算机5500。图32F示出超级计算机5500所包括的机架(rack mount)式计算机5502。
超级计算机5500包括机架5501及多个机架式计算机5502。注意，多个计算机5502容纳在机架5501中。另外，计算机5502设有多个基板5504，在该基板上可以安装上述实施方式所说明的GPU或芯片。
超级计算机5500主要是适合于科学计算的大型计算机。科学计算需要以高速进行庞大的运算，因此功耗大且芯片的发热高。通过将本发明的一个方式的GPU或芯片应用于超级计算机5500，可以实现低功耗的超级计算机。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路及模块带来的负面影响。
在图32E及图32F中，作为大型计算机的一个例子示出超级计算机，然而应用本发明的一个方式的GPU或芯片的大型计算机不局限于此。作为应用本发明的一个方式的GPU或芯片的大型计算机，例如可以举出提供服务的计算机(服务器)、大型通用计算机(主机)等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图32G是示出移动体的一个例子的汽车室内的前挡风玻璃周边的图。图32G示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
通过显示速度表、转速计、行驶距离、燃料表、排档状态、空调的设定，显示面板5701至显示面板5703可以提供其他各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[电器产品]
图32H示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
作为电器产品的一个例子说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
[实施例]
在本实施例中，对金属氧化物膜的聚集方式进行分析。具体而言，对包括金属氧化物膜的样品进行选区电子衍射(SAED：Selected Area Electron Diffraction)。另外，利用暗场观察法及明场观察法观察该样品。
首先，说明在本实施例中使用的样品。
首先，制造样品。如图33A所示，该样品包括衬底800、衬底800上的氧化膜801、氧化膜801上的金属氧化物膜802。衬底800是包含硅的衬底。氧化膜801是通过在氯化氢(HCl)气氛下对衬底800的表面进行热处理而形成的厚度为100nm的氧化硅膜。金属氧化物膜802是通过溅射法形成的厚度为3μm的IGZO膜。金属氧化物膜802通过如下条件形成：使用In：Ga：Zn＝4：2：4.1[原子个数比]的氧化物靶材；作为成膜气体使用氩气体30sccm及氧气体15sccm；成膜压力为0.4Pa；成膜功率为500W；衬底温度为200℃；将靶材与衬底间的距离为60nm。
接着，使用聚焦离子束(FIB：Focused Ion Beam)加工上述样品，来制造截面观察用样品及平面观察用样品。
以上是在本实施例中使用的样品的说明。
为了确认金属氧化物膜802的结晶结构，对截面观察用样品进行SAED。SAED使用日立高新技术公司制造的透射电子显微镜H-9500。另外，SAED的测量区域(有时称为选区区域)的直径大约为3μm。
由于金属氧化物膜802的厚度厚，所以在通过进行SAED而取得的选区衍射图案中可以提高电子束的斑点的强度。
图33B及图33C示出通过进行SAED取得的截面观察用样品的选区衍射图案。图33B及图33C所示的选区衍射图案的选区区域分别是在图33A中以虚线的圆圈表示的区域810、区域811。换言之，图33B是选区区域位于金属氧化物膜802时的选区衍射图案。另外，图33C是选区区域横跨金属氧化物膜802、氧化膜801及衬底800时的选区衍射图案。
在图33B及图33C所示的选区衍射图案中，在中心观察的斑点是透过波(000)的斑点。另外，在图33B中以虚线围绕的区域表示且在中心的上方观察的弓状的斑点是衍射波(009)的斑点。从图33B可知：金属氧化物膜802是CAAC-IGZO膜。
接着，通过利用抽取透过波而成像的方法的明场观察法观察截面观察用样品的明场的电子显微镜图像(也称为明视场图像)。注意，用来成像的透过波通过以使该透过波透过且遮蔽衍射波的方式配置物镜光阑来抽出。明视场图像的观察使用日立高新技术公司制造的透射电子显微镜H-9500。
图34示出截面观察用样品的明视场图像。图34是金属氧化物膜802及氧化膜801的明视场图像。
如图34所示，在截面观察用样品的明视场图像中，在金属氧化物膜802中观察到特殊的明暗对比。可认为该明暗对比包括起因于不同结晶取向的信息。因此，可知：在金属氧化物膜802中存在有几十nm的尺寸的取向序列不同的区域。
接着，为了确认金属氧化物膜802的部分取向状态，使用抽出特定的衍射波成像的方法的暗场观察法观察截面观察用样品的暗场电子显微镜图像(也称为场图像)。注意，用来成像的衍射波通过以使该衍射波透过且遮蔽透过波的方式配置物镜光阑来抽出。另外，衍射波在选区衍射图案中作为斑点被观察，所以有时将暗场图像称为在使用物镜光阑抽出在选区衍射图案中观察的衍射波的斑点时的暗场图像。在暗场图像的观察中使用日立高新技术公司制造的透射电子显微镜H-9500。
图35A示出截面观察用样品的选区电子衍射图案。图35A是金属氧化物膜802表面附近的截面观察用样品的选区衍射图案。
另外，图35B至图35D示出截面观察用样品的暗场图像。图35B至图35D是利用在图35A所示的选区衍射图案中观察的衍射波(009)的斑点的金属氧化物膜802表面附近的暗场图像。图35B是使用物镜光阑抽出在图35A中以虚线所示的区域820(衍射波(009)的斑点的左侧)而得的暗场图像。另外，图35C是使用物镜光阑抽出在图35A中以虚线所示的区域821(衍射波(009)的斑点的中央及其周边)时的暗场图像。另外，图35D是使用物镜光阑抽出在图35A中以虚线所示的区域822(衍射波(009)的斑点的右侧)时的暗场图像。注意，图35B至图35D所示的暗场图像都在金属氧化物膜802的最上部的表面附近成像并且都是同一视场。
根据图35C，在抽出区域821时的暗场图像中，不能明显地观察到具有特殊取向状态的区域。另一方面，根据图35B及图35D，在抽出区域820或区域822时的暗场图像中，观察到从衬底面的法线方向稍微倾斜的帯状的明暗对比。注意，在上述截面观察中，包括通过FIB加工制造的样品的厚度作为纵深方向的信息，所以有可能CAAC结构的取向有序列向衬底面的法线方向倾斜而形成结晶层。
接着，为了尽量减少纵深方向上的信息，制造只在纵深方向上加工为薄(薄片化)的截面观察用样品，对该截面观察用样品进行选区衍射图案及暗场图像的观察。
图36A示出薄片化了的截面观察用样品的选区电子衍射图案。图36A是氧化膜801附近的薄片化了的截面观察用样品的选区衍射图案。
另外，图36B至图36D示出截面观察用样品的暗场图像。图36B至图36D是利用在图36A所示的选区衍射图案中观察的衍射波(009)的斑点的氧化膜801附近的暗场图像。图36B是使用物镜光阑抽出在图36A中以虚线所示的区域830(衍射波(009)的斑点的左侧)时的暗场图像。另外，图36C是使用物镜光阑抽出在图36A中以虚线所示的区域831(衍射波(009)的斑点的中央及其周边)时的暗场图像。另外，图36D是使用物镜光阑抽出在图36A中以虚线所示的区域832(衍射波(009)的斑点的右侧)时的暗场图像。注意，图36B至图36D所示的暗场图像都在氧化膜801的附近成像并且都是同一视场。
从图36B至图36D观察到宽度为10nm左右且示出向衬底面的法线方向延伸的取向区域的帯状的明暗对比。再者，也可以确认到：在金属氧化物膜802中，与氧化膜801的界面之间的距离小于1nm的地点开始结晶层的成长，向衬底面的法线方向倾斜2度至3度左右而取向。
为了评价薄片化了的截面观察用样品中的观察为帯状的明暗对比的具有长距离秩序的结晶层的分布，观察使用物镜光阑抽出平面观察用样品的以衍射波(100)的斑点的暗场图像的观察。在观察平面观察用样品的选区电子衍射图案及暗场图像时，使用日本电子株式会社制造的原子分辨率分析电子显微镜JEM-ARM200F。
图37A示出平面观察用样品的选区电子衍射图案。图37A是金属氧化物膜802的平面观察用样品的选区衍射图案。
另外，图37B至图37D示出平面观察用样品的暗场图像。图37B至图37D是利用在图37A所示的选区衍射图案中观察的衍射波(100)的斑点的金属氧化物膜802的暗场图像。另外，图37B是使用物镜光阑抽出在图37A中以虚线所示的区域840(衍射波(100)的一个斑点的左侧)时的暗场图像。另外，图37C是使用物镜光阑抽出在图37A中以虚线所示的区域841(衍射波(100)的一个斑点的中央及其周边)时的暗场图像。另外，图37D是使用物镜光阑抽出在图37A中以虚线所示的区域842(衍射波(100)的一个斑点的右侧)时的暗场图像。注意，图37B至图37D所示的暗场图像都是同一视场。
在图37B至图37D中，在金属氧化物膜802中以衍射波(100)的斑点表示的取向序列被观察为以100nm左右的尺寸分布且倾斜几度取向的区域和其垂直取向区域连接的暗场图像的明暗对比。
如此，可知：在CAAC-IGZO膜中，结晶的取向性在从大于原子级的纳米到块体的中间区域(所謂介观的区域)也连续地连接。
以上，本实施例所示的结构、方法等的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[符号说明]
100：电容器、110：导电体、112：导电体、115：导电体、120：导电体、125：导电体、130：绝缘体、140：导电体、142：绝缘体、145：绝缘体、150：绝缘体、152：绝缘体、153：导电体、154：绝缘体、156：绝缘体、200：晶体管、200_n：晶体管、200_1：晶体管、200a：晶体管、200b：晶体管、200T：晶体管、205：导电体、205a：导电体、205b：导电体、210：绝缘体、211：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、217：绝缘体、218：导电体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230A：氧化膜、230b：氧化物、230B：氧化膜、230c：氧化物、230c1：氧化物、230c2：氧化物、230C：氧化膜、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、242：导电体、242a：导电体、242A：导电膜、242b：导电体、242B：导电层、242c：导电体、243：氧化物、243a：氧化物、243A：氧化膜、243b：氧化物、243B：氧化物层、246：导电体、246a：导电体、246b：导电体、250：绝缘体、250A：绝缘膜、260：导电体、260a：导电体、260A：导电膜、260b：导电体、260B：导电膜、265：密封部、265a：密封部、265b：密封部、272：绝缘体、273：绝缘体、274：绝缘体、280：绝缘体、282：绝缘体、283：绝缘体、284：绝缘体、286：绝缘体、287：绝缘体、290：存储器件、292：电容器件、292a：电容器件、292b：电容器件、294：导电体、294a：导电体、294b：导电体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、400：晶体管、405：导电体、411：组件层、413：晶体管层、415：存储器件层、415_1：存储器件层、415_3：存储器件层、415_4：存储器件层、420：存储器件、424：导电体、430c：氧化物、431a：氧化物、431b：氧化物、432a：氧化物、432b：氧化物、440：导电体、442a：导电体、442b：导电体、443a：氧化物、443b：氧化物、450：绝缘体、460：导电体、460a：导电体、460b：导电体、470：存储单元、600：半导体装置、601：半导体装置、610：单元阵列、610_1：单元阵列、610_n：单元阵列、700：电子构件、702：印刷电路板、704：电路板、711：模塑、712：连接盘、713：电极焊盘、714：金属丝、720：存储装置、721：驱动电路层、722：存储电路层、730：电子构件、731：插板、732：封装衬底、733：电极、735：半导体装置、800：衬底、801：氧化膜、802：金属氧化物膜、810：区域、811：区域、820：区域、821：区域、822：区域、830：区域、831：区域、832：区域、840：区域、841：区域、842：区域、901：边界区域、902：边界区域、1001：布线、1002：布线、1003：布线、1004：布线、1005：布线、1006：布线、1007：布线、1008：布线、1009：布线、1010：布线、1100：USB存储器、1101：外壳、1102：盖子、1103：USB连接器、1104：基板、1105：存储器芯片、1106：控制器芯片、1110：SD卡、1111：外壳、1112：连接器、1113：基板、1114：存储器芯片、1115：控制器芯片、1150：SSD、1151：外壳、1152：连接器、1153：基板、1154：存储器芯片、1155：存储器芯片、1156：控制器芯片、1200：芯片、1201：PCB、1202：凸块、1203：母板、1204：GPU模块、1211：CPU、1212：GPU、1213：模拟运算部、1214：存储控制器、1215：接口、1216：网络电路、1221：DRAM、1222：快闪存储器、1400：存储装置、1411：外围电路、1420：行电路、1430：列电路、1440：输出电路、1460：控制逻辑电路、1470：存储单元阵列、1471：存储单元、1472：存储单元、1473：存储单元、1474：存储单元、1475：存储单元、1476：存储单元、1477：存储单元、1478：存储单元、5100：信息终端、5101：外壳、5102：显示部、5200：笔记本式信息终端、5201：本体、5202：显示部、5203：键盘、5300：便携式游戏机、5301：外壳、5302：外壳、5303：外壳、5304：显示部、5305：连接部、5306：操作键、5400：固定式游戏机、5402：控制器、5500：超级计算机、5501：机架、5502：计算机、5504：基板、5701：显示面板、5702：显示面板、5703：显示面板、5704：显示面板、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门

Claims (6)

1.一种包括晶体管的半导体装置，
其中，所述晶体管包括：
第一导电体；
所述第一导电体上的第一绝缘体；
所述第一绝缘体上的设置有槽部的氧化物；
配置在所述氧化物中的不与所述槽部重叠的区域的第二导电体及第三导电体，
位于所述第二导电体与所述第三导电体间且配置在所述氧化物的所述槽部的第二绝缘体；以及
所述第二绝缘体上的第四导电体，
所述第四导电体的底面低于所述第二导电体的底面及所述第三导电体的底面，
并且，在看所述晶体管的沟道长度的截面时，所述槽部的底面的端部具有曲率。
2.根据权利要求1所述的半导体装置，其中所述槽部的深度为5nm以上且30nm以下。
3.一种包括晶体管的半导体装置，
其中所述晶体管包括：
第一导电体；
所述第一导电体上的第一绝缘体；
所述第一绝缘体上的第一氧化物；
所述第一氧化物上的第二氧化物；
所述第二氧化物上的第二导电体、第三导电体以及配置在所述第二导电体与所述第三导电体间的第三氧化物；
所述第三氧化物上的第二绝缘体；
所述第二绝缘体上的第四导电体；以及
所述第二导电体及所述第三导电体上的第三绝缘体，
所述第四导电体的顶面与所述第二绝缘体的顶面及所述第三氧化物的顶面大致对齐，
所述第二氧化物具有第一槽部，
所述第三绝缘体具有第二槽部，
所述第一槽部的侧壁与所述第二槽部的侧壁大致对齐，
所述第四导电体的底面低于所述第二导电体的底面及所述第三导电体的底面，
并且，在看所述晶体管的沟道长度的截面时，所述第一槽部的底面的端部具有曲率。
4.根据权利要求3所述的半导体装置，其中所述第一槽部的深度为5nm以上且30nm以下。
5.根据权利要求3或4所述的半导体装置，
其中所述第二氧化物包含铟，
并且所述第三氧化物包含铟、元素M(M是镓、铝、钇或锡)及锌。
6.根据权利要求5所述的半导体装置，
其中所述第二氧化物中的相对于主要成分的金属元素的所述铟的原子个数比大于所述第三氧化物中的相对于主要成分的金属元素的所述铟的原子个数比。
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