CN114424339A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

提供一种适于高集成化的半导体装置。该半导体装置包括：衬底上的设置有包括氧化物半导体的第一晶体管的第一层；第一层上的第二层；第二层上的设置有包括氧化物半导体的第二晶体管的第三层；第一层与第二层间的第四层；以及第二层与第三层间的第五层，其中，第一层的总内部应力和第三层的总内部应力作用于第一方向上，第二层的总内部应力作用于与第一方向相反的方向上，并且，第四层及第五层包括具有阻挡性的层。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置、电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(也简称为显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis alignedcrystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1及非专利文献2)。
非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。
[先行技术文献]
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“SID Symposium Digest of TechnicalPapers”，2012，volume 43，issue 1，p.183-186
[非专利文献2]S.Yamazaki et al.，“Japanese Journal of Applied Physics”，2014，volume 53，Number 4S，p.04ED18-1-04ED18-10
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种可靠性良好的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够进行微型化或高集成化的半导体装置。另外，根据本发明的一个方式可以提供一种低功耗的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。并且，本发明的一个方式不需要实现所有上述目的。另外，说明书、附图以及权利要求书等的记载中显然存在上述目的以外的目的，另外，可以从说明书、附图以及权利要求书等的记载中获得上述目的以外的目的。
解决技术问题的手段
本发明的一个方式包括：衬底上的设置有包括氧化物半导体的第一晶体管的第一层；第一层上的第二层；以及第二层上的设置有包括氧化物半导体的第二晶体管的第三层，其中，第一层的总内部应力和第三层的总内部应力作用于第一方向上，并且，第二层的总内部应力作用于与第一方向相反的方向上。
本发明的一个方式包括：衬底上的设置有包括氧化物半导体的第一晶体管的第一层；第一层上的第二层；第二层上的设置有包括氧化物半导体的第二晶体管的第三层；第一层与第二层间的第四层；以及第二层与第三层间的第五层，其中，第一层的总内部应力和第三层的总内部应力作用于第一方向上，第二层的总内部应力作用于与第一方向相反的方向上，并且，第四层及第五层包括具有阻挡性的膜。
在上述中，第四层的总内部应力及第五层的总内部应力作用于第一方向上。
在上述中，具有阻挡性的膜抑制氢及杂质的扩散。
在上述中，第四层对第一层进行密封，并且第五层对第三层进行密封。
在上述中，第二层包括被用作布线的导电体。
在上述中，氧化物半导体为In-Ga-Zn氧化物。
发明效果
根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式，可以提供一种能够进行微型化或高集成化的半导体装置。另外，根据本发明的一个方式可以提供一种低功耗的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。并且，本发明的一个方式不需要具有所有上述效果。另外，说明书、附图以及权利要求书等的记载中显然存在上述效果以外的效果，可以从说明书、附图以及权利要求书等的记载中获得上述效果以外的效果。
附图简要说明
图1A、图1B是根据本发明的一个方式的半导体装置的截面图。
图2A、图2B、图2C、图2D是根据本发明的一个方式的半导体装置的截面图及俯视图。
图3A、图3B、图3C、图3D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图4A、图4B、图4C、图4D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图5A、图5B、图5C、图5D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图6A、图6B、图6C、图6D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图7A、图7B、图7C、图7D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图8A、图8B、图8C、图8D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图9A、图9B、图9C、图9D是示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图10A、图10B、图10C是根据本发明的一个方式的半导体装置的截面图及俯视图。
图11A、图11B、图11C、图11D是根据本发明的一个方式的半导体装置的截面图及俯视图。
图12是示出根据本发明的一个方式的存储装置的结构的截面图。
图13是示出根据本发明的一个方式的存储装置的结构的截面图。
图14是示出根据本发明的一个方式的存储装置的结构的截面图。
图15A、图15B是示出根据本发明的一个方式的存储装置的结构例子的方框图及立体图。
图16A、图16B、图16C、图16D、图16E、图16F、图16G、图16H是示出根据本发明的一个方式的存储装置的结构例子的电路图。
图17A、图17B是根据本发明的一个方式的半导体装置的示意图。
图18A、图18B、图18C、图18D、图18E是根据本发明的一个方式的存储装置的示意图。
图19A、图19B、图19C、图19D、图19E、图19F、图19G、图19H是示出根据本发明的一个方式的电子设备的图。
图20A、图20B是说明本实施例中的样品的截面STEM观察结果的图。
图21是说明本实施例中的样品的截面STEM观察结果的图。
图22A、图22B是说明本实施例中的样品所包括的晶体管的Id-Vg测量结果的图。
图23A、图23B是说明本实施例中的样品所包括的晶体管的阈值变动对各晶体管200的场效应迁移率(μFEs)带来的影响的图。
图24A、图24B是说明本实施例中的样品所包括的晶体管的Id-Vg测量结果及迁移率的测量结果的图。
图25是说明本实施例中的样品所包括的晶体管的关态泄漏电流的测量结果的图。
图26A、图26B是说明本实施例中的样品所包括的晶体管的写入速度的图。
图27是说明本实施例中的样品所包括的晶体管被用作多值存储器时的写入工作及保持测试结果的图。
图28是说明本实施例中的样品所包括的晶体管的多值工作中的写入时间及删除时间的图。
图29是说明本实施例中的样品所包括的晶体管的二值工作中的改写耐性测试结果的图。
图30是说明本实施例中的样品所包括的晶体管的截止频率fT的评价的图。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为显而易见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地被减薄，但是为了便于理解有时不反映于附图中。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有形成沟道的区域(以下也称为沟道形成区域)，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限定于一个值。因此，在本说明书中，沟道长度是沟道形成区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指在晶体管的俯视图中半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的垂直于沟道长度方向的沟道形成区域的长度。此外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限定于一个值。因此，在本说明书中，沟道宽度是沟道形成区域中的任一个值、最大值、最小值或平均值。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要一个假设，即已知半导体的形状。因此，当半导体的形状不确定时，难以准确地测定实效沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的缺陷态密度变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。另外，有时水也用作杂质。另外，有时例如由于杂质的混入导致氧空位形成在氧化物半导体中。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
注意，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的情况。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS晶体管换称为包含金属氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的漏极电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
在本实施方式中，说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
<半导体装置的结构例子>
图1是包括根据本发明的一个方式的晶体管200的半导体装置的截面图。注意，为了明确起见，在图1所示的半导体装置中省略一部分构成要素。
如图1A所示，本发明的一个方式的半导体装置10包括衬底11、衬底上的调整层12、包括晶体管的层14、调整层16以及包括晶体管的层18，由各层构成叠层结构。另外，包括晶体管的层14至少设置有一个以上的晶体管200_1，包括晶体管的层18至少设置有一个以上的晶体管200_2。
注意，晶体管200_1及晶体管200_2既可以具有不同结构，又可以具有相同结构。另外，在以下说明书中，有时将晶体管200_1及晶体管200_2总称为晶体管200。
在此，在晶体管200中，优选将被用作氧化物半导体的金属氧化物(下面也称为氧化物半导体)用于包括形成沟道的区域(下面也称为沟道形成区域)的半导体。
作为氧化物半导体优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。另外，作为氧化物半导体优选使用In-Ga-Zn氧化物、In-Ga氧化物及In-Zn氧化物。
由于将氧化物半导体用于沟道形成区的晶体管200在非导通状态下的泄漏电流极小，所以可以提供功耗低的半导体装置。
此外，通过使用氧化物半导体，可以层叠各种元件来立体地集成化。也就是说，可以通过溅射法等形成氧化物半导体，由此可以形成不但在衬底的平面上设置有电路而且在垂直方向上也设置有电路的立体集成电路(三维集成电路)。
另一方面，随着半导体装置的高集成化，曝光工序所需的掩摸对准(对准)的精度也得到提高。另外，设计中的对准的余地趋于减小。
另外，在被高集成化时，随着形成叠层结构的膜总数的增加，从沉积在衬底上的薄膜发生的内部应力也增加。在平行成分的内部应力作用于衬底内时，衬底及衬底上的半导体装置中发生应变而在曝光工序中发生焦点的偏离，由此有时发生焦点模糊。另外，当在衬底中发生应变时，在将其安装到装置时，不能吸附衬底或者即使能够进行吸附衬底也处于不稳定的状态。并且，有时发生对于对准的偏离。
在此，内部应力有拉伸应力和压缩应力的两个方向。例如，拉伸应力在衬底与薄膜的界面作用于对于膜拉伸的方向上和对于衬底收缩的方向上。由此，在衬底较薄且机械强度不充分强的情况下，衬底以被成膜面成为凹面的方式变形。另一方面，在衬底较厚或者机械强度充分强而薄膜不能承受拉伸应力的情况下，有时在膜面上产生裂缝。
另外，拉伸应力在衬底与薄膜的界面作用于对于膜压缩的方向上和对于衬底拉伸的方向上。由此，在衬底较薄且机械强度不充分强的情况下，衬底以被成膜面成为凸面的方式变形。另一方面，在衬底较厚或者机械强度充分强而薄膜不能承受拉伸应力的情况下，膜从衬底面浮空，在整个面发生裂缝而被剥离，有时所剥离的膜彼此重叠。
由此，在进行高集成化时，被要求设计中的对准的严密性，但由于衬底的应变容易发生对准的偏离。
尤其是，在半导体装置具有重复叠层结构时，每个重复单位的层结构的内部应力，即构成每个重复单位的层结构的所有膜的内部应力的总和(也被称为总内部应力)为同一方向。由此，越层叠重复单位的层结构，施加到一个方向上的总内部应力越大。
于是，在具有重复n(n为2以上的自然数)层的层结构的叠层结构中，优选在第n-1层的结构与第n层的层结构间设置调整层。调整层具有每个重复单位的总内部应力和相反方向的内部应力。具体而言，当在每个重复单位中总内部应力作用于压缩方向上时，优选采用调整层的总内部应力作用于拉伸方向上的层结构。
由此，如图1A所示的半导体装置10那样，优选在包括晶体管的层14与包括晶体管的层18间设置调整层16。
具体而言，在包括晶体管的层14及包括晶体管的层18中，总内部应力作用于相同方向上。另一方面，调整层16的总内部应力作用于与包括晶体管的层14或包括晶体管的层18相反方向上。
在此，调整层16的总内部应力的方向与包括晶体管的层14及包括晶体管的层18的总内部应力的方向相反即可。换言之，在调整层16具有叠层结构时，不需要调整层16所包括的所有层都作用于与包括晶体管的层14及包括晶体管的层18相反的方向上。将调整层16看作一个层时的内部应力在与包括晶体管的层14及包括晶体管的层18相反方向上起作用即可。由此，作为调整层16中的接触于包括晶体管的层的膜，也可以包括被用作缓冲层的膜。该缓冲膜的内部应力有时作用于与包括晶体管的层14及包括晶体管的层18相同方向上。
另外，调整层16可以兼用作布线层。由此，调整层16有时包括导电体。具体而言，也可以包括电连接晶体管200_1与晶体管200_2的导电体。另外，也可以引导与晶体管200_1或晶体管200_2电连接的布线。
另外，调整层12根据需要配置即可，不是必须设置的构成要素。另外，虽然未图示，但是也可以在包括晶体管的层18上设置调整层。
通过具有上述结构，在垂直方向上也设置有电路的立体集成电路(三维集成电路)中，衬底没有应变，所以可以减小对准余地，由此可以提高设计的自由度。
<半导体装置的应用例子>
以下，使用图1B说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
如图1B所示，本发明的一个方式的半导体装置20包括衬底21、具有阻挡性的绝缘体23、包括晶体管的层24、调整层26、具有阻挡性的绝缘体27以及包括晶体管的层28，由各层构成叠层结构。另外，包括晶体管的层24至少设置有一个以上的晶体管200_1，包括晶体管的层28至少设置有一个以上的晶体管200_2。
晶体管200在包括形成沟道的区域的半导体中使用容易层叠的氧化物半导体。
另一方面，晶体管200所包括的氧化物半导体因氢、水或金属氧化物等杂质而电特性变动的可能性增高，所以优选遮蔽杂质从外部进入。
于是，优选使用具有阻挡性的绝缘体23或具有阻挡性的绝缘体27对包括晶体管的层24及包括晶体管的层28进行密封。
另外，在本说明书中，抑制杂质的功能是指抑制该杂质中的任一个或所有杂质的扩散的功能。另外，有时将具有抑制杂质的扩散的功能的膜称为杂质不容易透过的膜、杂质的透过性较低膜、对杂质具有阻挡性的膜、对于杂质的阻挡膜等。另外，在阻挡膜具有导电性时，该阻挡膜有时被称为导电阻挡膜。
具有阻挡性的绝缘体23以与包括晶体管的层24的底面、顶面、侧面接触的方式设置。具有阻挡性的绝缘体23通过沉积具有阻挡性的绝缘体多次来可以形成。
例如，绝缘体23可以由至少三层膜形成。具体而言，沉积第一具有阻挡性的绝缘膜，然后形成包括晶体管的层。在包括晶体管的层上沉积第二具有阻挡性的绝缘膜。接着，去除包括晶体管的层以及第二具有阻挡性的绝缘膜的一部分而使第一具有阻挡性的绝缘膜露出。接着，优选以与第一具有阻挡性的绝缘膜的被露出的面、包括晶体管的层的侧面及第二具有阻挡性的绝缘膜的顶面及侧面接触的方式沉积具有第三阻挡性的膜。
通过上述结构，可以由具有阻挡性的绝缘体23对晶体管200_1进行密封。
具体而言，作为具有阻挡性的绝缘体，氧化铝等金属氧化物或氮化硅等氮化物有时具有抑制氧的扩散的功能(以下，也称为阻挡性)。尤其是，在与氧化硅进行比较时，氧化铝及氮化硅具有抑制氧或水、氢等杂质的扩散的功能。
由此，作为具有阻挡性的绝缘体23或具有阻挡性的绝缘体27例如可以使用氮化硅。另外，除此之外，例如可以使用氧化铝、氧化铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅等氮化物。
另外，一般来说，上述具有阻挡性的膜有其内部应力较高的倾向。
由此，在具有阻挡性的绝缘体23的总内部应力作用于与包括晶体管的层24的总内部应力相同方向上时，通过设置调整层26，可以减少衬底21的应变。由此，在形成设置在调整层26上的具有阻挡性的绝缘体23与包括晶体管的层28的叠层结构的工序中，可以减小对准余地。
换言之，在曝光工序中，可以抑制焦点的偏离，从而可以减少焦点模糊的发生。另外，在将其安装到装置时，可以以稳定状态吸附衬底。再者，可以抑制对于对准的偏离。
另外，在垂直方向上也设置有电路的立体集成电路(三维集成电路)中，衬底没有应变，所以可以提高设计的自由度。另外，在设置n层以上的叠层结构时，即使设置最上层也不容易发生膜的破裂等而可以以高成品率制造半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式2)
在本实施方式中，对包括根据本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。包括根据本发明的一个方式的晶体管的半导体装置是在沟道形成区域中包括氧化物半导体的晶体管。
在此，使用附图对包括根据本发明的一个方式的晶体管的半导体装置的一个例子进行详细说明。
<半导体装置的结构例子>
图2是包括根据本发明的一个方式的晶体管200的半导体装置的俯视图及截面图。图2A是该半导体装置的俯视图。另外，图2B及图2C是该半导体装置的截面图。在此，图2B是沿着图2A中的点划线A1-A2的部分的截面图。另外，图2C是沿着图2A中的点划线A3-A4的部分的截面图。另外，图2D是沿着图2A中的点划线A5-A6的部分的截面图。注意，在图2A的俯视图中，为了明确起见，省略一部分构成要素。
本发明的一个方式的半导体装置包括晶体管200、被用作层间膜的绝缘体214、绝缘体216、绝缘体280、绝缘体282及绝缘体284。另外，绝缘体280至少与氧化物230接触。
[晶体管200]
如图2所示，晶体管200包括配置在衬底(未图示)上且填埋于绝缘体216中的导电体205、配置在绝缘体216上及导电体205上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230上的绝缘体250、配置在绝缘体250上的导电体260(导电体260a及导电体260b)、与氧化物230b的顶面的一部分接触的导电体240a及导电体240b、导电体240a上的绝缘体245a及导电体240b上的绝缘体245b。
另外，在晶体管200中，将被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)用于包括形成沟道的区域(以下，也称为沟道形成区域)的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
另外，作为被用作沟道形成区域的氧化物半导体，优选使用其带隙为2eV以上的氧化物半导体，更优选使用其带隙为2.5eV以上的氧化物半导体。如此，通过使用带隙较宽的氧化物半导体，可以减少晶体管的关态电流。
另外，氧化物230优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物230a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子数比。
注意，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
另外，氧化物230b及氧化物230c优选具有结晶性。例如，优选使用下述CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制由源电极或漏电极氧从氧化物230b被抽出。另外，即使进行热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存；thermal budget)具有稳定性。
注意，在晶体管200中，氧化物230层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，氧化物230也可以具有氧化物230b的单层结构、氧化物230a和氧化物230b的两层结构、氧化物230b和氧化物230c的两层结构、或者四层以上的叠层结构，氧化物230a、氧化物230b及氧化物230c的每一个也可以具有叠层结构。
在此，如图2D所示，优选的是，至少氧化物230b的侧面、导电体240(导电体240a及导电体240b)的侧面与绝缘体224和氧化物230a接触的面大致垂直。具体而言，在图2D中，氧化物230b的侧面及导电体240的侧面和绝缘体224与氧化物230a接触的面所形成的角度θ为60°以上且95°以下，优选为88°以上且92°以下。
另外，如图2C所示，沟道形成区域中的氧化物230的上端部优选具有曲率。换言之，在沟道形成区域中，氧化物230的顶面及侧面优选具有不形成角部而由曲面平滑地连接的形状。由于沟道形成区域不具有角部，所以不发生被用作第一栅电极的导电体260和被用作第二栅电极的导电体205中的任一方或双方的电场导致的电场集中，由此可以抑制氧化物230的劣化。
另一方面，如图2D所示，与导电体240重叠的区域的氧化物230的上端部优选具有其曲率小于沟道形成区域中的氧化物230的上端部的形状。上述结构可以通过使用相同掩模加工氧化物230b及导电体240来形成。由此，导电体240在氧化物230b的投影面积内与氧化物230b重叠，所以可以形成微细晶体管。
导电体260被用作第一栅极(也被称为顶栅极)电极。
在此，晶体管200通过将导电体260填埋于形成在绝缘体280等中的开口中来设置。另外，在设置该开口的工序中，成为导电体240的导电层的一部分在设置在绝缘体280中的开口的底部上露出。在成为导电体240的导电层中，通过去除与设置在绝缘体280中的开口的底部重叠的区域，来形成导电体240a及导电体240b。
由此，导电体240a的端部及导电体240b的端部位于与开口部的侧面同一面上。通过将导电体260隔着绝缘体250等填埋于设置在绝缘体280中的开口中，可以在导电体240a与导电体240b间的区域无需对准并自对准地配置导电体260。
另外，如图2B或图2C所示，导电体260的顶面与绝缘体250的顶面及氧化物230c的顶面大致一致。
另外，如图2C所示，在导电体260不与氧化物230重叠的区域中，导电体260与绝缘体250接触的面和绝缘体222的顶面间的最短距离优选比氧化物230b与氧化物230a接触的面和绝缘体222的顶面间的最短距离短。换言之，在晶体管200的沟道宽度方向上，氧化物230b的侧面至少隔着绝缘体250被导电体260覆盖。
通过采用被用作栅电极的导电体260隔着绝缘体250等覆盖氧化物230b的沟道形成区域的侧面及顶面的结构，容易使导电体260的电场作用于氧化物230b的沟道形成区域整体。从而，可以增大晶体管200的通态电流而提高频率特性。
另外，导电体260优选包括导电体260a以及配置在导电体260a上的导电体260b。例如，优选以包围导电体260b的底面及侧面的方式配置导电体260a。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。
另外，导电体260因为也被用作布线，所以优选使用导电性高的导电体。例如，导电体260b可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b也可以采用叠层结构，例如，钛或氮化钛与上述导电材料的叠层结构。
虽然在图2中导电体260具有导电体260a和导电体260b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
导电体205被用作第二栅极(也被称为底栅极)电极。
另外，在导电体205被用作栅电极时，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205供应负电位，可以使晶体管200的Vth更大且可以减少关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减少对导电体260供应的电位为0V时的漏极电流。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以填埋于绝缘体214或绝缘体216中的方式设置。
另外，在沟道宽度方向上，导电体205优选大于氧化物230中的沟道形成区域。尤其是，如图2C所示，导电体205优选以与氧化物230的沟道宽度方向交叉的方式延伸。
在此，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。通过采用该结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230的沟道形成区域。
另外，虽然在图2中导电体205层叠有第一导电体与第二导电体，但是本发明不局限于此。例如，导电体205也可以具有单层结构或者三层以上的叠层结构。另外，在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
在此，作为导电体205的第一导电体，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当作为导电体205的第一导电体使用具有抑制氧的扩散的功能的导电材料时，可以抑制导电体205的第二导电体氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。因此，作为导电体205的第一导电体，使用上述导电材料的单层或叠层即可。例如，导电体205的第一导电体也可以为钽、氮化钽、钌或氧化钌与钛或氮化钛的叠层。
此外，作为导电体205的第二导电体，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，以单层图示导电体205的第二导电体，但是导电体205的第二导电体也可以具有叠层结构，例如，可以为钛或氮化钛与上述导电材料的叠层。
此外，如图2C所示，将导电体205延伸来用作布线。但是，本发明不局限于此，也可以在导电体205下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体205。例如，在多个晶体管之间可以共同使用导电体205。
导电体240(导电体240a及导电体240b)被用作源电极或漏电极。
作为导电体240，例如优选使用TaNxOy。此外，TaNxOy也可以包含铝。此外，例如也可以使用氮化钛、包含钛和铝的氧化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
接着，优选在导电体240上形成被用作阻挡层的绝缘体245。
如图2B所示，绝缘体245优选分别接触于导电体240的顶面。通过采用该结构，可以抑制导电体240吸收绝缘体280所包含的过剩氧。另外，通过抑制导电体240的氧化，可以抑制晶体管200与布线之间的接触电阻的增加。由此，可以对晶体管200赋予良好的电特性及可靠性。
因此，绝缘体245优选具有抑制氧的扩散的功能。例如，与绝缘体280相比，绝缘体245优选具有进一步抑制氧扩散的功能。
作为绝缘体245，例如优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为绝缘体245，例如使用包含氮化铝的绝缘体即可。
绝缘体250被用作第一栅极绝缘体。
绝缘体250优选与氧化物230c接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
另外，也可以在形成绝缘体250之后在含氧气氛下进行微波激发等离子处理。通过进行微波激发等离子处理，可以去除绝缘体250中的氢、水或杂质。并且，通过进行微波激发等离子处理而改变绝缘体250的膜品质，可以抑制氢、水或杂质等的扩散。因此，可以抑制因成为导电体260的导电膜的成膜等后工序或热处理等后处理而氢、水或杂质等经过绝缘体250扩散到氧化物230。
例如，固体的氧化硅中的氢原子与硅原子的键能为3.3eV，碳原子与硅原子的键能为3.4eV，氮原子与硅原子的键能为3.5eV。因此，为了去除键合于硅原子的氢原子，通过使至少具有3.3eV以上的能量的自由基或离子碰撞到氢原子与硅原子的键合部，可以切断氢原子与硅原子的键合。
注意，作为氮及碳等其他杂质，同样地通过使至少具有键能以上的能量的自由基或离子碰撞到杂质原子与硅原子的键合部，可以切断杂质原子与硅原子的键合。
在此，作为由微波激发的等离子体所产生的自由基及离子，可以举出氧原子自由基的基态O(3P)、氧原子自由基的第一激发状态O(1D)及氧分子的一价阳离子O2 +等。O(3P)的能量为2.42eV，O(1D)的能量为4.6eV。另外，由于O2 +具有电荷并且因等离子体中的电位分布和偏压而加速，所以能量不局限于一个值，但是至少即使只有内部能量也具有比O(1D)更高的能量。
也就是说，O(1D)及O2 +等自由基及离子可以切断绝缘体250中的氢、氮及碳原子与硅原子的键合并去除与硅原子键合的氢、氮及碳。另外，由进行微波激发等离子体处理而施加到衬底的热能量等也可以减少氢、氮及碳等杂质。
另一方面，由于O(3P)的反应性低，不与绝缘体250反应并扩散到膜的深部。另外，O(3P)经过绝缘体250到达氧化物230并扩散到氧化物230中。扩散到氧化物230的O(3P)与进入氢的氧空位接近时，氧空位中的氢被从氧空位释放出，而O(3P)进入氧空位填补该氧空位。由此，可以抑制载流子的电子在氧化物230中形成。
另外，当在压力高的条件下进行微波激发等离子处理时，相对于整体的自由基及离子种的O(3P)的比例增加。为了填补氧化物230中的氧空位，优选O(3P)的比例高。由此，微波激发等离子处理中的压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上即可。此外，氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下即可。
另外，作为绝缘体250，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中氧分子的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
通过通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以有效地对氧化物230b的沟道形成区域供应氧，而减少氧化物230b的沟道形成区域的氧空位。因此，可以提供在抑制电特性的变动以具有稳定的电特性的同时可靠性得到提高的晶体管。此外，优选降低绝缘体250中的水、氢等杂质的浓度。
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，可以抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。
另外，上述金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为上述金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与上述金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用包含铝和铪中的一个或两个的氧化物的绝缘体。
另外，上述金属氧化物也可以被用作第一栅电极的一部分。例如，作为上述金属氧化物可以使用可用作氧化物230的氧化物半导体。在此情况下，通过利用溅射法形成导电体260，可以降低上述金属氧化物的电阻值使其变为导电体。
通过设置上述金属氧化物，可以提高晶体管200的通态电流，而无需减少来自导电体260的电场的影响。另外，通过利用绝缘体250及上述金属氧化物的物理厚度保持导电体260与氧化物230之间的距离，可以抑制导电体260与氧化物230之间的泄漏电流。另外，通过设置绝缘体250与上述金属氧化物的叠层结构，可以容易调节导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
绝缘体222及绝缘体224被用作第二栅极绝缘体。
绝缘体222优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，与绝缘体224相比，绝缘体222优选具有抑制氢和氧中的一方或双方的扩散的功能。
绝缘体222优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放到衬底一侧或氢等杂质从晶体管200的周围部扩散到氧化物230的层。因此，通过设置绝缘体222，可以抑制氢等杂质扩散到晶体管200的内侧，而可以抑制在氧化物230中生成氧空位。另外，可以抑制导电体205与绝缘体224或氧化物230所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，绝缘体222还可以在上述绝缘体上层叠有氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
与绝缘体250同样，与氧化物230接触的绝缘体224优选通过加热使氧脱离。例如，作为绝缘体224适当地使用氧化硅、氧氮化硅等，即可。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
绝缘体214、绝缘体216、绝缘体280、绝缘体282及绝缘体284被用作层间膜。
绝缘体214优选被用作抑制水、氢等杂质从衬底一侧扩散到晶体管200的绝缘阻挡膜。因此，作为绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的绝缘材料。
例如，优选的是，作为绝缘体214使用氧化铝、氮化硅等。由此，可以抑制水、氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。此外，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体214相比更靠近衬底一侧。此外，绝缘体214也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。例如，可以采用氧化铝与氮化硅的叠层。
例如，作为绝缘体214，优选使用通过溅射法形成的氮化硅。由此，可以降低绝缘体214中的氢浓度，并可以抑制水、氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。
被用作层间膜的绝缘体216的介电常数优选比绝缘体214低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。
另外，绝缘体216优选具有较低氢浓度且包括超过化学计量组成的氧的区域(以下，也被称为过剩氧区域)或者包含通过加热脱离的氧(以下也称为“过剩氧”)。例如，作为绝缘体216，优选使用通过溅射法形成的氧化硅。由此，可以抑制氢混入氧化物230中，或者可以对氧化物230供应氧而减少氧化物230中的氧空位。因此，可以提供在电特性的变动以具有稳定的电特性的同时可靠性得到提高的晶体管。
此外，绝缘体216也可以具有叠层结构。例如，也可以采用在绝缘体216中的至少与导电体205的侧面接触的部分设置与绝缘体214相同的绝缘体的结构。通过采用这种结构，可以抑制导电体205被绝缘体216所包含的氧氧化。或者，可以抑制绝缘体216所包含的氧量因导电体205减少。
绝缘体280设置在绝缘体224、氧化物230及导电体240上。此外，绝缘体280的顶面也可以被平坦化。
优选的是，被用作层间膜的绝缘体280的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体280例如优选使用与绝缘体216相同的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
绝缘体280中的水、氢等的杂质浓度优选得到降低。此外，优选的是，绝缘体280的氢浓度低，并且绝缘体280包括氧过剩区域或者包含过剩氧，例如，可以使用与绝缘体216相同的材料形成。此外，绝缘体280也可以具有两层以上的叠层结构。
与绝缘体214等同样，绝缘体282优选被用作抑制水、氢等杂质从上方扩散到绝缘体280的绝缘阻挡膜。此外，与绝缘体214等同样，优选的是，绝缘体282的氢浓度低，并且绝缘体282具有抑制氢的扩散的功能。
另外，如图2B所示，绝缘体282优选接触于导电体260、绝缘体250及氧化物230c的各顶面。因此，可以抑制包含在绝缘体284等中的氢等杂质混入绝缘体250。由此，可以抑制给晶体管的电特性及晶体管的可靠性带来的负面影响。
优选在绝缘体282上设置被用作层间膜的绝缘体284。与绝缘体216等同样，优选绝缘体284的介电常数低。与绝缘体224等同样，优选绝缘体284中的水、氢等杂质的浓度得到降低。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体(绝缘体214、绝缘体222、绝缘体245及绝缘体282等)围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
《导电体》
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、氮化钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含镓、钇、锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS、多晶氧化物半导体、nc-OS(nanocrystallineoxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也难以观察明确的晶界(也被称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，CAAC-OS趋向于具有层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)的层状结晶结构(也称为层状结构)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此可以说不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
另外，在包含铟、镓和锌的金属氧化物的一种的In-Ga-Zn氧化物(以下，IGZO)是上述纳米晶时可能具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
当杂质混入氧化物半导体时，有时形成缺陷能级或氧空位。因此，当杂质混入氧化物半导体的沟道形成区域时，使用氧化物半导体的晶体管的电特性容易变动，有时其可靠性降低。另外，在沟道形成区域包含氧空位的情况下，晶体管趋于具有常开启特性。
另外，有时上述缺陷能级包括陷阱能级。被金属氧化物的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在沟道形成区域中包含陷阱态密度高的金属氧化物的晶体管的电特性有时不稳定。
另外，当在氧化物半导体的沟道形成区域中存在杂质时，有时沟道形成区域的结晶性降低。此外，有时与沟道形成区域接触的氧化物的结晶性降低。当沟道形成区域的结晶性低时，有晶体管的稳定性或可靠性下降的倾向。此外，当与沟道形成区域接触的氧化物的结晶性低时，有时会形成界面能级，而导致晶体管的稳定性或可靠性下降。
因此，为了提高晶体管的稳定性或可靠性，降低氧化物半导体的沟道形成区域及其附近的杂质浓度是有效的。作为杂质，有氢、氮、碱金属、碱土金属、铁、镍、硅等。
具体而言，在该氧化物半导体的沟道形成区域及其附近，通过SIMS测得的上述杂质的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。或者，在该氧化物半导体的沟道形成区域及其附近，EDX的元素分析测得的上述杂质的浓度为1.0atomic％以下。此外，在作为该氧化物半导体使用包含元素M的氧化物的情况下，在该氧化物半导体的沟道形成区域及其附近，相对于元素M的上述杂质的浓度比小于0.10，优选小于0.05。在此，在算出上述浓度比时使用的元素M的浓度既可以为与算出上述杂质浓度的区域相同的区域的浓度，又可以为该氧化物半导体中的浓度。
另外，杂质浓度得到降低的金属氧化物的缺陷态密度低，所以陷阱态密度有时也变低。
<半导体装置的制造方法>
接着，参照图3至图9说明包括图2所示的根据本发明的一个方式的晶体管200的半导体装置的制造方法。
在图3至图9中，各图A是顶面图。另外，各图B是对应于沿着图A中的点划线A1-A2的部分的截面图，也是晶体管200的沟道长度方向的截面图。另外，各图C是对应于沿着图A中的点划线A3-A4的部分的截面图，也是晶体管200的沟道宽度方向的截面图。另外，各图D是沿着各图A中的点划线A5-A6的部分的截面图，也是晶体管200的沟道宽度方向的截面图。注意，在各图A的俯视图中，为了明确起见，省略一部分构成要素。
首先，准备衬底(未图示)，在该衬底上形成绝缘体214。绝缘体214可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是减少对被处理物造成等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在利用不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法可以利用作为原子的性质的自调节性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。此外，ALD法还包括利用等离子体的PEALD(Plasma Enhanced ALD)法。通过利用等离子体，可以在更低温下进行成膜，所以有时是优选的。注意，ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。注意，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体214，利用溅射法形成氧化铝。绝缘体214也可以具有多层结构。
接着，在绝缘体214上形成绝缘体216。绝缘体216可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为成为绝缘体216的绝缘膜利用CVD法形成氧氮化硅。
接着，在绝缘体216中形成到达绝缘体214的开口。开口例如包括槽或狭缝等。此外，有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成槽时用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧氮化硅时，绝缘体214优选使用氮化硅、氧化铝、氧化铪。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一方施加高频电压的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频电压的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在形成开口后，形成成为导电体205的第一导电体的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用具有抑制氧透过的功能的导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。该导电膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
在本实施方式中，作为成为导电体205的第一导电体的导电膜，通过溅射法形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过将这种金属氮化物用于导电体205的第一导电体，即使作为后面说明的导电体205的第二导电体使用铜等容易扩散的金属，也可以抑制该金属从导电体205的第一导电体扩散到外部。
接着，在成为导电体205的第一导电体的导电膜上形成成为导电体205的第二导电体的导电膜。该导电膜可以使用镀敷法、溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为该导电膜，形成钨。
接着，通过进行CMP(Chemical Mechanical Polishing：化学机械抛光)处理，去除成为导电体205的第一导电体的导电膜以及成为导电体205的第二导电体的导电膜的一部分，使绝缘体216露出。其结果是，只在开口残留成为导电体205的第一导电体的导电膜及成为导电体205的第二导电体的导电膜。由此，可以形成其顶面平坦的包括导电体205的第一导电体及导电体205的第二导电体的导电体205(参照图3)。
另外，也可以在形成导电体205之后进行如下工序：去除导电体205的第二导电体的一部分，在导电体205的第二导电体中形成槽，以填埋该槽的方式在导电体205及绝缘体216上形成导电膜，进行CMP处理。通过该CMP处理去除上述导电膜的一部分，使绝缘体216露出。优选利用干蚀刻法等去除导电体205的第二导电体的一部分。
通过上述工序，可以形成其顶面平坦的包括上述导电膜的导电体205。通过提高绝缘体216和导电体205的顶面的平坦性，可以提高氧化物230a、氧化物230b、氧化物230c的结晶性。作为该导电膜，可以使用与导电体205的第一导电体或导电体205的第二导电体相同的材料。
以下，将说明与上述内容不同的导电体205的形成方法。
在绝缘体214上形成成为导电体205的导电膜。成为导电体205的导电膜的成膜可以使用溅射法、CVD法、MBE法、PLD法、ALD法等进行。此外，成为导电体205的导电膜可以为多层膜。例如，作为成为导电体205的导电膜形成钨。
接着，使用光刻法对成为导电体205的导电膜进行加工来形成导电体205。
另外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体、绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要掩模。另外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在成为导电体205的导电膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对成为导电体205的导电膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。另外，也可以在成为导电体205的导电膜的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
接着，在绝缘体214及导电体205上形成成为绝缘体216的绝缘膜。该绝缘膜以与导电体205的顶面及侧面接触的方式形成。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成该绝缘膜。
在此，成为绝缘体216的绝缘膜的厚度优选为导电体205的厚度以上。例如，当导电体205厚度为1时，成为绝缘体216的绝缘膜的厚度为1以上且3以下。
接着，通过对成为绝缘体216的绝缘膜进行CMP处理去除成为绝缘体216的绝缘膜的一部分，使导电体205的表面露出。由此，可以形成其顶面平坦的导电体205及绝缘体216。以上是导电体205的另一个形成方法。
接着，在绝缘体216、导电体205上形成绝缘体222。绝缘体222可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体222利用ALD法形成氧化铪或氧化铝。
接着，优选进行加热处理。加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，在加热处理中，也可以在氮气体或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。
在本实施方式中，作为加热处理，在形成绝缘体222之后在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。通过进行该加热处理，可以去除绝缘体222所包含的水、氢等杂质。此外，也可以在形成绝缘体224之后等进行加热处理。
接着，在绝缘体222上形成绝缘体224。绝缘体224可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为绝缘体224利用CVD法形成氧氮化硅膜。
在此，为了在绝缘体224中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的水、氢等杂质。此时，也可以不进行加热处理。
在此，也可以在绝缘体224上例如通过溅射法进行氧化铝的成膜，并对该氧化铝进行CMP处理直到到达绝缘体224为止进行。通过进行该CMP处理，可以进行绝缘体224表面的平坦化及平滑化。通过将该氧化铝配置于绝缘体224上进行CMP处理，容易检测出CMP处理的终点。此外，有时由于绝缘体224的一部分通过CMP处理被抛光而绝缘体224的厚度变薄，但是在绝缘体224的成膜时调整厚度，即可。通过进行绝缘体224表面的平坦化及平滑化，有时可以防止下面进行成膜的氧化物的覆盖率的降低并防止半导体装置的成品率的降低。此外，通过在绝缘体224上利用溅射法进行氧化铝的成膜，可以对绝缘体224添加氧，所以是优选的。
接着，在绝缘体224上依次形成氧化膜230A及氧化膜230B(参照图3)。优选在不暴露于大气环境的情况下连续地形成氧化膜230A及氧化膜230B。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述In-M-Zn氧化物靶材等。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，该溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
在使用溅射法形成氧化膜230B的情况下，通过在包含在溅射气体中的氧的比率为超过30％且为100％以下，优选为70％以上且100％以下的条件下形成膜，可以形成氧过剩型氧化物半导体。氧过剩型氧化物半导体被用于沟道形成区域的晶体管可以具有较高的可靠性。但是，本发明的一个方式不局限于此。在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的条件下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。此外，通过边加热衬底边形成膜，可以提高该氧化膜的结晶性。
在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：4[原子数比]的In-Ga-Zn氧化物靶材形成氧化膜230A。另外，利用溅射法使用In：Ga：Zn＝4：2：4.1[原子数比]的In-Ga-Zn氧化物靶材形成氧化膜230B。各氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子数比来形成。
在此，优选以不暴露于大气的方式形成绝缘体222、绝缘体224、氧化膜230A及氧化膜230B。例如，优选使用多室方式的成膜装置。
接着，也可以进行加热处理。该加热处理可以采用上述加热处理条件。通过进行该加热处理，可以去除氧化膜230A以及氧化膜230B中的水、氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，在氧化膜230B上形成导电膜240A。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成导电膜240A(参照图3)。另外，也可以在形成导电膜240A之前进行加热处理。该加热处理可以在减压下进行，并以不暴露于大气的方式连续地形成导电膜240A。通过进行这种处理，可以去除附着于氧化膜230B的表面等的水分及氢，而且减少氧化膜230A及氧化膜230B中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度为200℃。
接着，形成被用作阻挡层的绝缘膜245A(参照图3)。
例如，作为绝缘膜245A，优选通过ALD法形成氧化铝。通过利用ALD法形成，可以形成裂缝或针孔等缺陷少或具有均匀厚度的致密的膜。
接着，在绝缘膜245A上形成成为硬掩模的膜290A(参照图3)。例如，作为成为硬掩模的膜290A，优选通过溅射法形成钨或氮化钽。
接着，在成为硬掩模的膜290A上通过光刻法形成抗蚀剂掩模292。通过使用抗蚀剂掩模292选择性地去除成为硬掩模的膜290A及绝缘膜245A的一部分，来形成硬掩模290B及绝缘层245B(参照图4)。
接着，通过使用硬掩模290B及绝缘层245B选择性地去除导电膜240A的一部分，来形成岛状导电层240B(参照图5)。注意，此时也可以去除硬掩模290B的一部分或全部。
接着，通过以岛状导电层240B、绝缘层245B、硬掩模290B为掩模选择性地去除氧化膜230A及氧化膜230B的一部分(参照图6)。注意，在本工序中，有时绝缘体224的一部分也被同时去除。然后，通过去除硬掩模290B，可以形成岛状氧化物230a、岛状氧化物230b、岛状导电层240B以及岛状绝缘层245B的叠层结构(参照图6)。
此外，在本工序中，通过使用硬掩模290进行导电膜240A的加工，可以抑制在导电体240的形状中进行不必要的蚀刻(也称为CD损耗)。
例如，在使用抗蚀剂掩模的情况下，当进行蚀刻时有时掩模的侧面被蚀刻而导致被加工物的端部表面露出且角部变圆。当在导电体240中该缺陷较大时，有时导电体240的体积小于设计值而通态电流变小。
于是，通过使用硬掩模且作为被加工物使用相对于硬掩模的蚀刻速率的选择比大的材料，可以在蚀刻时维持硬掩模的形状并抑制被加工物的形状不良。具体而言，作为掩模优选使用如下材料：在用于硬掩模的材料的蚀刻速率为1的情况下，加工物的蚀刻速率为5以上，优选为10以上。
接着，在岛状氧化物230a、岛状氧化物230b、岛状导电层240B及岛状绝缘层245B的叠层结构上形成绝缘膜280A。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜280A。在本实施方式中，作为绝缘膜280A，利用CVD法或溅射法形成氧化硅膜。此外，也可以在形成绝缘膜280A之前进行加热处理。该加热处理也可以在减压下进行，以不暴露于大气的方式连续地形成该绝缘膜。通过进行这种处理，可以去除附着于绝缘体224的表面等的水分及氢，而且减少氧化物230a、氧化物230b及绝缘体224中的水分浓度及氢浓度。可以利用上述加热处理条件。
另外，将绝缘膜280A可以具有多层结构。例如，可以利用溅射法形成氧化硅膜，并利用CVD法在该氧化硅膜上形成氧化硅膜。
接着，对将绝缘膜280A进行CMP处理来形成其顶面平坦的绝缘体280(参照图6)。
接着，对绝缘体280的一部分及导电层240B的一部分进行加工来形成到达氧化物230b的开口。该开口优选以与导电体205重叠的方式形成。通过形成该开口，形成导电体240a、导电层240B、绝缘体245a及绝缘层245B。此时，有时氧化物230b的与该开口重叠的区域的厚度变薄(参照图7)。
此外，也可以以不同的条件对绝缘体280的一部分、绝缘层245B的一部分及导电层240B的一部分进行加工。例如，也可以通过干蚀刻法对绝缘体280的一部分进行加工，通过湿蚀刻法对绝缘层245B的一部分进行加工，并通过干蚀刻法对导电层240B的一部分进行加工。
在此，优选去除附着于氧化物230a、氧化物230b等的表面或者扩散到其内部的杂质。作为该杂质，可以举出起因于如下成分的杂质：绝缘体280、绝缘层245B及导电层240B所包含的成分；包含于形成上述开口时使用的装置所使用的构件中的成分；用于蚀刻的气体或液体所包含的成分；等。作为该杂质，例如有铝、硅、钽、氟、氯等。
为了去除上述杂质等，也可以进行洗涤处理。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子体处理、使用热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释氨水、草酸、磷酸或氢氟酸等而成的水溶液、纯水或碳酸水等进行洗涤处理。或者，可以进行使用这些水溶液、纯水或碳酸水的超音波洗涤。此外，也可以适当地组合上述洗涤。
接着，也可以进行加热处理。该加热处理优选在包含氧的气氛下进行。此外，该加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成氧化膜230C(参照图8)。通过进行这种处理，可以去除附着于氧化物230b的表面等的水分及氢，而且减少氧化物230a及氧化物230b中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。在本实施方式中，加热处理的温度为200℃。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。可以根据氧化膜230C所需的特性，利用与氧化膜230A或氧化膜230B相同的成膜方法形成氧化膜230C。在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：4[原子数比]或＝4：2：4.1[原子数比]的In-Ga-Zn氧化物靶材形成氧化膜230C。或者，作为氧化膜230C，利用溅射法使用＝4：2：4.1[原子数比]的In-Ga-Zn氧化物靶材形成膜，并在其上使用In：Ga：Zn＝1：3：4[原子数比]的In-Ga-Zn氧化物靶材形成膜。
尤其是，在形成氧化膜230C时，有时溅射气体所包含的氧的一部分供应给氧化物230a及氧化物230b。因此，氧化膜230C的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
接着，也可以进行加热处理。加热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成绝缘膜250A。通过进行这种处理，可以去除附着于氧化膜230C的表面等的水分及氢，而且减少氧化物230a、氧化物230b及氧化膜230C中的水分浓度及氢浓度。加热处理的温度优选为100℃以上且400℃以下。
绝缘膜250A可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成(参照图8)。在本实施方式中，作为绝缘膜250A，利用CVD法形成氧氮化硅。形成绝缘膜250A时的成膜温度优选为350℃以上且低于450℃，尤其优选为400℃左右。通过以400℃的温度形成绝缘膜250A，可以形成杂质少的绝缘膜。
接着，依次形成导电膜260A、导电膜260B。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成导电膜260A及导电膜260B。在本实施方式中，利用ALD法形成导电膜260A，利用CVD法形成导电膜260B(参照图8)。
接着，通过利用CMP处理直到绝缘体280露出为止对氧化膜230C、绝缘膜250A、导电膜260A及导电膜260B进行抛光，形成氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)(参照图9)。由此，氧化物230c以覆盖到达氧化物230b的开口的内壁(侧壁及底面)的方式配置。绝缘体250隔着氧化物230c以覆盖上述开口的内壁的方式配置。另外，导电体260隔着氧化物230c及绝缘体250以填充上述开口的方式配置。
接着，也可以进行加热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该加热处理，可以减少绝缘体250及绝缘体280中的水分浓度及氢浓度。
接着，在氧化物230c、绝缘体250、导电体260及绝缘体280上形成绝缘体282。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体282。作为绝缘体282，例如，优选通过溅射法形成氧化铝膜或氮化硅膜。通过利用溅射法形成氧化铝膜或氮化硅膜，可以抑制绝缘体284所包含的氢扩散到氧化物230。此外，通过以与导电体260接触的方式形成绝缘体282，可以抑制导电体260的氧化，所以是优选的。
另外，通过作为绝缘体282利用溅射法形成氧化铝膜，可以对绝缘体280供应氧。供应到绝缘体280的氧有时通过氧化物230c供应到氧化物230b所具有的沟道形成区域。此外，当氧供应到绝缘体280时，在形成绝缘体282之前绝缘体280所包含的氧有时通过氧化物230c供应到氧化物230b所具有的沟道形成区域。
绝缘体282也可以具有多层结构。例如，可以采用利用溅射法形成氧化铝膜，并利用溅射法在该氧化铝膜上形成氮化硅的结构。
接着，也可以进行加热处理。该加热处理可以采用上述加热处理条件。通过该加热处理，可以减少绝缘体280中的水分浓度及氢浓度。此外，可以将绝缘体282所包含的氧注入绝缘体280。
另外，也可以在形成绝缘体282之前可以进行如下工序：首先，在绝缘体280等上利用溅射法形成氧化铝膜，接着，使用上述加热处理条件进行加热处理，接着，通过CMP处理去除该氧化铝膜。通过该工序，可以在绝缘体280中形成更多的过剩氧区域。注意，在该工序中，有时绝缘体280的一部分、导电体260的一部分、绝缘体250的一部分及氧化物230c的一部分被去除。
另外，也可以在绝缘体280与绝缘体282之间设置绝缘体。作为该绝缘体，例如可以使用利用溅射法形成的氧化硅。通过设置该绝缘体，可以在绝缘体280中形成过剩氧区域。
接着，也可以在绝缘体282上形成绝缘体284。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体284(参照图1)。
通过上述工序，可以制造包括图1所示的晶体管200的半导体装置。
另外，也可以在形成晶体管200之后以围绕晶体管200的方式形成开口，并且以围绕该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述高阻挡性的绝缘体包裹晶体管200，可以防止水分及氢从外部进入。或者，多个晶体管200都可以由对氢或水具有高阻挡性的绝缘体包裹。另外，在围绕晶体管200地形成开口的情况下，例如，当形成到达绝缘体214或绝缘体222的开口并接触于绝缘体214或绝缘体222地形成上述高阻挡性的绝缘体时可以兼作晶体管200的制造工序的一部分，所以是优选的。此外，作为对氢或水具有高阻挡性的绝缘体，例如使用与绝缘体222同样的材料即可。
根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。此外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种功耗低的半导体装置。
<半导体装置的变形例子>
下面参照图10说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
在此，图10A示出俯视图。另外，图10B是对应于图10A中的以A1-A2的点划线所示的部位的截面图。另外，图10C是对应于图10A中的以A3-A4的点划线所示的部位的截面图。在图10A的俯视图中，为了明确起见，省略图示一部分的构成要素。
图10所示的半导体装置与图2所示的半导体装置的不同之处在于：氧化物230b具有叠层结构；氧化物230c具有叠层结构；以及包括绝缘体273及绝缘体274。
氧化物230c也可以具有两层以上的叠层结构。例如，在图10中，包括氧化物230c的第一氧化物以及配置在氧化物230c的第一氧化物上的氧化物230c的第二氧化物。
具体而言，氧化物230c的第一氧化物优选包含构成用于氧化物230b的金属氧化物的金属元素中的至少一个，更优选包含全部上述金属元素。例如，优选作为氧化物230c的第一氧化物使用In-Ga-Zn氧化物，作为氧化物230c的第二氧化物使用In-Ga-Zn氧化物、Ga-Zn氧化物或氧化镓。由于该结构，可以降低氧化物230b与氧化物230c的第一氧化物的界面的缺陷态密度。
与氧化物230c的第一氧化物相比，氧化物230c的第二氧化物优选为可以抑制氧的扩散或透过的金属氧化物。通过在绝缘体250与氧化物230c的第一氧化物之间设置氧化物230c的第二氧化物，可以防止绝缘体280所包含的氧扩散到绝缘体250。因此，该氧容易通过氧化物230c的第一氧化物供应到氧化物230b。
另外，当用于氧化物230c的第二氧化物的金属氧化物中的相对于主要成分的金属元素的In的原子数比小于用于氧化物230c的第一氧化物的金属氧化物中的相对于主要成分的金属元素的In的原子数比时，可以抑制In扩散到绝缘体250一侧。绝缘体250被用作栅极绝缘体，所以当In混入绝缘体250等时导致晶体管的特性不良。因此，通过采用叠层结构的氧化物230c，可以提供可靠性高的半导体装置。
另外，氧化物230b也可以具有两层以上的叠层结构。例如，在图10中，可以包括氧化物230b的第一氧化物以及配置在氧化物230b的第一氧化物上的氧化物230b的第二氧化物。
具体而言，氧化物230b的第二氧化物优选设置在氧化物230b的第一氧化物与被用作源电极或漏电极的导电体240(导电体240a及导电体240b)间。在该结构中，氧化物230b的第二氧化物优选具有抑制氧的透过的功能。
由此，通过在被用作源电极或漏电极的导电体240与氧化物230b的第一氧化物之间配置具有抑制氧透过的功能的氧化物230b的第二氧化物，可以降低导电体240与氧化物230b的第一氧化物之间的电阻，所以是优选的。通过采用这种结构，可以提高晶体管200的电特性及可靠性。
换言之，由于导电体240不与氧化物230b的第一氧化物接触，可以抑制导电体240吸收氧化物230b的第一氧化物的氧。就是说，通过防止导电体240的氧化，可以抑制导电体240的导电率的降低。
作为氧化物230b的第二氧化物，也可以使用包含元素M的金属氧化物。尤其是，作为元素M优选使用铝、镓、钇或锡。氧化物230b的第二氧化物中的元素M的浓度优选高于氧化物230b的第一氧化物。另外，作为氧化物230b的第二氧化物也可以使用氧化镓。另外，作为氧化物230b的第二氧化物，也可以使用In-M-Zn氧化物等的金属氧化物。
具体而言，用于氧化物230b的第二氧化物的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230b的第一氧化物的金属氧化物中的相对于In的元素M的原子数比。另外，氧化物230b的第二氧化物的膜厚度优选为0.5nm以上且5nm以下，更优选为1nm以上且3nm以下。另外，氧化物230b的第二氧化物优选具有结晶性。在氧化物230b的第二氧化物具有结晶性时，可以减少氧化物230b的第一氧化物中的氧的释放。例如，在作为氧化物230b的第二氧化物采用六方晶等的结晶结构时，有时可以抑制氧化物230b的第一氧化物中的氧的释放。
另外，通过使导电体240(导电体240a及导电体240b)与氧化物230接触，有时氧化物230中的氧向导电体240扩散而导电体240氧化。导电体240的导电率因导电体240的氧化而下降的可能性较高。注意，也可以将氧化物230中的氧向导电体240扩散的情况称为导电体240吸收氧化物230中的氧。
另外，在氧化物230(典型的是氧化物230b)中的氧扩散到导电体240时，有时在导电体240与氧化物230间形成另一层。因为该另一层包含比导电体240多的氧，所以推测该另一层具有绝缘性。此时，可以认为导电体240、该另一层和氧化物230的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管连接结构。
另外，也可以以覆盖导电体240的顶面以及氧化物230a、氧化物230b及导电体240的侧面的方式设置具有阻挡性的绝缘体273。注意，在设置绝缘体273时，并不需要设置绝缘体245。
例如，在氧化物230的与导电体240重叠的区域中，因导电体240的金属元素被添加或者氧被吸收到导电体240而发生氧空位。换言之，氧化物230的与导电体240接触的面附近有时局部性地被低电阻化。通过使氧化物230的与导电体240重叠的区域低电阻化，可以提高晶体管200的通态电流。
另一方面，绝缘体280所包含的过剩氧从与导电体240重叠的区域的氧化物230的侧面扩散到氧化物230，所以有时在与导电体240重叠的区域的氧化物230中局部性地产生的低电阻化区域减少而晶体管200的通态电流降低。
于是，通过设置绝缘体273，可以抑制从与导电体240重叠的区域的氧化物230的侧面供应绝缘体280所包含的过剩氧。另一方面，绝缘体280所包含的过剩氧可以通过氧化物230c被供应到氧化物230b的沟道形成区域。由此，可以高效地填补发生在氧化物230的沟道形成区域中的氧空位而不减少在与氧化物230的导电体240接触的面附近产生的低电阻化区域。
另外，在绝缘体224具有过剩氧区域时，在氧化物230中，绝缘体224所包含的过剩氧通过氧化物230a扩散到氧化物230b。换言之，可以从氧化物230a侧供应过剩氧。由此，可以抑制在氧化物230的与导电体240接触的面附近产生的低电阻化区域减少，同时可以填补发生在氧化物230的沟道形成区域的氧空位。
另外，绝缘体273优选使用通过溅射装置形成的氧化铝膜。通过作为绝缘体273在氧气体气氛下形成氧化铝膜，可以在形成绝缘体273的同时将过剩氧引入到绝缘体224。
另外，也可以在绝缘体273上设置绝缘体274。另外，与绝缘体273同样，绝缘体274优选具有抑制氧的扩散的功能。
具体而言，通过溅射法形成的绝缘体273的覆盖性较低。由此，绝缘体274优选通过ALD法形成。这是因为：通过ALD法可以形成台阶覆盖性及厚度均匀性良好的膜，所以不容易受到被处理物的形状的影响而具有良好的台阶覆盖性。
<半导体装置的应用例子>
以下，使用图11说明将本发明的一个方式的层间膜的叠层结构及插头应用于包括根据本实施方式的晶体管200的半导体装置的一个例子。
在此，图11A示出俯视图。另外，图11B是对应于图11A中的以A1-A2的点划线所示的部位的截面图。另外，图11C是对应于图11A中的以A3-A4的点划线所示的部位的截面图。另外，图11D是对应于图11A中的以A5-A6的点划线所示的部位的截面图。在图11A的俯视图中，为了明确起见，省略图示一部分的构成要素。
在图11所示的半导体装置中，绝缘体280、绝缘体282、绝缘体283及绝缘体284包括使晶体管200露出的开口部。另外，在该开口部内包括被用作与晶体管200连接的插头的导电体246(导电体246a、导电体246b)。另外，开口部的侧面设置有绝缘体247。
另外，导电体246被用作与晶体管200电连接的插头或布线。
另外，图11所示的半导体装置在晶体管200的上下包括被用作阻挡层的绝缘体212及绝缘体283。另外，绝缘体212与绝缘体283在晶体管200的侧面或成为衬底的端部的区域中接触。换言之，图11所示的半导体装置具有由阻挡层密封晶体管200及具有过剩氧区域的绝缘体280。
另外，绝缘体212与绝缘体283接触的区域也可以沿着划分线设置。另外，例如，在多个晶体管200以矩阵状配置的情况下，以沿着多个晶体管排列的行列的方式设置绝缘体212与绝缘体283接触的区域。
另外，在将绝缘体212与绝缘体283接触的区域设置在衬底的端部时，也可以以与划分线重叠的方式设置该区域。
另外，绝缘体283设置在绝缘体282上。绝缘体284使用在加工导电体248时相对于导电体248的蚀刻速率的选择比较大的材质。由此，绝缘体284优选根据需要设置在绝缘体283上。
另外，绝缘体247优选与绝缘体283接触。通过使绝缘体247与绝缘体283接触，由阻挡层密封晶体管200及具有过剩氧区域的绝缘体280。
具体而言，以与绝缘体283、绝缘体282及绝缘体280的开口的侧壁接触的方式设置绝缘体247，并且以与其侧面接触的方式形成导电体246。晶体管200位于该开口的底部的至少一部分，导电体246与晶体管200接触。
注意，在<半导体装置的变形例子>及<半导体装置的应用例子>中，对具有与<半导体装置的结构例子>所示的半导体装置的构成要素相同的功能的构成要素附加相同的附图标记。注意，作为本节中的半导体装置的构成材料，可以使用在<半导体装置的结构例子>中详细说明的材料。
由此，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。此外，可以提供一种能够实现微型化或高集成化的半导体装置。此外，可以提供一种功耗低的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式或实施例所示的结构、方法等适当地组合而使用。
(实施方式3)
在本实施方式中，参照图12及图13对半导体装置的一个方式进行说明。
[存储装置1]
图12示出使用作为本发明的一个方式的电容器的半导体装置(存储装置)的一个例子。在根据本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管200的上方。优选电容器100或晶体管300的至少一部分重叠于晶体管200。由此，可以减少电容器100、晶体管200及晶体管300的俯视时的占有面积，可以实现根据本实施方式的半导体装置的微型化或高集成化。根据本实施方式的半导体装置例如可以应用于以CPU(Central Processing Unit：中央处理器)或GPU(Graphics ProcessingUnit：图形处理器)为代表的逻辑电路、或者以DRAM(Dynamic Random Access Memory：动态随机存取存储器)或NVM(Non-Volatile Memory：非易失性存储器)为代表的存储电路。
注意，作为晶体管200，可以使用上述实施方式所说明的晶体管200。因此，关于晶体管200及包括晶体管200的层，可以参考顶面的实施方式的记载。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，因为不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。此外，与作为半导体层使用硅的晶体管相比，晶体管200的高温下的电特性良好。例如，即使在125℃至150℃的温度范围内，晶体管200也具有良好的电特性。此外，在125℃至150℃的温度范围内，晶体管200具有10位数以上的导通截止比。换言之，与作为半导体层使用硅的晶体管相比，晶体管200具有晶体管特性之一例的通态电流、频率特性等在越高温环境下越提高的特性。
在图12所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接，布线1007与晶体管300的栅极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
图12所示的半导体装置具有通过晶体管200的开关工作能够保持充电于电容器100的一个电极中的电荷的特性，因此可以进行数据的写入、保持及读出。此外，晶体管200是除了源极、栅极(顶栅极)、漏极之外还设置有背栅极的元件。也就是说，与以利用MTJ(Magnetic Tunnel Junction：磁隧道结)特性的MRAM(Magnetoresistive Random AccessMemory：磁阻随机存取存储器)、ReRAM(Resistive Random Access Memory：电阻随机存取存储器)、相变存储器(Phase-change memory)等为代表的2端子元件相比，4端子元件的晶体管200具有能够容易地进行输入输出的独立控制的特征。此外，有时MRAM、ReRAM、相变存储器在改写信息时产生原子级的结构变化。另一方面，图12所示的半导体装置在改写信息时通过利用晶体管及电容器的电子的充电或放电而动作，所以具有良好的反复改写耐久性，且其结构变化少。
此外，通过将图12所示的半导体装置配置为矩阵状，可以构成存储单元阵列。此时，可以将晶体管300用作连接于该存储单元阵列的读出电路或驱动电路等。另外，图12所示的半导体装置以上述方式构成存储单元阵列。在将图12所示的半导体装置用作存储元件的情况下，例如，在驱动电压为2.5V，评价环境温度为-40℃至85℃的范围内的条件下能够实现200MHz以上的工作频率。
<晶体管300>
晶体管300设置在衬底311上，并包括：被用作栅电极的导电体316、被用作栅极绝缘体的绝缘体315、由衬底311的一部分构成的半导体区域313；以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。
在此，在半导体区域313上配置绝缘体315，在绝缘体315上配置导电体316。另外，在同一层中形成的晶体管300由被用作元件分离绝缘层的绝缘体312电分离。作为绝缘体312可以使用与后面说明的绝缘体326等相同的绝缘体。晶体管300可以是p沟道型或n沟道型。
在衬底311中，半导体区域313的形成沟道的区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
另外，由于根据导电体的材料决定功函数，所以通过改变导电体的材料，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
在此，在图12所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用作用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图12所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
另外，如图12所示，半导体装置设置有晶体管300和晶体管200的叠层。例如，晶体管300可以利用硅类半导体材料形成，晶体管200可以利用氧化物半导体形成。如此，图12所示的半导体装置可以在不同的层中分别形成有硅类半导体材料和氧化物半导体。此外，图12所示的半导体装置可以以与采用硅类半导体材料的制造装置使用相同的工序来制造，并能够实现高集成化。
<电容器>
电容器100包括绝缘体160上的绝缘体114、绝缘体114上的绝缘体140、在形成于绝缘体114及绝缘体140中的开口中配置的导电体110、导电体110及绝缘体140上的绝缘体130、绝缘体130上的导电体120以及导电体120及绝缘体130上的绝缘体150。在此，在形成于绝缘体114及绝缘体140中的开口中配置导电体110、绝缘体130及导电体120的至少一部分。
导电体110被用作电容器100的下电极，导电体120被用作电容器100的上电极，绝缘体130被用作电容器100的介电质。电容器100具有在绝缘体114及绝缘体140的开口中不仅在底面上而且在侧面上上电极与下电极隔着介电质对置的结构，因此可以增加每单位面积的静电电容。由此，开口的深度越深，电容器100的静电电容越大。如此，通过增加电容器100的每单位面积的静电电容，可以推进半导体装置的微型化或高集成化。
作为绝缘体114及绝缘体150，可以使用能够用作绝缘体280的绝缘体。另外，绝缘体140优选被用作形成绝缘体114的开口时的蚀刻停止层，可以使用可用于绝缘体214的绝缘体。
另外，形成在绝缘体114及绝缘体140中的开口的俯视时的形状可以为四角形、四角形以外的多角形状、其角部呈弧形的多角形状或椭圆等圆形形状。在此，在俯视时优选该开口与晶体管200重叠的面积大。通过采用这种结构，可以缩减包括电容器100及晶体管200的半导体装置的占有面积。
导电体110以与形成在绝缘体140及绝缘体114中的开口接触的方式配置。导电体110的顶面优选与绝缘体140的顶面大致一致。另外，导电体110的底面与设置在绝缘体160上的导电体152接触。导电体110优选通过ALD法或CVD法等形成，例如使用可用于导电体205的导电体即可。
绝缘体130以覆盖导电体110及绝缘体140的方式配置。例如，优选通过ALD法或CVD法等形成绝缘体130。作为绝缘体130，例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化锆、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并且可以采用叠层结构或单层结构。例如，作为绝缘体130，可以使用依次层叠有氧化锆、氧化铝及氧化锆的绝缘膜。
例如，绝缘体130优选使用氧氮化硅等介电强度高的材料或高介电常数(high-k)材料。另外，也可以使用介电强度高的材料或高介电常数(high-k)材料的叠层结构。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物、具有硅及铪的氮化物等。通过使用这种high-k材料，即使增厚绝缘体130，也可以充分确保电容器100的静电电容。通过增厚绝缘体130，可以抑制在导电体110与导电体120之间产生的泄漏电流。
另一方面，作为介电强度高的材料，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。例如，可以使用依次层叠有通过ALD法形成的氮化硅(SiNx)、通过PEALD法形成的氧化硅(SiOx)、通过ALD法形成的氮化硅(SiNx)的绝缘膜。通过采用这种介电强度高的绝缘体，可以提高介电强度而能够抑制电容器100的静电破坏。
导电体120以填埋形成在绝缘体140及绝缘体114中的开口的方式配置。另外，导电体120通过导电体112及导电体153与布线1005电连接。导电体120优选通过ALD法或CVD法等形成，例如使用可用于导电体205的导电体即可。
另外，晶体管200具有使用氧化物半导体的结构，因此与电容器100的匹配性良好。具体而言，使用氧化物半导体的晶体管200的关态电流小，由此通过组合该晶体管200与电容器100，可以长期间保持存储内容。
<布线层>
在各个结构体之间也可以设置包括层间膜、布线及插头等的布线层。另外，可以根据设计设置多个布线层。在此，在被用作插头或布线的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，导电体的一部分有时被用作插头。
例如，在晶体管300上，作为层间膜依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
另外，绝缘体322、绝缘体324及绝缘体326也可以被用作上述实施方式所说明的调整层。
另外，与被用作端子的导电体153电连接的导电体328、导电体330等填埋于绝缘体320、绝缘体322、绝缘体324及绝缘体326中。另外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
此外，也可以在绝缘体326及导电体330上形成布线层。例如，在图12中，依次层叠有绝缘体350、绝缘体352及绝缘体354。
另外，绝缘体350、绝缘体352及绝缘体354也可以被用作上述实施方式所说明的调整层。
另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。
在绝缘体354及导电体356上依次设置绝缘体210、绝缘体212、绝缘体214及绝缘体216。
绝缘体210、绝缘体212及绝缘体214有可能被用作上述实施方式所说明的调整层。
此外，导电体218及构成晶体管200的导电体(导电体205)等填埋于绝缘体210、绝缘体212、绝缘体214及绝缘体216中。导电体218被用作与晶体管300电连接的插头或布线。
另外，导电体112及构成电容器100的导电体(导电体120、导电体110)等填埋于绝缘体114、绝缘体140、绝缘体130、绝缘体150及绝缘体154中。导电体112被用作使电容器100、晶体管200或晶体管300与被用作端子的导电体153电连接的插头或布线。
另外，在绝缘体154上设置有导电体153，导电体153被绝缘体156覆盖。在此，导电体153与导电体112的顶面接触并被用作电容器100、晶体管200或晶体管300的端子。
注意，作为可用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物及金属氮氧化物等。例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，作为绝缘体320、绝缘体322、绝缘体326、绝缘体352、绝缘体354、绝缘体212、绝缘体114、绝缘体150及绝缘体156等，优选具有相对介电常数低的绝缘体。例如，该绝缘体优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。因为氧化硅及氧氮化硅对热稳定，所以通过与树脂组合，可以实现热稳定且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
另外，设置在导电体152或导电体153上或下的绝缘体的电阻率为1.0×1012Ωcm以上且1.0×1015Ωcm以下，优选为5.0×1012Ωcm以上且1.0×1014Ωcm以下，更优选为1.0×1013Ωcm以上且5.0×1013Ωcm以下。通过将设置在导电体152或导电体153上或下的绝缘体的电阻率设定为上述范围内，该绝缘体可以维持绝缘性并使积累在晶体管200、晶体管300、电容器100及导电体152等的布线之间的电荷分散，而能够抑制该电荷给晶体管及包括该晶体管的半导体装置带来的特性不良或静电破坏，所以是优选的。作为这种绝缘体，可以使用氮化硅或氮氧化硅。例如，将绝缘体160或绝缘体154的电阻率设定为上述范围内即可。
通过使用具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，能够使晶体管的电特性稳定。因此，作为绝缘体324、绝缘体350、绝缘体210等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218、导电体112、导电体152及导电体153等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料或金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
<设置有氧化物半导体的层的布线或插头>
注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图12中，优选在包含过剩氧的绝缘体280和导电体248之间设置绝缘体247。因为以绝缘体247与绝缘体282接触的方式设置，所以可以实现导电体248及晶体管200由具有阻挡性的绝缘体密封的结构。
也就是说，通过设置绝缘体247，可以抑制绝缘体280所包含的过剩氧被导电体248吸收。此外，通过具有绝缘体247，可以抑制作为杂质的氢经过导电体248扩散到晶体管200。
在此，导电体248具有与晶体管200或晶体管300电连接的插头或布线的功能。
具体而言，以与绝缘体284、绝缘体282及绝缘体280的开口的侧壁接触的方式设置有绝缘体247，并且以与其侧面接触的方式形成导电体248。在该开口的底部的至少一部分上设置导电体240，导电体248与导电体240接触。
作为导电体248，优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体248也可以具有叠层结构。此外，虽然在晶体管200中导电体248具有两层的叠层结构，但是本发明不局限于此。例如，导电体248也可以具有单层结构或者三层以上的叠层结构。
当导电体248具有叠层结构时，作为与导电体240接触且隔着绝缘体247与绝缘体280、绝缘体282及绝缘体284接触的导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被吸收到导电体248。此外，可以防止包含在绝缘体284的上方的层的水、氢等杂质通过导电体248扩散到氧化物230。
作为绝缘体247，例如使用能够用于绝缘体214等的绝缘体，即可。绝缘体247可以抑制包含在绝缘体280等中的水、氢等杂质经过导电体248扩散到氧化物230。此外，可以防止绝缘体280所包含的氧被导电体248吸收。
另外，虽然未图示，但是也可以以与导电体248的顶面接触的方式配置被用作布线的导电体152。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛或氮化钛与上述导电材料的叠层结构。另外，该导电体可以填埋于设置在绝缘体中的开口。
以上是结构例子的说明。通过采用本结构，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。另外，在使用包含氧化物半导体的晶体管的半导体装置中可以抑制电特性变动且提高可靠性。另外，可以提供一种包含氧化物半导体的通态电流大的晶体管。另外，可以提供一种包含氧化物半导体的关态电流小的晶体管。另外，可以提供一种功耗低的半导体装置。
[存储装置2]
图13示出使用本发明的一个方式的半导体装置的半导体装置(存储装置)的一个例子。与图12所示半导体装置相同，图13所示的半导体装置也包括晶体管200、晶体管300及电容器100。但是，图13所示的半导体装置与图12所示的半导体装置的不同之处在于：电容器100为平面型；以及晶体管200与晶体管300电连接。
在本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。电容器100或晶体管300的至少一部分优选重叠于晶体管200。由此，因为可以减少电容器100、晶体管200及晶体管300的俯视时的占有面积，所以可以实现根据本实施方式的半导体装置的微型化或高集成化。
作为晶体管200及晶体管300，可以使用上述晶体管200及晶体管300。因此，关于晶体管200、晶体管300及包括它们的层可以参考上述记载。
在图13所示的半导体装置中，布线2001与晶体管300的源极电连接，布线2002与晶体管300的漏极电连接。此外，布线2003与晶体管200的源极和漏极中的一个电连接，布线2004与晶体管200的第一栅极电连接，布线2006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线2005与电容器100的另一个电极电连接。注意，下面有时将与晶体管300的栅极、晶体管200的源极和漏极中的另一个及电容器100的一个电极连接的节点称作节点FG。
图13所示的半导体装置具有通过晶体管200的开关工作能够保持晶体管300的栅极(节点FG)的电位的特性，因此可以进行数据的写入、保持及读出。
此外，通过将图13所示的半导体装置配置为矩阵状，可以构成存储单元阵列。
包括晶体管300的层具有与图12所示的半导体装置相同的结构，因此关于比绝缘体354下方的结构可以参考顶面的记载。
在绝缘体354上配置绝缘体210、绝缘体212、绝缘体214及绝缘体216。因此，与绝缘体350等相同，作为绝缘体210使用具有抑制氢等的杂质及氧的透过的功能的绝缘体，即可。
导电体218填埋于绝缘体210、绝缘体212、绝缘体214及绝缘体216中。导电体218被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。例如，导电体218与被用作晶体管300的栅电极的导电体316电连接。
导电体248被用作与晶体管200或晶体管300电连接的插头或布线。例如，导电体248使被用作晶体管200的源极和漏极中的另一个的导电体240b通过导电体248与被用作电容器100的电极的一个的导电体110电连接。
另外，平面型的电容器100可以设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。注意，关于导电体110、导电体120及绝缘体130可以使用在上述的存储装置1中记载的构成要素。
以与导电体248的顶面接触的方式设置导电体153及导电体110。导电体153与导电体248的顶面接触且被用作晶体管200或晶体管300的端子。
导电体153及导电体110被绝缘体130覆盖，以经过绝缘体130与导电体110重叠的方式设置导电体120。再者，在导电体120及绝缘体130上设置绝缘体114。
另外，虽然在图13中示出作为电容器100使用平面型电容器的例子，但是本实施方式所示的半导体装置不局限于此。例如，作为电容器100可以使用图12所示的缸型的电容器100。
[存储装置3]
图14示出使用本发明的一个方式的半导体装置的存储装置的一个例子。图14所示的存储装置除了包括图13所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图14中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一方电连接，布线1004与晶体管200的栅极电连接，布线1006与晶体管200的第二栅极(背栅极)电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的栅极电连接，布线1009与晶体管400的第二栅极(背栅极)电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图14所示的存储装置与图12及图13所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。
<晶体管400>
晶体管400形成在与晶体管200相同的层，由此可以同时制造它们。晶体管400包括：用作第一栅电极的导电体460(导电体460a及导电体460b)；用作第二栅电极的导电体405；用作栅极绝缘层的绝缘体222、绝缘体224及绝缘体450；包括沟道形成区域的氧化物430c；用作源极和漏极中的一个的导电体440a、氧化物431a及氧化物431b；用作源极和漏极中的另一个的导电体440b、氧化物432a及氧化物432b；以及用作阻挡层的绝缘体445a及绝缘体445b。
在晶体管400中，导电体405与导电体205形成在相同的层。氧化物431a及氧化物432a与氧化物230a形成在相同的层，氧化物431b及氧化物432b与氧化物230b形成在相同的层。导电体440(导电体440a及导电体440b)与导电体240形成在相同的层。绝缘体445(绝缘体445a及绝缘体445b)与绝缘体245形成在相同的层。氧化物430c与氧化物230c形成在相同的层。绝缘体450与绝缘体250形成在相同的层。导电体460与导电体260形成在相同的层。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢、水等杂质。因此，可以使晶体管400的阈值电压大于0V，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
本实施方式可以与其他的实施方式及实施例等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图15至图16，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构例子>
图15A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440、控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器、写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对来自外部的控制信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。信号CE是芯片使能信号，信号WE是写入使能信号，并且信号RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
此外，虽然在图15A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图15B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图16中说明能够适合用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图16A至图16C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(Dynamic Oxide SemiconductorRandom Access Memory)。图16A所示的存储单元1471包括晶体管M1及电容器CA。此外，晶体管M1包括栅极(有时称为顶栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线LL连接。
布线BIL被用作位线，布线WOL被用作字线。布线LL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，布线LL既可以为接地电位又可以为低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
在此，图16A所示的存储单元1471对应于图12所示的存储装置。就是说，晶体管M1对应于晶体管200，电容器CA对应于电容器100，布线BIL对应于布线1003，布线WOL对应于布线1004，布线BGL对应于布线1006，布线LL对应于布线1005。注意，图12所记载的晶体管300对应于设置在图15A及图15B所示的存储装置1400的外围电路1411的晶体管。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图16B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图16C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为非常低。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流非常低，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图16D至图16G示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图16D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。此外，晶体管M2包括顶栅极(有时简称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加高电平电位。另外，在保持数据时优选对布线CAL施加高电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
在此，图16D所示的存储单元1474对应于图13所示的存储装置。就是说，晶体管M2对应于晶体管200，电容器CB对应于电容器100，晶体管M3对应于晶体管300，布线WBL对应于布线2003，布线WOL对应于布线2004，布线BGL对应于布线2006，布线CAL对应于布线2005，布线RBL对应于布线2002，布线SL对应于布线2001。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图16E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图16F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图16G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为非常低。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流非常低，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至存储单元1477也是同样的。
此外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、晶体管M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
此外，图16H示出3晶体管1电容器的增益单元型存储单元的一个例子。图16H所示的存储单元1478包括晶体管M4至晶体管M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、布线RWL、布线WWL、布线BGL及布线GNDL电连接。布线GNDL是供应低电平电位的布线。此外，也可以将存储单元1478电连接到布线RBL、布线WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。此外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
此外，晶体管M5、晶体管M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至晶体管M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、晶体管M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为非常低。
注意，本实施方式所示的外围电路1411、存储单元阵列1470等的结构不局限于上述结构。另外，也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式所示的结构可以与其他实施方式、实施例等所示的结构适当地组合而使用。
(实施方式5)
在本实施方式中，参照图17说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图17A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图17B所示那样与印刷线路板(Printed Circuit Board：PCB)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于闪存1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有A/D(模拟/数字)转换电路和D/A(数字/模拟)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB(Universal Serial Bus))、高清晰度多媒体接口(HDMI(High-Definition Multimedia Interface))(注册商标)等。
网络电路1216具有局域网(LAN(Local Area Network))等网络用电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方式，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式、实施例等所示的结构适当地组合而使用。
(实施方式6)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板计算机、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图18示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图18A是USB存储器的示意图。USB存储器1100包括框体1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在框体1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于基板1104的存储器芯片1105等。
图18B是SD卡的外观示意图，图18C是SD卡的内部结构的示意图。SD卡1110包括框体1111、连接器1112及基板1113。基板1113被容纳在框体1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于基板1113的存储器芯片1114等。
图18D是SSD的外观示意图，图18E是SSD的内部结构的示意图。SSD1150包括框体1151、连接器1152及基板1153。基板1153被容纳在框体1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于基板1153的存储器芯片1154等。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
(实施方式7)
根据本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图19示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、用于笔记本式信息终端等的显示器、数字标牌(DigitalSignage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、电子书阅读器、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的GPU或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图19示出电子设备的例子。
[信息终端]
图19A示出信息终端之一的移动电话机(智能手机)。信息终端5100包括框体5101及显示部5102，作为输入接口在显示部5102中具备触控面板，并且在框体5101上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5100，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5102上的应用程序、识别由使用者输入到显示部5102所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5102上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
图19B示出笔记本式信息终端5200。笔记本式信息终端5200包括信息终端主体5201、显示部5202及键盘5203。
与上述信息终端5100同样，通过将本发明的一个方式的芯片应用于笔记本式信息终端5200，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用笔记本式信息终端5200，可以研发新颖的人工智能。
注意，在上述例子中，图19A及图19B分别示出智能手机及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机及笔记本式信息终端以外的信息终端。作为智能手机及笔记本式信息终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、台式信息终端、工作站等。
[游戏机]
图19C示出作为游戏机的一个例子的便携式游戏机5300。便携式游戏机5300包括框体5301、框体5302、框体5303、显示部5304、连接部5305及操作键5306等。可以将框体5302及框体5303从框体5301拆卸。通过将设在框体5301中的连接部5305安装到其他框体(未图示)，可以将输出到显示部5304的影像输出到其他视频显示设备(未图示)。此时，框体5302及框体5303分别可以被用作控制器。由此，多个游戏玩者可以同时玩游戏。可以将上述实施方式所示的芯片嵌入到设置在框体5301、框体5302及框体5303的基板的芯片等。
另外，图19D示出游戏机之一的固定式游戏机5400。固定式游戏机5400以无线或有线连接有控制器5402。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5300及固定式游戏机5400等游戏机，可以实现低功耗的游戏机。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
再者，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5300，可以实现具备人工智能的便携式游戏机5300。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5300，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5300玩需要多个游戏玩家的游戏时，可以利用人工智能构成拟人的游戏玩家，由此可以将人工智能的游戏玩家当作对手，一个人也可以玩多人玩的游戏。
虽然图19C及图19D示出便携式游戏机及固定式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[大型计算机]
将本发明的一个方式的GPU或芯片可以应用于大型计算机。
图19E示出作为大型计算机的一个例子的超级计算机5500。图19F示出超级计算机5500所包括的机架(rackmount)式计算机5502。
超级计算机5500包括机架5501及多个机架式计算机5502。注意，多个计算机5502容纳在机架5501中。另外，计算机5502设有多个基板5504，在该基板上可以安装上述实施方式所说明的GPU或芯片。
超级计算机5500主要是适合于科学计算的大型计算机。科学计算需要以高速进行庞大的运算，因此功耗大且芯片的发热高。通过将本发明的一个方式的GPU或芯片应用于超级计算机5500，可以实现低功耗的超级计算机。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路及模块带来的负面影响。
在图19E及图19F中，作为大型计算机的一个例子示出超级计算机，然而应用本发明的一个方式的GPU或芯片的大型计算机不局限于此。作为应用本发明的一个方式的GPU或芯片的大型计算机，例如可以举出提供服务的计算机(服务器)、大型通用计算机(主机)等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图19G是示出移动体的一个例子的汽车室内的前挡风玻璃周边的图。图19G示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
通过显示速度表、转速计、行驶距离、燃料表、排档状态、空调的设定等，显示面板5701至显示面板5703可以提供其他各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[电器产品]
图19H示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括框体5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能等。
作为电器产品的一个例子说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
[实施例]
在本实施例中，作为样品1A制造层叠有第一晶体管及第二晶体管的半导体装置。然后，进行该半导体装置的截面观察。作为第一晶体管及第二晶体管，制造图2所示的晶体管200。
<样品的制造方法>
以下，说明样品1A的制造方法。
首先，在基底上形成包括第一晶体管200的第一层(1st layer)。
具体而言，在样品1A中，作为成为氧化物230a的第一氧化物(氧化膜230A)，通过溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材沉积In-Ga-Zn氧化物。接着，在第一氧化物上作为成为氧化物230b的第二氧化物(氧化膜230B)通过溅射法使用In：Ga：Zn＝4：2：4.1[原子数比]的靶材沉积In-Ga-Zn氧化物，然后通过溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材沉积In-Ga-Zn氧化物，由此形成两层叠层结构。另外，连续沉积第一氧化物及第二氧化物。
接着，在样品1A中，在第二氧化物上沉积成为导电体240的钨膜。然后，使用硬掩模加工该导电体、第二氧化物及第一氧化物来形成成为氧化物230a、氧化物230b、导电层240B及绝缘层245的绝缘层。
接着，在样品1A及样品1B中，沉积成为绝缘体280的氧氮化硅膜。接着，进行CMP处理对该氧氮化硅膜进行抛光而使氧氮化硅膜的表面平坦化，来形成绝缘体280。
接下来，在样品1A中，在成为绝缘体280的氧氮化硅膜中形成开口部。接着，去除露出到该开口部的底面的导电层240B来形成导电体240a及导电体240b。
接着，在样品1A中，作为成为氧化物230c的第三氧化物(氧化膜230C)通过溅射法使用In：Ga：Zn＝4：2：4.1[原子数比]的靶材沉积In-Ga-Zn氧化物，然后通过溅射法使用In：Ga：Zn＝1：3：4[原子数比]的靶材沉积In-Ga-Zn氧化物，由此形成两层叠层结构。
接着，在样品1A中，沉积成为绝缘体250的氧氮化硅膜(绝缘膜250A)。
接着，在样品1A中，在成为绝缘体250的氧氮化硅膜上沉积氮化钛膜作为成为导电体260a的导电膜(导电膜260A)。接着，作为成为导电体260b的导电膜(导电膜260B)沉积钨膜。另外，连续形成氮化钛膜及钨膜。
接着，在样品1A中，去除导电膜260A、导电膜260B、绝缘膜250A及氧化膜230C的一部分而形成导电体260、绝缘体250及氧化物230c。
接着，作为与晶体管200电连接的插头及成为绝缘体282的膜沉积具有氧化铝膜与氧化铪膜的叠层结构的膜，并且作为成为绝缘体284的膜沉积包含氧氮化硅的膜。
通过上述工序，制造包括第一晶体管200的第一层。接着，在第一晶体管与第二晶体管间形成层间膜。
作为层间膜，沉积具有与上述第一层的翘曲方向相反的应力的膜。换言之，在构成第一层的所有膜的总应力(也称为第一层的总应力)为压缩应力时，层间膜使用具有拉伸应力的层。另外，在第一层的总应力为拉伸应力时，层间膜使用具有压缩应力的层。
在本实施例中，第一层的总应力为压缩应力。由此，层间膜使用作为总应力具有拉伸应力的层。具体而言，层叠具有压缩应力的氧化硅膜与具有拉伸应力的氧化硅膜而使具有拉伸应力的氧化硅膜的膜厚度比具有压缩应力的氧化硅膜的膜厚度厚。
接着，在层间膜上制造包括第二晶体管200的第二层(2nd layer)。该第二层通过与第一层同样的工序制造。
通过上述工序，制造样品1A。
<样品1A的截面观察及晶体管特性的评价结果>
首先，对样品1A进行截面观察。此外，通过扫描透射电子显微镜(STEM：ScanningTransmission Electron Microscope)进行截面观察。作为观察用装置使用株式会社日立高新技术公司(Hitachi High-Technologies Corporation)制造的HD-2700。图20及图21示出截面STEM观察结果。
如图20A所示，样品1A的沟道部分中的L长度方向的长度为72nm。如图20B所示，样品1A的沟道部分中的W长度方向的长度为51nm。如图21所示，可以层叠第一晶体管及第二晶体管。
接着，对样品1A进行晶体管特性的评价。
首先，确认到：在第一层的晶体管200及第二层的晶体管200中，通过使施加到导电体205的电压(Vbg)变化而阈值变化。具体而言，分别设定施加到各晶体管200的导电体205的电压(Vbg)的条件而进行晶体管200的Id-Vg测量来确认阈值变化。
图22A示出第一层的晶体管200的Id-Vg测量结果。另外，图22B示出第二层的晶体管200的Id-Vg测量结果。
另外，使用图22所示的结果求出对于施加到设置在各层中的晶体管200的导电体205的电压(Vbg)的阈值变化量。图23A示出该结果。如图23A所示，可知：晶体管200通过适当地调整施加到导电体205的电压(Vbg)，可以根据电路用途控制阈值。
接着，调查在第一层及第二层的晶体管200中各晶体管200的阈值的变动对各晶体管200的场效应迁移率(μFEs)带来的影响。图23B示出该结果。如图23B所示，阈值变动量
Figure BDA0003553439060000931
为0.13V/V。可知：通过调整施加到导电体205的电压(Vbg)，各晶体管200的阈值变动的另一方面，施加到导电体205的电压(Vbg)的值对场效应迁移率(μFEs)带来的影响较小。
接着，对设置在第一层及第二层中的晶体管200的晶体管特性的温度依存性进行评价。测定条件为-40℃、27℃及85℃，使半导体装置在条件温度下进行工作而测量晶体管特性。另外，图24A示出第一层的晶体管200的Id-Vg测量结果。另外，图24B示出第二层的晶体管200的Id-Vg测量结果。
如图24所示，设置在第一层及第二层中的晶体管200的关态泄漏电流在-40℃至85℃的温度范围内一直为测量下限(detection limit)(1×10-13A)以下。另外，在相同附图中还示出各晶体管200的场效应迁移率的温度依赖性。确认到场效应迁移率相对于温度变化几乎没有变化。这是在高温下场效应迁移率降低的Si晶体管中没有的特征。
接着，在第一层的晶体管200中，在85℃的高温状态下测量导电体240a与导电体240b间、导电体240a与导电体260间及导电体240a与导电体205间的关态泄漏电流。图25示出其结果。在图25中，纵轴表示Leakage current且横轴表示1000/T。另外，白色圆表示Drain，四角形表示D-TG，三角形表示D-BG，菱形表示Si FET[5]的结果。如图25所示，各导电体间的关态泄漏值为5.0×10-20A/μm以下。由此，晶体管200的关态泄漏电流值非常低，所以可知可以大幅度地降低刷新功率。
接着，模拟地算出假设使用晶体管200的DOSRAM或NOSRAM时的写入速度。图26示出该结果。在图26中，纵轴表示Write Time及Erase Time且横轴表示Retention Time。图26A示出假设使用DOSRAM时的结果，图26B示出假设使用NOSRAM时的结果。另外，保持时间通过如下方法算出：假设作为泄漏原因只有亚阈值泄漏，用亚阈值摆幅外推Id-Vg曲线。
另外，假设半导体装置在-40℃以上且85℃以下使用，通过对导电体205施加电压(Vbg电压)调整85℃下的数据保持时间，在85℃下关态泄漏电流最大。另外，用于保持和写入的电源电压为-0.8V/2.5V，允许电压变动量为0.2V，写入判断电压为0.52V，驱动电路的工作速度为2.5GHz。
如图26A所示，可估计：假设在写入电流最小的-40℃下驱动DOSRAM(保持容量3.5fF，85℃下的数据保持时间假设为1hr)时的写入速度为1.0至3.0nsec。这相当于DOSRAM的工作速度为100MHz以上。
如图26B所示，可估计：假设驱动NOSRAM(保持容量为1.2fF，85℃下的数据保持时间假设为5年)时的写入时间为10.0nsec以下。另外，在用于NOSRAM时，通过利用叠层结构可以减少位线等布线的负载，所以读出速度的影响较小且写入速度可以决定整体工作速度。由此，在写入时间为10.0nsec以下时，相当于40MHz以上的工作速度。
另外，图26B还示出删除所写入的数据时所需的时间的估计结果。关于数据删除时间，使用与写入时间的算出同样的方法，根据Vs＝0V且Vg＝2.25V的Id-Vd特性而估计使保持容量的电压从Vd＝1.08V降低到0.11V(1.08V的10％)时所需的时间。由此，估计第一层的数据删除时间为2.0nsec以下。
从图26B可知：通过将层叠晶体管200的半导体装置应用于存储单元，在假设DOSRAM工作和NOSRAM工作的任意工作的情况下都可以同时实现长时间保持和高速工作。
接着，图27示出在第一层的晶体管200中从静态特性估计的多值工作中的data：000(VSN＝0.00V)→data：111(VSN＝1.08V的90％)所需的写入时间及data：111(VSN＝1.08V)→data：000(VSN＝1.08V的10％)所需的删除时间的估计结果。在图27中，纵轴表示WriteTime及Erase Time且横轴表示Retention Time。
保持容量为3.5fF，保持多值(3bit/cell)时可允许的电压变动为0.02V。在假设用于NOSRAM时，可以对保持节点直接写入模拟电压，所以与闪存不同，不需要verify工作。由此，确认到：在保持时间为1年以下的范围内，写入时间和数据删除时间都比驱动电路的写入时间100nsec充分短。
接着，进行将样品1A用于多值存储器(Multilevel operation)时的写入工作和保持测试。在图28中，纵轴表示Read Voltage且横轴表示Retention Time。图28示出从评价结果得到的保持特性。从图28可知：在使样品1A作为多值存储器驱动时也可以在100nsec进行相当于八值的写入，可以以27℃保持数据1hr以上。
接着，进行在环境温度27℃下将样品1A用于NOSRAM存储单元时的二值工作中的改写耐性测试。图29示出根据该评价结果的改写耐性。在图29中，横轴表示Write cycles。从图29可知：即使进行1012次以上的改写工作也可以保持数据而不发生问题。
在此，进行晶体管200的截止频率fT的评价。图30示出该结果。在图30中，横轴表示Input Frequency。另外，在本评价中，使用只制造第一层的样品。在该评价中，假设施加到导电体205的电压(Vg)及施加到导电体240a的电压(Vd)为2.5V来进行评价。如图30所示，截止频率fT可估计为43GHz左右。该结果示出晶体管200除了存储器以外还可以应用于高频电路等的模拟电路。
本实施例的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[符号说明]
10：半导体装置、11：衬底、12：调整层、14：层、16：调整层、18：层、20：半导体装置、21：衬底、23：绝缘体、24：层、26：调整层、27：绝缘体、28：层。

Claims (7)

1.一种半导体装置，包括：
衬底上的设置有包括氧化物半导体的第一晶体管的第一层；
所述第一层上的第二层；以及
所述第二层上的设置有包括氧化物半导体的第二晶体管的第三层，
其中，所述第一层的总内部应力和所述第三层的总内部应力作用于第一方向上，
并且，所述第二层的总内部应力作用于与所述第一方向相反的方向上。
2.一种半导体装置，包括：
衬底上的设置有包括氧化物半导体的第一晶体管的第一层；
所述第一层上的第二层；
所述第二层上的设置有包括氧化物半导体的第二晶体管的第三层；
所述第一层与所述第二层间的第四层；以及
所述第二层与所述第三层间的第五层，
其中，所述第一层的总内部应力和所述第三层的总内部应力作用于第一方向上，
所述第二层的总内部应力作用于与所述第一方向相反的方向上，
并且，所述第四层及所述第五层包括具有阻挡性的膜。
3.根据权利要求2所述的半导体装置，
其中所述第四层的总内部应力及所述第五层的总内部应力作用于所述第一方向上。
4.根据权利要求3所述的半导体装置，
其中所述具有阻挡性的膜抑制氢及杂质的扩散。
5.根据权利要求2至4中任一项所述的半导体装置，
其中所述第四层对所述第一层进行密封，
并且所述第五层对所述第三层进行密封。
6.根据权利要求1至5中任一项所述的半导体装置，其中所述第二层包括被用作布线的导电体。
7.根据权利要求1至6中任一项所述的半导体装置，其中所述氧化物半导体为In-Ga-Zn氧化物。
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