KR20070017816A - 반도체 장치 및 그 제조 방법. - Google Patents

반도체 장치 및 그 제조 방법. Download PDF

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Abstract

고유전 물질로 이루어지는 게이트 유전막을 포함하는 반도체 장치 및 그 제조 방법에서, 반도체 장치는 NMOS 영역 및 NMOS 영역이 구분된 기판과, 상기 기판의 PMOS 영역 상에 형성되고 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴 및 상기 기판의 NMOS 영역 상에 형성되고 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 포함한다. 상기 반도체 장치는 PMOS 트랜지스터에서 페르미 레벨 피닝 현상이 충분히 감소되어 동작 특성이 향상된다.

Description

반도체 장치 및 그 제조 방법.{Semiconductor device and method for manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2 내지 도 7은 도 1에 도시된 반도체 장치를 제조하는 제1 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 도 1에 도시된 반도체 장치를 제조하는 제2 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리막 패턴
104 : 게이트 산화막 104a : 제1 게이트 산화막 패턴
104b : 제2 게이트 산화막 패턴 108 : 금속 산화막
108b : 금속 산화막 패턴 110 : 실리콘 질화막
110b : 실리콘 질화막 패턴 112a : 제1 폴리실리콘 패턴
112b : 제2 폴리실리콘 패턴 114 : 제1 게이트 패턴
116 : 제2 게이트 패턴 118 : 스페이서
120 : 제1 소오스/드레인 영역 122 : 제2 소오스/드레인 영역
124 : 포토레지스트 패턴
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 물질로 이루어지는 게이트 유전막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치가 고집적화되고 동작 전압이 감소됨에 따라 트랜지스터에서는 보다 얇은 게이트 유전막이 요구되고 있다. 그러나, 상기 게이트 유전막이 20Å이하로 얇아지게 되면 전자의 터널링이 발생하게 되어 누설 전류가 급격하게 증가하는 등의 문제가 발생하게 된다. 때문에, 상기 실리콘 산화막에 비해 물리적으로 더 두껍게 형성하면서도 얇은 등가 산화막 두께(EOT : equivalent oxide thickness)를 유지하면서도 상기 누설 전류를 충분하게 줄일 수 있는 신규한 물질의 게이트 유전막이 요구되고 있다.
상기한 게이트 유전막으로서 통상의 실리콘 산화막에 비해 높은 유전 상수를 갖는 고유전 물질을 적용하고자 하는 연구가 활발하게 진행되고 있다.
그러나, 상기 고유전 물질의 게이트 유전막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하는 경우, 실리콘 산화막 상에 형성되는 폴리실리콘과 서로 다른 페르미 레벨을 갖게 되고 페르미 레벨이 일정한 값으로 고정되는 페르미 레벨 피닝(Fermi level pinning) 현상이 발생하게 된다.
상기 페르미 레벨 피닝 현상이 발생하는 경우, 게이트 전극으로 제공되는 폴 리실리콘의 일함수가 현저히 변화하게 되며 불순물의 도핑에 의해 플랫 밴드 전압을 조절하기가 매우 어려워진다. 이로 인해, 사용자가 원하는 문턱 전압을 갖는 MOS트랜지스터를 형성하기가 어려워진다. 특히, 상기 페르미 레벨 피닝 현상은 PMOS 트랜지스터의 형성 시에 더욱 뚜렷이 나타나게 된다. 구체적으로, 상기 PMOS 트랜지스터를 형성하는 경우에, 게이트 전극으로 제공되는 폴리실리콘의 페르미 레벨이 실리콘 산화물 상에 형성된 폴리실리콘의 페르미 레벨에 비해 0.4 내지 0.6eV 정도 상승하게 되고, 이로 인해 PMOS 트랜지스터의 문턱 전압이 0.4 내지 0.6V 정도 상승하게 된다.
한편, 상기 게이트 도전막으로서 금속 물질을 사용하면 페르미 레벨의 피닝 현상을 충분하게 감소시킬 수 있는 연구 결과가 보고되고 있다. 그러나, 상기 PMOS트랜지스터의 게이트 전극으로는 사용될 수 있는 금속 물질은 4.6 내지 5.2eV 정도의 높은 일함수를 갖는 물질로 제한된다. 때문에, 상기와 같은 높은 일함수를 가지면서 증착 기술 및 식각 기술 등이 확보되어 있는 금속 물질을 선택하는 것이 용이하지 않다.
상기 페르미 레벨 피닝 현상을 감소시킬 수 있는 구조의 게이트 패턴의 일 예로서 미국 공개특허 2004/00099916호를 들 수 있다. 상기 미국 공개 특허 2004/00099916호에는 PMOS의 게이트 전극으로서 게르마늄 실리사이드 물질을 사용하고, NMOS의 게이트 전극으로서 실리콘 게르마늄을 사용하는 방법이 개시되어 있다. 그러나, 상기와 같이 각 트랜지스터 형성 영역에 선택적으로 실리사이드를 형성하기 위해서는 다소 복잡한 공정들을 수행하여야 하는 단점이 있다. 또한, PMOS 영역에 위치하는 실리콘 게르마늄 전체를 실리사이드화하기 위해서는 과도한 열처리 과정이 수반되어야 하므로 트랜지스터가 열화될 수 있다.
따라서, 본 발명의 제1 목적은 페르미 레벨 피닝 현상이 감소되는 게이트 패턴을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 장치를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치는NMOS 영역 및 NMOS 영역이 구분된 기판과, 상기 기판의 PMOS 영역 상에 형성되고 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴 및 상기 기판의 NMOS 영역 상에 형성되고 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 제조 방법으로, 우선 PMOS 영역 및 NMOS 영역이 구분된 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 금속 산화막 및 실리콘 질화막을 순차적으로 형성한다. 상기 NMOS 영역에 위치한 실리콘 질화막 및 금속 산화막을 선택적으로 제거하여 상기 기판 상에 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴을 형성한다. 상기 제1 게이트 산화막, 예비 금속 산화막 패턴, 예비 실 리콘 질화막 패턴 상에 폴리실리콘막을 형성한다. 다음에, 패터닝을 수행하여, 상기 기판의 PMOS 영역 상에는 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴을 형성하고, 상기 기판의 NMOS 영역 상에는 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 형성한다.
본 발명에 의하면, 고유전율을 갖는 게이트 유전막 패턴 상에 폴리실리콘 패턴을 형성하면서도 페르미 레벨 피닝 현상을 충분히 감소시킬 수 있다. 그러므로, PMOS 트랜지스터 및 NMOS 트랜지스터의 문턱 전압을 조절할 수 있다.
또한, 상기 폴리실리콘 패턴을 게이트 전극으로 사용함으로서 후속에 진행되는 공정들을 기존의 공정과 동일하게 진행할 수 있다. 때문에, 공정이 단순해지는 효과를 기대할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 대상물의 "상에", "상부에" 또는 "하에", "하부에"에 형성되는 것으로 언급되는 경우에는 상기 대상물의 상부면 또는 하부면과 직접적으로 접하면서 형성될 수도 있고, 상기 대상물 상에 추가적으로 다른 구조물들이 형성된 상태에서 상기 대상물 상부 또는 하부에 형성될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, PMOS 영역 및 NMOS 영역이 구분된 반도체 기판(100)이 구비된다. 상기 PMOS 영역 및 NMOS 영역은 소자 분리막 패턴(102)에 의해 분리된다. 상기 PMOS 영역의 반도체 기판(100)에는 N형 불순물이 도핑되어 있고, 상기 NMOS 형성 영역의 반도체 기판(100)에는 P형 불순물이 도핑되어 있다.
상기 PMOS 영역의 반도체 기판(100) 상에는 제1 게이트 산화막 패턴(104a), 금속 산화막 패턴(108b), 실리콘 질화막 패턴(110b) 및 제1 폴리실리콘 패턴(112a)이 적층된 구조를 갖는 제1 게이트 패턴(114)이 구비된다.
이하에서는 상기 제1 게이트 패턴(114)에 포함되는 각각의 구성 요소에 대해 보다 상세하게 설명한다.
상기 제1 게이트 산화막 패턴(104a)은 실리콘 산화물에 비해 높은 유전율을 갖는 물질로 이루어진다. 상기 제1 게이트 산화막 패턴(104a)은 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 산화물로 이루어진다. 상기 제1 게이트 산화막 패턴(104a)으로 사용할 수 있는 물질의 구체적인 예로는 하프늄 산화물(HfO2), 하프늄 산질화물(HfOxNy), 하프늄 실리콘 산질화물(HfSixOyNz), 하프늄 실리콘 산화물(HfSixOy), 하프늄 알루미늄 산화물(HfAlxOy), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrOxNy), 지르코늄 실리콘 산질화물(ZrSixOyNz), 지르코늄 실리콘 산화물(ZrSixOy) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 2 이상을 적층시켜 사용할 수도 있다.
상기 제1 게이트 산화막 패턴(104a) 상에는 페르미 레벨 피닝 현상을 완화시키기 위한 금속 산화막 패턴(108b)이 구비된다. 구체적으로, 상기 금속 산화막 패 턴(108b)은 알루미늄 산화물(Al2O3)로 이루어진다.
상기 고유전 물질로 이루어지는 제1 게이트 산화막 패턴(104a) 상에 상기 알루미늄 산화물이 형성되고 게이트 전극으로 폴리실리콘 물질이 사용된 PMOS 트랜지스터의 경우에는 상기 알루미늄 산화물이 형성되어 있지 않은 경우에 비해 플랫 밴드 전압이 약 100 내지 300mV 정도 상승하게 된다. 즉, 상기 알루미늄 산화물이 형성된 경우에는 PMOS 트랜지스터의 게이트 전극으로 사용되는 폴리실리콘 물질의 페르미 레벨이 변동하는 폭이 약 0.1 내지 0.3eV 정도 감소되어 페르미 레벨 피닝 현상이 상당히 완화된다.
상기 금속 산화막 패턴(108b) 상에는 불순물의 침투 특히 붕소의 침투(Boron penetration)를 방지하기 위한 장벽(Barrier) 역할을 하는 실리콘 질화막 패턴(110b)이 구비된다. 상기 실리콘 질화막 패턴(110b)은 게이트 전극으로 제공되는 폴리실리콘 물질 내의 불순물이 반도체 기판(100)으로 침투(penetration)하는 것을 방지한다. 또한, 상기 실리콘 질화막 패턴(110b)을 형성함으로서 페르미 레벨 피닝 현상이 다소 감소된다.
상기 제1 게이트 산화막 패턴(104a), 금속 산화막 패턴(108b) 및 실리콘 질화막 패턴(110b)의 라미네이트 구조가 PMOS 트랜지스터의 게이트 유전막 패턴(111a)으로서 제공된다. 그러므로, 상기 게이트 유전막 패턴(111a) 전체의 유전율을 감소시키기 위해서는 상기 각각의 막들이 매우 얇은 두께를 가져야 한다. 특히, 상기 실리콘 질화막 패턴(110b)은 상기 제1 게이트 산화막 패턴(104a) 및 금속 산 화막 패턴(108b)에 비해 유전율이 낮으므로 가장 얇은 두께로 형성하는 것이 바람직하다.
상기 고유전 물질을 포함하는 게이트 유전막 패턴(111a)은 실리콘 산화물을 게이트 유전막으로 사용하여 구현하기가 어려울 정도로 얇은 등가 산화막 두께를 갖는 트랜지스터를 제조할 시에 주로 채용된다. 때문에, 통상적으로 상기 제1 게이트 산화막 패턴(104a), 금속 산화막 패턴(108b) 및 실리콘 질화막 패턴(110b)을 포함하는 게이트 유전막 패턴(111a)은 100Å이하의 얇은 두께를 갖는다. 바람직하게는, 상기 게이트 유전막 패턴(111a)은 20Å 정도의 등가 산화막 두께를 가지며 물리적으로는 30Å 내지 50Å정도의 얇은 두께를 갖는다.
상기 제1 폴리실리콘 패턴(112a)에는 P형 불순물이 도핑되어 있다. 상기 P형 불순물의 예로는 붕소(B)를 들 수 있다.
상기 반도체 기판(100)의 NMOS 영역 상에는 제2 게이트 산화막 패턴(104b) 및 제2 폴리실리콘 패턴(112b)이 적층된 구조를 갖는 제2 게이트 패턴(116)이 구비된다.
상기 제2 게이트 산화막 패턴(104b)은 상기 제1 게이트 산화막 패턴(104a)과 동일한 물질로 이루어진다. 상기 제2 폴리실리콘 패턴(112b)에는 N형 불순물이 도핑된다. 상기 N형 불순물의 예로는 비소(As), 인(P) 등을 들 수 있다.
상기 제1 및 제2 게이트 패턴(114, 116)의 측벽에는 스페이서(118)가 구비된다.
상기 제1 게이트 패턴(114)의 양측 반도체 기판(100)에는 P형 불순물이 도핑 된 제1 소오스/드레인 영역(120)이 구비된다.
또한, 상기 제2 게이트 패턴(116)의 양측 반도체 기판(100)에는 N형 불순물이 도핑된 제2 소오스/드레인 영역(122)이 구비된다.
본 실시예에 따른 반도체 장치는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 유전막으로서 고유전율을 갖는 물질을 채용하고, 게이트 전극으로는 폴리실리콘을 사용한다. 상기 반도체 장치는 PMOS트랜지스터에 채용되는 게이트 유전막의 구조를 변경함으로서 페르미 레벨 피닝 현상을 완화시켜, PMOS 트랜지스터 및 NMOS 트랜지스터에 요구되는 플랫 밴드 전압을 수득할 수 있다. 이로 인해, PMOS 트랜지스터 및 NMOS 트랜지스터의 문턱 전압을 조절할 수 있다.
도 2 내지 도 7은 도 1에 도시된 반도체 장치를 제조하는 제1 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)을 마련한다. 본 실시예에서는 상기 반도체 기판(100)으로서 단결정 실리콘 기판을 마련하는 것이 바람직하고, 경우에 따라서는 SOI(silicon on insualtor) 기판 등을 마련할 수도 있다.
그리고, 상기 반도체 기판(100)에서 PMOS 트랜지스터가 형성될 부위에는 N형 불순물을 도핑하고, NMOS 트랜지스터가 형성될 부위에는 P형 불순물을 도핑한다. 이에 따라, 상기 반도체 기판(100)은 N형 불순물이 도핑된 PMOS 영역 및 P형 불순물이 도핑된 NMOS 영역으로 각각 구분된다. 상기 N형 불순물의 예로는 비소, 인 등을 들 수 있고, 상기 P형 불순물의 예로는 붕소를 들 수 있다.
이어서, 도시하지는 않았지만, 상기 반도체 기판(100)에 셸로우 트렌치 소자 분리 공정을 통해 소자 분리막 패턴(102)을 형성하여 액티브 영역 및 필드 영역을 정의한다. 상기 PMOS 영역 및 NMOS 영역의 경계 부위에도 소자 분리막 패턴(102)을 형성한다.
계속해서, 상기 반도체 기판(100) 상에 고유전 물질로 이루어지는 게이트 산화막(104)을 형성한다. 상기 고유전 물질은 실리콘 산화물에 비해 높은 유전율을 갖는 물질이며, 그 예로는 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 산화물을 들 수 있다. 보다 구체적으로, 상기 게이트 산화막은 하프늄 산화물(HfO2), 하프늄 산질화물(HfOxNy), 하프늄 실리콘 산질화물(HfSixOyNz), 하프늄 실리콘 산화물(HfSixOy), 하프늄 알루미늄 산화물(HfAlxOy), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrOxNy), 지르코늄 실리콘 산질화물(ZrSixOyNz), 지르코늄 실리콘 산화물(ZrSixOy) 등을 사용하여 형성할 수 있다. 이들은 단독으로 형성되는 것이 바람직하지만, 2 이상을 적층시켜 형성할 수도 있다.
상기 게이트 산화막(104)은 화학기상 증착법 또는 원자층 적층법을 수행하여 형성할 수 있다. 그러나, 상기 게이트 산화막(104)은 수십Å 정도의 얇은 두께로 형성되어야 하므로, 상기 화학기상증착법에 비해 얇고 균일한 증착 특성을 갖는 원자층 적층법을 통해 형성하는 것이 더 바람직하다.
특히, 본 실시예에서 원자층 적층을 수행하여 하프늄 실리콘 산질화물을 증착시켜 상기 게이트 산화막(104)을 형성한다.
상기 하프늄 실리콘 산질화물로 이루어지는 게이트 산화막(104)의 형성 방법 의 일 예는 다음과 같다.
먼저, 상기 반도체 기판(100)을 챔버 내에 위치시킨다. 이어서, 상기 반도체 기판(100)의 상부로 TDEAH(tetrakis diethyl amino hafnium), Hf(OtBu)4 등과 같은 하프늄 소스 물질을 제공한다. 이에 따라, 상기 반도체 기판(100)의 표면 상에 상기 하프늄 소스 물질의 일부분이 화학 흡착되고, 나머지 부분이 물리 흡착된다. 계속해서, 상기 반도체 기판(100)의 상부로 아르곤 가스와 같은 퍼지 가스를 도입한다. 이에 따라, 상기 반도체 기판(100) 상에 상기 물리 흡착된 하프늄 소스 물질의 나머지 부분이 제거된다. 이어서, 상기 반도체 기판(100)의 상부로 O3 등과 같은 산화제를 제공한다. 그 결과, 상기 화학 흡착된 하프늄 소스 물질의 일부분이 상기 산화제와 반응하여 상기 반도체 기판(100) 상에 하프늄 산화물을 포함하는 제1 고체 물질층이 형성된다. 그리고, 상기 반도체 기판(100)의 상부로 상기 퍼지 가스를 도입한다. 이에 따라, 상기 화학 흡착된 하프늄 소스 물질의 일부분과 반응하지 않은 산화제가 제거된다.
이어서, 상기 반도체 기판(100)의 상부로 TDMAS(tetrakis dimethyl amino silicon), TMOS(tetra methoxy silane) 등과 같은 실리콘 소스 물질을 제공한다. 이에 따라, 상기 고체 물질이 형성된 반도체 기판(100) 상에 상기 실리콘 소스 물질의 일부분이 화학 흡착되고, 나머지 부분이 물리 흡착된다. 이어서, 상기 반도체 기판(100) 상부로 상기 퍼지 가스를 제공한다. 이에 따라, 상기 반도체 기판(100) 상에 상기 물리 흡착된 실리콘 소스 물질의 나머지 부분이 제거된다. 계속해서, 상 기 반도체 기판(100) 상부로 상기 산화제를 제공한다. 그 결과, 상기 화학 흡착된 실리콘 소스 물질의 일부분이 상기 산화제와 반응하여 상기 반도체 기판(100) 상에 실리콘 산화물을 포함하는 제2 고체 물질층이 형성된다. 그리고, 상기 반도체 기판(100)의 상부로 상기 퍼지 가스를 도입한다. 이에 따라, 상기 화학 흡착된 실리콘 소스 물질의 일부분과 반응하지 않은 산화제가 제거된다.
계속해서, 상기 제1 고체 물질층의 형성과 제2 고체 물질층의 형성을 반복적으로 수행한다. 이에 따라, 상기 반도체 기판(100) 상에는 하프늄 실리콘 산화물의 박막이 형성된다.
이어서, 질화 처리를 수행하여 상기 하프늄 실리콘 산화물의 박막을 하프늄 실리콘 산질화물로 전환한다. 상기 공정에 의해, 실리콘 산질화물로 이루어지는 게이트 산화막(104)이 완성된다.
상기 게이트 산화막(104)을 형성한 이 후에, 상기 게이트 산화막(104)의 치밀화 및 큐어링을 위해 열처리 또는 포스트 플라즈마 처리를 더 수행할 수 있다.
도 3을 참조하면, 상기 게이트 산화막(104) 상에 페르미 레벨 피닝 현상을 완화시키기 위한 금속 산화막(108)을 형성한다. 상기 페르미 레벨 피닝 현상을 효과적으로 완화시킬 수 있는 금속 산화막(108)의 예로는 알루미늄 산화물을 들 수 있다. 상기 금속 산화막(108)은 수 Å정도의 얇은 두께로 균일하게 형성되어야 하므로 원자층 적층 방법에 의해 형성되는 것이 바람직하다.
상기 알루미늄 산화물로 이루어지는 금속 산화막(108)을 원자층 적층 방법에 의해 형성하는 방법의 일 예는 다음과 같다.
우선, 상기 챔버에 반도체 기판을 로딩하고 상기 반도체 기판(100)의 상부로 Al[OCH3]3, Al[OC2H5]3, Al[OC3H7]3, 등과 같은 알루미늄 소스 물질을 제공한다. 이에 따라, 상기 게이트 산화막(104)의 표면 상에 상기 알루미늄 소스 물질의 일부분이 화학 흡착되고, 나머지 부분이 물리 흡착된다. 계속해서, 상기 반도체 기판(100)의 상부로 아르곤 가스와 같은 퍼지 가스를 도입한다. 이에 따라, 상기 게이트 산화막(104) 상에 상기 물리 흡착된 알루미늄 소스 물질의 나머지 부분이 제거된다. 이어서, 상기 반도체 기판(100)의 상부로 O3 등과 같은 산화제를 제공한다. 그 결과, 상기 화학 흡착된 알루미늄 소스 물질의 일부분이 상기 산화제와 반응하여 상기 게이트 산화막(104) 상에 알루미늄 산화물을 포함하는 고체 물질층이 형성된다. 그리고, 상기 반도체 기판(100)의 상부로 상기 퍼지 가스를 도입한다. 이에 따라, 상기 화학 흡착된 알루미늄 소스 물질의 일부분과 반응하지 않은 산화제가 제거된다.
원자층 적층법에 있어서, 상기 알루미늄 소스 물질 제공, 퍼지, 산화제 제공 및 퍼지로 이루어지는 일련의 단계를 통상적으로 1 싸이클이라 한다. 그리고, 상기 1 싸이클을 수행함으로서 하나의 알루미늄 산화물 원자층이 형성된다. 상기 싸이클을 반복 수행함으로서 원하는 두께의 금속 산화막(108)을 형성한다.
다음에, 상기 금속 산화막(108) 상에 불순물의 침투를 방지하기 위한 장벽 역할을 하는 실리콘 질화막(110)을 형성한다. 상기 실리콘 질화막(110)은 수 Å정도의 얇은 두께로 균일하게 형성되어야 하므로 원자층 적층 방법에 의해 형성되는 것이 바람직하다.
상기 실리콘 질화막(110)을 원자층 적층 방법에 의해 형성하는 방법의 일 예는 다음과 같다.
우선, 상기 반도체 기판(100)의 상부로 DCS(SiCl2H2) 가스, HCD(Si2Cl6)가스, SiCl4 가스 등과 같은 실리콘 소스 물질을 제공한다. 이에 따라, 상기 금속 산화막(108)의 표면 상에 상기 실리콘 소스 물질의 일부분이 화학 흡착되고, 나머지 부분이 물리 흡착된다. 계속해서, 상기 반도체 기판(100)의 상부로 아르곤 가스와 같은 퍼지 가스를 도입한다. 이에 따라, 상기 금속 산화막(108) 상에 상기 물리 흡착된 실리콘 소스 물질의 나머지 부분이 제거된다. 이어서, 상기 반도체 기판(100)의 상부로 NH3를 제공한다. 그 결과, 상기 화학 흡착된 실리콘 소스 물질의 일부분이 상기 NH3와 반응하여 상기 금속 산화막(108) 상에 실리콘 질화물을 포함하는 고체 물질층이 형성된다. 그리고, 상기 반도체 기판(100)의 상부로 상기 퍼지 가스를 도입한다. 이에 따라, 상기 화학 흡착된 실리콘 소스 물질의 일부분과 반응하지 않은 산화제가 제거된다.
상기 실리콘 소스 물질 제공, 퍼지, NH3 제공 및 퍼지로 이루어지는 일련의 단계를 통상적으로 1 싸이클이라 하고, 상기 1 싸이클을 수행하면서 하나의 실리콘 질화물 원자층이 형성된다. 상기 싸이클을 반복 수행함으로서 원하는 두께의 실리콘 질화막(110)을 형성한다.
상기 게이트 산화막(104), 금속 산화막(108) 및 실리콘 질화막(110)을 포함 하는 게이트 유전막(111)은 100Å이하의 얇은 두께를 갖도록 한다. 바람직하게는, 상기 게이트 유전막(111)은 물리적으로 30Å 내지 50Å정도의 얇은 두께로 형성됨으로서, 약 20Å정도의 등가 산화막 두께를 갖도록 한다.
도 4를 참조하면, 상기 실리콘 질화막(110) 상에 포토레지스트막(도시안됨)을 코팅한다. 상기 포토레지스트막은 I-line 계열의 포토레지스트 물질을 사용하여 형성할 수 있다. 상기 포토레지스트막을 노광 및 현상함으로서 상기 NMOS 영역 상에 위치하는 실리콘 질화막(110)을 선택적으로 노출하는 포토레지스트 패턴(124)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 NMOS 영역에 위치하는 실리콘 질화막(110)을 제거함으로서 상기 PMOS 영역 상에 예비 실리콘 질화막 패턴(110a)을 형성한다. 상기 실리콘 질화막(110)을 제거할 시에 건식 식각 공정을 사용하면 하부막 표면에 이온 충격에 의한 데미지가 발생될 수 있다. 그러므로, 상기 실리콘 질화막(110)을 제거는 습식 식각 공정을 통해 이루어지는 것이 바람직하다.
이 때, 상기 금속 산화막(108)은 NMOS 영역의 상기 게이트 산화막(104) 상에 형성되어 있어서 상기 게이트 산화막(104)을 보호한다. 그러므로, 상기 NMOS 영역에 위치하는 실리콘 질화막(110)을 제거하기 위한 습식 식각 공정 시에 상기 게이트 산화막(104)이 손상되는 것을 방지할 수 있다. 상기 습식 식각 공정 시에 사용될 수 있는 식각액의 예로는 물 : 불산(HF)이 300 내지 1000:1 정도의 조성을 갖는 용액을 들 수 있다.
상기와 같이 습식 식각 공정을 수행하면, 도시된 것과 같이 상기 포토레지스트 패턴(124)의 두께도 다소 낮아지게 된다.
도 6을 참조하면, 상기 포토레지스트 패턴(124) 및 상기 NMOS 영역에 노출되어 있는 금속 산화막(108)을 동시에 제거한다. 상기 포토레지스트 패턴은 산소 에싱 공정 및 스트립 공정을 수행하여 제거할 수 있다. 또는, 상기 포토레지스트 패턴은 질소 및 CF4를 사용하는 제거 공정 및 세정 공정을 수행하여 제거할 수 있다. 상기 공정을 수행함으로서, 상기 PMOS 영역에는 예비 금속 산화막 패턴(108a)이 형성된다.
상기 PMOS 영역에 형성되어 있는 상기 포토레지스트 패턴(124)의 하부에는 예비 실리콘 질화막 패턴(110a)이 형성되어 있다. 그러므로, 상기 에싱 및 스트립 공정 시에 상기 예비 실리콘 질화막 패턴(110a)이 상기 예비 금속 산화막 패턴 (108a)을 보호하여 상기 예비 금속 산화막 패턴(108a)이 손상되는 것을 방지할 수 있다.
도 7을 참조하면, 상기 게이트 산화막(104), 예비 금속 산화막 패턴(108a) 및 예비 실리콘 질화막 패턴(110a) 상에 폴리실리콘막(도시안됨)을 형성한다.
상기 NMOS 영역 상에 위치하는 폴리실리콘막 상에는 N형 불순물을 도핑한다. 상기 N형 불순물의 예로는 비소, 인 등을 들 수 있다. 또한, 상기 PMOS 영역 상에 위치하는 폴리실리콘막 상에는 P형 불순물을 도핑한다. 상기 P형 불순물의 예로는 붕소를 들 수 있다.
상기 PMOS 영역에 위치하는 폴리실리콘막의 하부에는 예비 실리콘 질화막 패 턴(110a)이 형성되어 있다. 그러므로, 상기 폴리실리콘막에 포함되는 P형 불순물이 상기 기판(100)으로 침투하는 것을 최소화할 수 있다.
다음에, 상기 폴리실리콘막, 예비 실리콘 질화막 패턴(110a), 예비 금속 산화막 패턴(108a) 및 게이트 산화막(104)을 패터닝함으로서, 상기 PMOS 영역에는 제1 게이트 패턴(114)을 형성하고, 상기 NMOS 영역에는 제2 게이트 패턴(116)을 형성한다. 구체적으로, 상기 제1 게이트 패턴(114)은 제1 게이트 산화막 패턴(104a), 금속 산화막 패턴(108b), 실리콘 질화막 패턴(110b) 및 P형 불순물로 도핑된 제1 폴리실리콘 패턴(112a)으로 이루어지고, 상기 제2 게이트 패턴(116)은 제2 게이트 산화막 패턴(104b) 및 N형 불순물로 도핑된 제2 폴리실리콘 패턴(112b)으로 이루어진다. 상기 제1 게이트 패턴(114)에서 게이트 유전막 패턴(111a)은 제1 게이트 산화막 패턴(104a), 금속 산화막 패턴(108b) 및 실리콘 질화막 패턴(110b)의 라미네이트 구조를 갖게 된다.
다음에, 도 1에 도시된 것과 같이, 상기 제1 및 제2 게이트 패턴(114, 116)의 측벽에는 스페이서(118)를 형성한다. 또한, 상기 제1 게이트 패턴(114)의 양측 반도체 기판에 P형 불순물을 도핑하여 제1 소오스/드레인 영역(120)을 형성하고, 상기 제2 게이트 패턴(116)의 양측 반도체 기판에 N형 불순물을 도핑하여 제2 소오스/드레인 영역(122)을 형성한다.
이와 같이, 본 실시예에 따르면 게이트 전극 물질로서 폴리실리콘을 채용하면서도 페르미 레벨 피닝 현상 및 불순물 이온의 침투 등과 같은 문제를 감소시킬 수 있다. 이로 인해, NMOS 트랜지스터 및 PMOS 트랜지스터의 문턱 전압을 충분히 조절하면서 우수한 동작 특성을 갖는 반도체 장치를 형성할 수 있다.
도 8 내지 도 10은 도 1에 도시된 반도체 장치를 제조하는 제2 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 제2 방법은 NMOS 영역에 형성되어 있는 박막들을 제거하기 위한 일련의 과정을 제외하고는 상기 제1 방법과 동일하다. 그러므로, 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 되도록 생략한다.
도 8을 참조하면, 도 2 내지 도 4를 참조로 설명한 것과 동일한 공정을 수행함으로서 게이트 산화막(104), 금속 산화막(108) 및 실리콘 질화막(110)을 형성하고 상기 실리콘 질화막(110) 상에 NMOS 영역을 선택적으로 노출하는 포토레지스트 패턴(124)을 형성한다.
다음에, 상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 NMOS 영역에 위치하는 실리콘 질화막(110)을 제거함으로서 상기 PMOS 영역 상에 예비 실리콘 질화막 패턴(110a)을 형성한다. 상기 실리콘 질화막(110)을 제거할 시에 건식 식각 공정을 사용하면 하부 막 표면에 이온 충격에 의한 데미지가 발생될 수 있다. 그러므로, 상기 실리콘 질화막(110)을 제거는 습식 식각 공정을 통해 이루어지는 것이 바람직하다.
상기 포토레지스트 패턴(124)을 식각 마스크로 사용하여 노출된 금속 산화막(108)을 제거함으로서 예비 금속 산화막 패턴(108a)을 형성한다. 상기 금속 산화막(108)의 제거는 습식 식각 공정을 통해 이루어지는 것이 바람직하다.
도 9를 참조하면, 상기 포토레지스트 패턴(124)을 제거한다. 상기 포토레지스트 패턴(124)은 산소 에싱 공정 및 스트립 공정을 수행하여 제거할 수 있다. 또는, 상기 포토레지스트 패턴(124)은 질소 및 CF4를 사용하는 제거 공정 및 세정 공정을 수행하여 제거할 수 있다.
상기 포토레지스트 패턴(124)의 하부에는 예비 실리콘 질화막 패턴(110a)이 형성되어 있다. 그러므로, 상기 포토레지스트 패턴(124)의 제거 공정 시에 상기 예비 실리콘 질화막 패턴(110a)이 상기 예비 금속 산화막 패턴(108a)을 보호하여 상기 예비 금속 산화막 패턴(108a)이 손상되는 것을 방지할 수 있다.
도 10을 참조하면, 상기 게이트 산화막(104), 예비 금속 산화막 패턴(108a) 및 예비 실리콘 질화막 패턴(110a) 상에 폴리실리콘막(도시안됨)을 형성한다. 다음에, 상기 폴리실리콘막, 예비 실리콘 질화막 패턴(110a), 예비 금속 산화막 패턴(108a) 및 게이트 산화막(104)을 패터닝함으로서, 상기 PMOS 영역에는 제1 게이트 패턴(114)을 형성하고, 상기 NMOS 영역에는 제2 게이트 패턴(116)을 형성한다.
상기 폴리실리콘막 형성 및 패터닝 단계는 상기 도 7을 참조로 설명한 것과 동일하다.
다음에, 도 1에 도시된 것과 같이, 상기 제1 및 제2 게이트 패턴(114, 116)의 측벽에는 스페이서(118)를 형성한다. 또한, 상기 제1 게이트 패턴(114)의 양측 반도체 기판에 P형 불순물을 도핑시켜 제1 소오스/드레인 영역(120)을 형성하고, 상기 제2 게이트 패턴(116)의 양측 반도체 기판에 N형 불순물을 도핑시켜 제2 소오 스/드레인 영역(122)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 페르미 레벨 피닝 현상 및 불순물의 침투 등을 충분히 감소시킬 수 있기에 적합한 게이트 패턴을 용이하게 형성할 수 있다. 또한, 게이트 전극 물질로서 폴리실리콘을 사용함으로서 후속 공정들을 더욱 간단하게 진행할 수 있다. 아울러, PMOS 트랜지스터 및 NMOS 트랜지스터의 문턱 전압을 용이하게 조절할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. PMOS 영역 및 NMOS 영역이 구분된 기판;
    상기 기판의 PMOS 영역 상에 형성되고 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴; 및
    상기 기판의 NMOS 영역 상에 형성되고 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 게이트 산화막 패턴 및 제2 게이트 산화막 패턴은 동일한 물질로 이루어지고,
    상기 제1 게이트 산화막 패턴 및 제2 게이트 산화막 패턴은 하프늄 산화물(HfO2), 하프늄 산질화물(HfOxNy), 하프늄 실리콘 산질화물(HfSixOyNz), 하프늄 실리콘 산화물(HfSixOy), 하프늄 알루미늄 산화물(HfAlxOy), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrOxNy), 지르코늄 실리콘 산질화물(ZrSixOyNz), 지르코늄 실리콘 산화물(ZrSixOy)로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 금속 산화막 패턴은 알루미늄 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 폴리실리콘 패턴은 P형 불순물이 도핑되고, 상기 제2 폴리실리콘 패턴은 N형 불순물이 도핑된 것을 특징으로 하는 반도체 장치.
  5. PMOS 영역 및 NMOS 영역이 구분된 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 금속 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계;
    상기 NMOS 영역에 위치한 실리콘 질화막 및 금속 산화막을 선택적으로 제거하여 상기 기판 상에 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴을 형성하는 단계;
    상기 제1 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴 상에 폴리실리콘막을 형성하는 단계; 및
    패터닝을 수행하여, 상기 기판의 PMOS 영역 상에는 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴을 형성하고, 상기 기판의 NMOS 영역 상에는 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 게이트 산화막은 하프늄 산화물(HfO2), 하프늄 산질화 물(HfOxNy), 하프늄 실리콘 산질화물(HfSixOyNz), 하프늄 실리콘 산화물(HfSixOy), 하프늄 알루미늄 산화물(HfAlxOy), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrOxNy), 지르코늄 실리콘 산질화물(ZrSixOyNz), 지르코늄 실리콘 산화물(ZrSixOy)로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 증착시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 게이트 산화막을 큐어링하기 위한 열처리 공정 또는 플라즈마 처리 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 금속 산화막은 알루미늄 산화물을 증착시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서, 상기 실리콘 질화막은 디클로로 실란(SiCl2H2) 가스, HCD(Si2Cl6)가스 또는 SiCl4 가스를 반응 가스로 사용하는 원자층 적층 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서, 상기 기판 상에 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴을 형성하는 단계는,
    상기 게이트 산화막, 금속 산화막 및 실리콘 질화막 상에 NMOS 영역을 선택 적으로 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막을 선택적으로 식각하는 단계; 및
    상기 포토레지스트 패턴 및 금속 산화막을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제5항에 있어서, 상기 실리콘 질화막을 식각하는 단계는 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제5항에 있어서, 상기 기판 상에 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴을 형성하는 단계는,
    상기 게이트 산화막, 금속 산화막 및 실리콘 질화막 상에 NMOS 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막 및 금속 산화막을 순차적으로 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제5항에 있어서, 상기 기판 상에 게이트 산화막, 예비 금속 산화막 패턴, 예비 실리콘 질화막 패턴을 형성하는 단계는,
    상기 게이트 산화막, 금속 산화막 및 실리콘 질화막 상에 NMOS 영역을 선택적으로 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막을 식각하는 단계; 및
    상기 포토레지스트 패턴 및 노출된 금속 산화막을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제5항에 있어서,
    상기 제1 영역에 형성된 폴리실리콘막에 P형 불순물을 도핑하는 단계; 및
    상기 제2 영역에 형성된 폴리실리콘막에 N형 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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