JPH11145134A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11145134A
JPH11145134A JP9318975A JP31897597A JPH11145134A JP H11145134 A JPH11145134 A JP H11145134A JP 9318975 A JP9318975 A JP 9318975A JP 31897597 A JP31897597 A JP 31897597A JP H11145134 A JPH11145134 A JP H11145134A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
film
silicon
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9318975A
Other languages
English (en)
Other versions
JP3509510B2 (ja
Inventor
Yukio Morozumi
幸男 両角
Takenori Asahi
剛典 旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP31897597A priority Critical patent/JP3509510B2/ja
Priority to TW087116611A priority patent/TW396368B/zh
Priority to US09/183,594 priority patent/US6246105B1/en
Priority to KR10-1998-0046903A priority patent/KR100489456B1/ko
Publication of JPH11145134A publication Critical patent/JPH11145134A/ja
Application granted granted Critical
Publication of JP3509510B2 publication Critical patent/JP3509510B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864Thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92Capacitors having potential barriers
    • H01L29/94Metal-insulator-semiconductors, e.g. MOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/318Inorganic layers composed of nitrides
    • H01L21/3185Inorganic layers composed of nitrides of siliconnitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 平坦性の改善と層間容量の低減とにより、信
頼性並びにデバイス特性が向上された保護絶縁膜を有す
る半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置は、MOS素子を含む半導体
基板11、前記半導体基板の上に形成された複数の配線
領域L1,L2および該配線領域のうちの最上層に位置
する配線領域の上に形成された保護絶縁膜PLを含む。
前記保護絶縁膜PLは、第1のシリコン酸化膜80、第
1のシリコン酸化膜の上に形成され、シリコン化合物と
過酸化水素との重縮合反応によって形成された第2のシ
リコン酸化膜82、および最上層を構成するシリコン窒
化膜86、を含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にハーフミクロン以下に微細化
された金属配線上に形成される保護絶縁膜を有する半導
体装置およびその製造方法に関する。
【0002】
【背景技術】LSI等に用いられる半導体装置の最上層
の金属配線層上には、物理的損傷並びにコンタミネーシ
ョンや水分の侵入を防ぐために、保護絶縁膜が形成され
ている。保護絶縁膜としては、例えば低温でプラズマ気
相成長させたシリコン窒化膜が一般的に用いられる。ま
た、保護絶縁膜として、シリコン窒化膜の下層にストレ
ス緩和のためのシリコン酸化膜を形成した積層構造を有
するものも用いられている。このような積層構造を有す
る保護絶縁膜として、例えばモノシランと酸素あるいは
一酸化二窒素を気相成長させて形成されたシリコン酸化
膜、あるいはこれにリンをドープしたPSG(リンガラ
ス)膜、あるいは、SOG(スピン オン グラス)膜
と、モノシランとアンモニアあるいは窒素ガスを用いた
プラズマ化学気相成長によって形成された、膜厚が1μ
m程度のシリコン窒化膜とから構成されている。
【0003】この保護絶縁膜は、フォトレジストをマス
クにしてドライエッチングあるいはウェットエッチング
で選択エッチングされ、外部電極取り出し用のボンディ
ングパット部を構成するための開口部を有している。
【0004】ところで、半導体装置がサブミクロン以下
に微細化されてくると、金属配線層のエッチングによる
加工には、異方性ドライエッチングを採用することか
ら、金属配線層の側壁部はほぼ垂直の急峻な傾斜を有す
る。そして、保護絶縁膜を構成するシリコン酸化膜やシ
リコン窒化膜はカスピングによって付きまわりが悪いた
め、金属配線層の特定のスペースにはボイドが形成され
やすい。このボイドの部分は、コンタミネーショントラ
ップとなる。また、金属配線層の側壁部および溝部のコ
ーナでは、シリコン窒化膜が平坦部に比べてその膜厚が
極めて薄くなるため、この膜厚が薄い部分から水分やコ
ンタミネーションが侵入しやすく、長期信頼性の点で問
題がある。
【0005】さらに、デバイスの動作速度を向上させる
ためには、層間容量の低減を必要とし、従来では、金属
配線層と基板、あるいは上下方向の配線層間の層間容量
に注意をはらってきた。しかし、配線スペースの微細化
により横方向の層間容量の寄与が大きくなり、そのた
め、誘電率の高いシリコン窒化膜が同一層における金属
配線相互のスペース間に存在する保護絶縁膜の構造で
は、横方向の層間容量が動作速度等の電気特性上の点で
無視できないものとなってきた。
【0006】
【発明が解決しようとする課題】本発明の目的は、平坦
性の改善と、層間容量の低減により信頼性並びにデバイ
ス特性の向上に寄与できる保護絶縁膜を有する半導体装
置およびその製造方法を提供することにある。
【0007】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子を含む半導体基板、前記半導体基板の上
に形成された複数の配線領域および該配線領域のうちの
最上層に位置する配線領域の上に形成された保護絶縁膜
を含む半導体装置の製造方法であって、前記保護絶縁膜
を形成する工程は、少なくとも以下の工程(a)〜
(d)を含む。
【0008】(a)シリコン化合物と、酸素および酸素
を含む化合物の少なくとも1種とを化学気相成長法によ
って反応させて第1のシリコン酸化膜を形成する工程、
(b)シリコン化合物と過酸化水素とを化学気相成長法
によって反応させて第2のシリコン酸化膜を形成する工
程、(c)350〜500℃の温度でアニール処理を行
う工程、(d)シリコン窒化膜を形成する工程。
【0009】この半導体装置の製造方法によれば、工程
(b)によって、シリコン化合物と過酸化水素とを化学
気相成長法によって反応させて第2のシリコン酸化膜を
形成することにより、平坦性の優れた層を低温で形成す
ることができる。すなわち、この工程(b)で形成され
る第2のシリコン酸化膜は、それ自体で高い流動性を有
し、優れた自己平坦化特性を有する。そのメカニズム
は、シリコン化合物と過酸化水素とを化学気相成長法に
よって反応させると、気相中においてシラノールが形成
され、このシラノールがウエハ表面に堆積することによ
り流動性のよい膜が形成されることによると考えられ
る。
【0010】例えば、シリコン化合物としてモノシラン
を用いた場合には、下記式(1),(1)’などで示さ
れる反応でシラノールが形成される。
【0011】式(1) SiH4+2H22 → Si(OH)4+2H2 式(1)’ SiH4+3H22 → Si(OH)4+2H2O+H2 そして、式(1),(1)’で形成されたシラノール
は、下記式(2)で示される重縮合反応で水が脱離する
ことにより、シリコン酸化物となる。
【0012】式(2) Si(OH)4 → SiO2+2H2O 前記シリコン化合物としては、例えばモノシラン、ジシ
ラン、SiH2Cl2、SiF4、CH3SiH3などの無
機シラン化合物、およびトリプロピルシラン、テトラエ
トキシシランなどの有機シラン化合物などを例示するこ
とができる。
【0013】また、前記工程(b)の成膜工程は、前記
シリコン化合物が無機シリコン化合物の場合には、0〜
20℃の温度条件下で、前記シリコン化合物が有機シリ
コン化合物の場合には、100〜150℃の温度条件下
で、減圧化学気相成長法によって行われることが望まし
い。この成膜工程で、温度が前記上限値より高いと、前
記式(2)の重縮合反応が進みすぎることにより、第1
のシリコン酸化膜の流動性が低くなり、良好な平坦性が
得られにくい。また、温度が前記下限値より低いと、チ
ャンバー内での分解水分の吸着およびチャンバー外での
結露が発生し、成膜装置のコントロールが困難となる不
都合がある。
【0014】前記工程(b)で形成される第2のシリコ
ン酸化膜は、ウエハ基板表面の段差を十分にカバーでき
る程度の膜厚、すなわち該第2のシリコン酸化膜の下に
位置する第1のシリコン酸化膜によって構成される凹凸
の最上面が被覆されるのに十分な膜厚で形成されること
が望ましい。第2のシリコン酸化膜の膜厚は、その下限
値は第2のシリコン酸化膜の下にある第1のシリコン酸
化膜の凹凸の高さに依存するが、好ましくは500〜1
000nmである。第2のシリコン酸化膜の膜厚が前記
上限値を超えると、膜自体のストレスでクラックを生ず
ることがある。
【0015】本発明においては、前記工程(b)の前
に、シリコン化合物と、酸素および酸素を含む化合物の
少なくとも1種とを化学気相成長法によって反応させ
て、ベース層となる第1のシリコン酸化膜を形成する。
このベース層は、それより下層に前記第2のシリコン酸
化膜から水分や余分な不純物が移動しないパッシベーシ
ョン機能、および第2のシリコン酸化膜の密着性を高め
る機能を有する。
【0016】前記工程(b)の後に、シリコン化合物、
酸素および酸素を含む化合物の少なくとも1種、および
不純物を含む化合物を化学気相成長法によって反応させ
て、前記第2のシリコン酸化膜の上に多孔性の第3のシ
リコン酸化膜を形成する工程(e)を含むことが望まし
い。
【0017】この第3のシリコン酸化膜は、キャップ層
として機能するだけでなく、多孔性であって、後の工程
(c)のアニール処理において、第2のシリコン酸化膜
から発生するガス成分を徐々に外部に放出できる。さら
に、この第3のシリコン酸化膜は、多孔性であることに
加え、該膜にリン、ボロンなどの不純物、好ましくはリ
ンを添加することにより該膜を構成するシリコン酸化物
のSi−O分子間結合力を弱めることで、該膜の応力を
緩和することができ、いわば適度に柔らかく更に割れに
くい層を構成できる。第3のシリコン酸化膜に含まれる
不純物の濃度は、前述した膜の応力緩和の点を考慮する
と、好ましくは1〜6重量%である。
【0018】また、第3のシリコン酸化膜は、100〜
600MPaの圧縮ストレスを有しているため、第2の
シリコン酸化膜が重縮合する際に引張ストレスが増大し
てクラックが入るのを防止する機能がある。さらに、第
3のシリコン酸化膜は、第2のシリコン酸化膜の吸湿を
防止する機能も有する。
【0019】前記工程(e)は、300〜450℃の温
度条件下で、1MHz以下の高周波によるプラズマ化学
気相成長法によって行われることが望ましい。この温度
条件で成膜を行うことにより、工程(c)のアニールで
ガス成分がアニール初期段階で抜けやすくなり、デバイ
スの信頼性が向上する。
【0020】また、前記工程(e)で用いられる、酸素
を含む化合物は、一酸化二窒素(N2O)であることが
望ましい。反応ガスとして一酸化二窒素を用いることに
より、プラズマ状態の一酸化二窒素は第2のシリコン酸
化膜を構成するシリコン化合物の水素ボンド(−H)と
反応しやすいので、第3のシリコン酸化膜を成膜中にも
第2のシリコン酸化膜のガス化成分(水素、水)の脱離
を促進することができる。
【0021】前記工程(e)は、プラズマ化学気相成長
法の代わりに、300〜500℃の温度条件下で常圧化
学気相成長法によって行われてもよい。この場合、前記
工程(e)で用いられる前記酸素を含む化合物はオゾン
であることが望ましい。
【0022】さらに、前記工程(e)で、前記第2のシ
リコン酸化膜を成膜する前に、前記第2のシリコン酸化
膜をオゾン雰囲気にさらすことが望ましい。この工程を
経ることにより、オゾンが第2のシリコン酸化膜を構成
するシリコン化合物の水素ボンド(−H)や水酸基(−
OH)と反応しやすいので、第2のシリコン酸化膜中の
水素や水の脱離を促進することができる。
【0023】また、第3のシリコン酸化膜の膜厚は、平
坦性およびクラックの点を考慮すると、好ましくは10
0nm以上である。
【0024】前記工程(c)で、350〜500℃の温
度でアニール処理を行うことにより、前記工程(b)お
よび(e)で形成された第2および第3のシリコン酸化
膜は緻密化され、絶縁性ならびに耐湿性が向上する。
【0025】つまり、第2のシリコン酸化膜についてみ
ると、このアニール処理の初期において、前述した式
(2)による重縮合反応が完了し、この反応に伴って生
じる水や水素は第3のシリコン酸化膜の孔を介して外部
に放出され、第2のシリコン酸化膜は、十分にガス化成
分が除去された状態で緻密に形成される。また、第3の
シリコン酸化膜は、アニール処理によって、多孔質から
緻密な膜になる。
【0026】このアニール処理において、温度を350
℃以上とすることにより、第2および第3のシリコン酸
化膜を十分に緻密にすることができる。また、アニール
温度を500℃を越える温度で行うと、アルミニウムな
どの金属あるいは合金からなる金属配線層が熱ダメージ
を受けやすくなる。
【0027】また、第2のシリコン酸化膜上に多孔性の
第3のシリコン酸化膜を形成しておくことにより、工程
(c)でのアニール処理において、ウエハを350〜5
00℃の温度下に直接置いた場合のように急激な温度変
化があっても、前記第3のシリコン酸化膜が適度な柔ら
かさを有しかつ急激な水分の放出を制御するため、第2
のシリコン酸化膜の応力を吸収できるので、該第2のシ
リコン酸化膜にクラックを生じることなく、アニール処
理を行うことができる。
【0028】さらに、前記工程(c)のアニール処理に
続き、工程(d)で、化学気相成長法、好ましくはプラ
ズマ化学気相成長法によってシリコン窒化膜を形成す
る。このシリコン窒化膜は、耐湿性および耐汚染性を考
慮すると、好ましくは300〜1500nmの膜厚を有
する。
【0029】本発明に係る製造方法においては、第1の
シリコン酸化膜および第2のシリコン酸化膜によって十
分に平坦化が図られる。その結果、最上層のシリコン窒
化膜は付きまわりが良く、局所的に膜厚が薄い部分や欠
陥が少なく、耐湿性並びに耐汚染性が高く保護膜として
の信頼性の向上を図ることができる。
【0030】以上の製造方法によって形成された半導体
装置は、素子を含む半導体基板、前記半導体基板の上に
形成された複数の配線領域および該配線領域のうちの最
上層に位置する配線領域の上に形成された保護絶縁膜を
含み、前記保護絶縁膜は、第1のシリコン酸化膜、前記
第1のシリコン酸化膜の上に形成され、シリコン化合物
と過酸化水素との重縮合反応によって形成された第2の
シリコン酸化膜、および最上層を構成するシリコン窒化
膜、を含む。
【0031】この半導体装置によれば、上述したよう
に、保護絶縁膜として高い信頼性を有するだけでなく、
最上層の金属配線層において隣接する配線層の相互間の
スペースには誘電率の低いシリコン酸化膜が充填される
ため、誘電率の高いシリコン窒化膜の影響が小さく、従
来の構造に比べて動作速度を向上することができる。
【0032】本発明においては、前記工程(b)と同様
な工程で形成される、シリコン化合物と過酸化水素とを
化学気相成長法によって反応させて得られるシリコン酸
化膜は、MOS素子などの素子を含む半導体基板の上に
形成される層間絶縁膜、ならびに金属配線層の相互間の
層間絶縁膜の平坦化層にも適用することが望ましい。
【0033】
【発明の実施の形態】図1〜図5は、本発明に係る半導
体装置の製造方法および半導体装置の一実施の形態を説
明するための概略断面図である。図1(A)〜(C)お
よび図2(A),(B)は第1層の配線領域L1を、図
3(A),(B)および図4(A),(B)は第2層の
配線領域L2を、図5は多層構造の保護絶縁膜を製造す
るための工程を示す。
【0034】以下に、半導体装置の製造方法の一例を示
す。
【0035】(A)図1(A)に示す工程について説明
する。
【0036】(素子の形成)まず、一般的に用いられる
方法によって、シリコン基板11にMOS素子が形成さ
れる。具体的には、例えば、シリコン基板11上に選択
酸化によってフィールド絶縁膜12が形成され、アクテ
ィブ領域にゲート酸化膜13が形成される。チャネル注
入により、しきい値電圧を調整した後、SiH4を熱分
解して成長させたポリシリコン膜の上にタングステンシ
リサイドをスパッタし、さらにシリコン酸化膜18を積
層し、さらに所定パターンにエッチングすることによ
り、ゲート電極14が形成される。このとき、必要に応
じて、フィールド絶縁膜12上にポリシリコン膜および
タングステンシリサイド膜からなる配線層37が形成さ
れる。
【0037】次いで、リンをイオン注入することにより
ソース領域あるいはドレイン領域の低濃度不純物層15
が形成される。次いで、ゲート電極14のサイドにシリ
コン酸化膜からなる側壁スペーサ17が形成された後、
ヒ素をイオン注入し、ハロゲンランプを用いたアニール
処理によって不純物の活性化を行うことにより、ソース
領域あるいはドレイン領域の高濃度不純物層16が形成
される。
【0038】次に、100nm以下の気相成長シリコン
酸化膜を形成し、該膜をHFとNH4Fの混合水溶液で
選択的にエッチングすることにより、所定のシリコン基
板領域を露出させる。続いて、例えばチタンを30〜1
00nm程度の膜厚でスパッタし、酸素を50ppm以
下に制御した窒素雰囲気中において650〜750℃の
温度で数秒〜60秒程度の瞬間アニールを行うことによ
り、開口したシリコン基板表面にチタンのモノシリサイ
ド層が、シリコン酸化膜18上にはチタンリッチのチタ
ンナイトライド(TiN)層が形成される。次いで、N
4OHとH22の混合水溶液中に浸漬すると、前記チ
タンナイトライド層はエッチング除去されてシリコン基
板表面のみにチタンのモノシリサイド層が残る。さら
に、750〜850℃のランプアニールを行って、前記
モノシリサイド層をダイシリサイド化させて、高濃度不
純物層16の表面に自己整合的にチタンシリサイド層1
9が形成される。
【0039】なお、ゲート電極14をポリシリコンのみ
で形成して選択エッチングで露出させた場合には、ゲー
ト電極とソース,ドレイン領域の両者が側壁スペーサで
分離されたチタンサリサイド構造になる。
【0040】なお、サリサイド構造は、チタンシリサイ
ドの代わりに、タングステンシリサイド、モリブデンシ
リサイドから構成されていてもよい。
【0041】(B)次に、図1(B)に示す工程につい
て説明する。
【0042】(第1の層間絶縁膜I1の形成)第1の層
間絶縁膜I1は、4層のシリコン酸化膜、つまり、下か
ら順に、第1のシリコン酸化膜20、第2のシリコン酸
化膜22、第3のシリコン酸化膜24および第4のシリ
コン酸化膜26から構成されている。
【0043】a.第1のシリコン酸化膜20の形成 まず、テトラエトキシラン(TEOS)と酸素とを30
0〜500℃でプラズマ化学気相成長(CVD)法で反
応させることにより、膜厚100〜200nmの第1の
シリコン酸化膜20が形成される。このシリコン酸化膜
20は、シリサイド層19の酸化やカスピングもなく、
SiH4から成長させた膜より絶縁性も高くフッ化水素
の水溶液に対するエッチング速度も遅く、緻密な膜とな
る。
【0044】ここでは、チタンシリサイド層19上に直
接シリコン酸化膜20を形成させるが、このときの成膜
温度が高いと成膜初期に酸化性ガスとチタンシリサイド
とが簡単に反応してクラックや剥離を生じ易いため、処
理温度は好ましくは600℃以下、より好ましくは25
0〜400℃で行うことが望ましい。そして、シリコン
酸化膜がチタンシリサイド層19上に100nm程度の
膜厚で前述した比較的低温で形成された後は、水蒸気以
外の酸化雰囲気にさらされるアニールや気相酸化処理で
あれば、温度を900℃位まで上げても問題とならな
い。
【0045】b.第2のシリコン酸化膜22の形成 次に、好ましくは2.5×102Pa以下、より好まし
くはO.3×102〜2.0×102Paの減圧下におい
て、窒素ガスをキャリアとして、SiH4およびH22
をCVD法により反応させることにより、第2のシリコ
ン酸化膜22を形成する。第2のシリコン酸化膜22
は、少なくとも、下層の第1のシリコン酸化膜20の段
差より大きい膜厚を有し、つまり該段差を十分にカバー
する膜厚で成膜される。また、第2のシリコン酸化膜2
2の膜厚の上限は、該膜中にクラックが生じない程度に
設定される。具体的には、第2のシリコン酸化膜22の
膜厚は、より良好な平坦性を得るために、下層の段差よ
り厚いことが望ましく、好ましくは300〜1000n
mに設定される。
【0046】第2のシリコン酸化膜22の成膜温度は、
該膜の成膜時の流動性に関与し、成膜温度が高いと膜の
流動性が低下して平坦性を損なうので、成膜時の温度は
好ましくは0〜20℃、より好ましくは0〜10℃に設
定される。
【0047】また、H22の流量は特に制限されない
が、SiH4の2倍以上の流量であることが好ましく、
膜の均一性並びにスループットの点から、ガス換算で例
えば100〜1000SCCMの流量範囲に設定される
ことが望ましい。
【0048】この工程で形成される第2のシリコン酸化
膜22は、シラノールポリマーの状態にあり、流動性が
よく、高い自己平坦化特性を有する。また、第2のシリ
コン酸化膜22は、多くの水酸基(−OH)を含むため
に吸湿性も高い状態にある。
【0049】c.第3のシリコン酸化膜24の形成 次に、SiH4、PH3およびN2Oの存在下において、
温度300〜450℃で 200〜600kHzの高周
波数でプラズマCVD法によってガスを反応させること
により、膜厚100〜600nmのPSG膜(第3のシ
リコン酸化膜)24が形成される。この第3のシリコン
酸化膜24は、前記第2のシリコン酸化膜22の吸湿性
が高いことを考慮して、前記第2のシリコン酸化膜22
の形成に続いて連続的に形成されるか、あるいは第2の
シリコン酸化膜22が水分を含まない雰囲気中で保存さ
れた後に形成されることが望ましい。
【0050】また、第3のシリコン酸化膜24は、後に
行われるアニール処理によって前記第2のシリコン酸化
膜22中に含まれる水、水素などのガス化成分の脱離が
容易かつ十分に行われることを考慮して、ポーラス(多
孔性)であることが必要である。そのためには、第3の
シリコン酸化膜24は、例えば温度が好ましくは450
℃以下、より好ましくは300〜400℃、好ましくは
1MHz以下、より好ましくは200〜600kHzの
プラズマCVD法によって成膜され、かつリンなどの不
純物を含むことが望ましい。第3のシリコン酸化膜24
にこのような不純物が含まれることにより、第3のシリ
コン酸化膜24は、よりポーラスな状態となって膜に対
するストレスを緩和できるだけでなく、アルカリイオン
等に対するゲッタリング効果も持ち合わせることができ
る。このような不純物の濃度は、ゲッタリング効果など
の点を考慮して設定される。例えば、不純物がリンの場
合には、2〜6重量%の割合で含まれることが望まし
い。
【0051】また、プラズマCVDにおいて、酸素を含
む化合物としてN2Oを用いることにより、第2のシリ
コン酸化膜22中の水素ボンドの脱離が促進される。そ
の結果、第2のシリコン酸化膜22に含まれる水分およ
び水素などのガス化成分をより確実に除去することがで
きる。
【0052】この第3のシリコン酸化膜24の膜厚は、
必要とされる層間絶縁膜の厚みを調整する役割と、N2
Oプラズマが水素ボンドを脱離する機能を考慮して、好
ましくは100nm以上、より好ましくは100〜60
0nmに設定される。
【0053】d.アニール処理 次に、窒素雰囲気中で、温度600〜850℃でアニー
ル処理を行う。このアニール処理によって、前記第2の
シリコン酸化膜22および第3のシリコン酸化膜24は
緻密化され、良好な絶縁性並びに耐水性を有する。すな
わち、アニール温度を600℃以上に設定することによ
り、第2のシリコン酸化膜22でのシラノールの縮重合
反応がほぼ完全に行われ、該膜中に含まれる水および水
素が十分に放出されて緻密な膜を形成することができ
る。また、アニール温度を850℃以下に設定すること
により、MOSトランジスタを構成するソース領域ある
いはドレイン領域の拡散層にパンチスルーや接合リーク
などの悪影響を与えることがなく、素子の微細化を達成
することができる。
【0054】アニール処理においては、第2のシリコン
酸化膜22に対する熱ひずみの影響を小さくするため
に、段階的にもしくは連続的にウエハの温度を上げる、
ランピングアニールを行うことが望ましい。例えば、ウ
エハを約400℃で保温した後、アニール温度(600
〜850℃)に昇温する場合、第3のシリコン酸化膜2
4の不純物濃度をかなり低くすることができる。例え
ば、不純物がリンの場合、可動性イオンのゲッタリング
効果を別にして、リンの濃度が2重量%以下でも、第2
のシリコン酸化膜22にクラックが生じないことを確認
している。
【0055】e.第4のシリコン酸化膜26の形成 次に、TEOSと酸素とを用い、350〜400℃でプ
ラズマCVD法により膜厚1000〜1500nmの第
4のシリコン酸化膜26を形成する。
【0056】プラズマCVD法を用いたTEOS−酸素
のシリコン酸化膜は、アニールを行わない場合でも、高
温アニールした前記第2のシリコン酸化膜22および第
3のシリコン酸化膜24と同程度かあるいは少し速いド
ライエッチング速度を有している。このことは、後述す
るコンタクトホールの形成においてホール側面にくびれ
や段差を生ずることなく、良好な形状のコンタクトホー
ルを得る要因となる。
【0057】(C)次に、図1(C)に示す工程につい
て説明する。
【0058】(CMPによる平滑化)次いで、前記第4
のシリコン酸化膜26、および必要に応じて前記第3の
シリコン酸化膜24および第2のシリコン酸化膜22
を、化学機械的研磨(CMP)法によって所定の膜厚を
研磨し、平滑化する。そして、前記第2のシリコン酸化
膜22、第3のシリコン酸化膜24および第4のシリコ
ン酸化膜26は、研磨速度がほとんど同じことから、研
磨によって第3のシリコン酸化膜24あるいは第2のシ
リコン酸化膜22の一部が表面に露出したとしても、平
坦な表面を得ることができ、したがって研磨量の管理が
容易である。
【0059】例えば、本発明者らの研究によれば、各シ
リコン酸化膜の研磨速度は以下の様であった。
【0060】 第2のシリコン酸化膜(アニール温度800℃) ;250nm/分 第3のシリコン酸化膜(アニール温度800℃) ;250nm/分 第4のシリコン酸化膜(アニールなし) ;250nm/分 比較のためのBPSG膜(アニール温度900℃);350nm/分 (D)次に、図2(A)に示す工程について説明する (コンタクトホールの形成)次いで、CHF3とCF4
を主ガスとした反応性イオンエッチャーで第1の層間絶
縁膜I1を構成するシリコン酸化膜20、22、24お
よび26を選択的に異方性エッチングすることにより、
口径が0.2〜0.5μmのコンタクトホール32が形
成される。
【0061】このコンタクトホール32は、上端部から
底部に向かって直線的に口径が小さくなるテーパー状を
成す。テーパーの角度θは、エッチング条件などによっ
て一概には規定できないが、たとえば、5〜15度の傾
斜を有する。このようなテーパー状のスルーホールが得
られる理由としては、第1に、シリコン酸化膜20、2
2、24および26は、基本的にはほぼ同じエッチング
速度を有し、さらに第2のシリコン酸化膜22は第3の
シリコン酸化膜24に比べてエッチング速度がわずかに
小さいこと、第2に、各シリコン酸化膜の界面が極めて
良好に密着していることにある。このようなテーパ状の
コンタクトホール32内では、後述するように、アルミ
ニウム膜の良好な堆積が可能である。
【0062】以下に、本願発明者らが測定した各シリコ
ン酸化膜のドライエッチング速度を記載する。なお、ド
ライエッチングは、パワー;800W、気圧;20P
a、エッチャントガス;CF4:CHF3:He=1:
2:9の条件で行った。
【0063】 第2のシリコン酸化膜(アニール温度800℃) ;525nm/分 第3のシリコン酸化膜(アニール温度800℃) ;550nm/分 第4のシリコン酸化膜(アニールなし) ;565nm/分 比較のためのBPSG膜(アニール温度900℃);750nm/分 (E)次に、図2(B)に示す工程について説明する。
【0064】(脱ガス処理)まず、脱ガス工程を含む熱
処理ついて説明する。
【0065】ランプチャンバで、1.5×10-4Pa以
下のベース圧力、150〜250℃の温度で30〜60
秒間のランプ加熱(熱処理A)を施す。次いで、別のチ
ャンバで1×10-1〜15×10-1Paの圧力でアルゴ
ンガスを導入し、150〜550℃の温度で、30〜1
20秒間の熱処理(脱ガス工程;熱処理B)を行うこと
によって、脱ガス処理を行う。
【0066】この工程においては、まず、熱処理Aにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【0067】さらに、熱処理Bにおいて、主として、第
1の層間絶縁膜I1を構成する第2のシリコン酸化膜2
2中のガス化成分(H,H2O)を除去することができ
る。その結果、次工程のバリア層およびアルミニウム膜
の形成時に、第1の層間絶縁膜I1からのガス化成分の
発生が防止できる。
【0068】本実施の形態においては、バリア層33
は、バリア機能を有するバリア膜と、導電膜とからなる
多層膜によって構成される。導電膜は、バリア膜とシリ
コン基板に形成された不純物拡散層、つまりソース領域
あるいはドレイン領域との導電性を高めるために、バリ
ア膜と不純物拡散層との間に形成される。バリア膜とし
ては、一般的な物質、例えばチタンナイトライドやチタ
ンタングステンを好ましく用いることができる。また、
導電膜としては、チタン,コバルト,タングステンなど
の高融点金属を用いることができる。これらのチタン,
コバルト,タングステンは基板を構成するシリコンと反
応してシリサイドとなる。
【0069】バリア層、例えばTiN膜/Ti膜は数十
原子%のガス化成分(O,H,H2O,N)を固溶する
ことから、これらの膜を形成する前に、第1の層間絶縁
膜I1中のガス化成分を除去することが、コンタクトホ
ール内でのアルミニウム膜の成膜を良好に行う上で、極
めて有効である。バリア層の下位の第1の層間絶縁膜I
1中のガス化成分を十分に除去しておかないと、バリア
層の形成時の温度(通常、300℃以上)で、第1の層
間絶縁膜I1中のガス化成分が放出され、このガスがバ
リア層中に取り込まれる。さらに、このガスがアルミニ
ウム膜の成膜時にバリア層から離脱してバリア層とアル
ミニウム膜との界面に出てくるため、アルミニウム膜の
密着性や流動性に悪影響を与える。
【0070】(バリア層の成膜)スパッタ法により、バ
リア層33を構成する導電膜として、チタン膜を20〜
70nmの膜厚で形成し、次いで、別のチャンバで、バ
リア膜としてTiN膜を30〜150nmの膜厚で形成
する。スパッタの温度は、膜厚に応じて、200〜45
0℃の範囲で選択される。
【0071】次に、0.1×102〜1.5×102Pa
の圧力で酸素プラズマ中に10〜100秒間さらし、4
50〜700℃の窒素または水素雰囲気中で10〜60
分間にわたってアニール処理することにより、バリア層
中に酸化チタンを島状に形成することができる。この処
理によりバリア層のバリア性を向上させることができる
ことを確認している。
【0072】また、このアニール処理は、少なくとも数
百ppm〜数%の酸素を含むランプアニール炉における
400〜800℃の熱処理によっても行うことができ、
同様にバリア層のバリア性を向上させることができる。
【0073】なお、図示はしないが、バリア層33の表
面に、後述するアルミニウム膜に対する濡れ性を向上さ
せる目的で、チタン、コバルト、シリコンなどで構成さ
れるウェッテング層を形成してもよい。このようなウェ
ッテング層を設けることにより、第1のアルミニウム膜
の流動性を上げることができる。ウェッテング層の膜厚
は、通常数十nm以上あればよい。
【0074】(アルミニウム膜の成膜前の脱ガス処理お
よびウエハの冷却)まず、ウエハの冷却を行う前に、ラ
ンプチャンバ内において、1.5×10-4Pa以下のベ
ース圧力、150〜250℃の温度で30〜60秒間の
熱処理(熱処理C)を行い、基板に付着した水などの物
質を除去する。その後、アルミニウム膜を成膜する前
に、基板温度を100℃以下、好ましくは常温〜50℃
の温度に下げる。この冷却工程は、上記熱処理Cにより
上昇した基板温度を下げるために重要なもので、例えば
水冷機能を有するステージ上にウエハを載置して該ウエ
ハ温度を所定温度まで下げる。
【0075】このようにウエハの冷却を行うことによ
り、第1のアルミニウム膜を成膜する際に、第1の層間
絶縁膜I1およびバリア層33、さらにウエハ全面から
放出されるガス量を極力少なくすることができる。その
結果、バリア層33と第1のアルミニウム膜34との界
面に吸着する、カバレッジ性や密着性に有害なガスの影
響を防ぐことができる。
【0076】(アルミニウム膜の成膜)まず、200℃
以下、より好ましくは30〜100℃の温度で、0.2
〜1.0重量%の銅を含むアルミニウムを膜厚150〜
300nmでスパッタによって高速度で成膜し、第1の
アルミニウム膜34が形成される。続いて、同一チャン
バ内で基板温度420〜460℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚300〜600nmの第2のアルミニウム膜35が
形成される。ここで、アルミニウム膜の成膜において、
「高速度」とは、成膜条件や製造されるデバイスの設計
事項によって一概に規定できないが、おおよそ10nm
/秒以上のスパッタ速度を意味し、「低速度」とは、お
およそ3nm/秒以下のスパッタ速度を意味する。
【0077】図6に、第1および第2のアルミニウム膜
34,35を成膜するためのスパッタ装置の一例を示
す。このスパッタ装置は、チャンバ50内に、電極をか
ねるターゲット51およびステージをかねる電極52を
有し、電極52上には処理される基板(ウエハ)Wが設
置されるように構成されている。チャンバ50には、第
1のガス供給路53が接続され、電極52には、第2の
ガス供給路54が接続されている。ガス供給路53,5
4からは、いずれもアルゴンガスが供給される。そし
て、第2のガス供給路54から供給されるガスによっ
て、ウエハWの温度が制御される。なお、チャンバ50
内のガスを排出するための手段は図示しない。
【0078】このようなスパッタ装置を用いて基板温度
をコントロールした一例を図7に示す。図7において、
横軸は経過時間を示し、縦軸は基板(ウエハ)温度を示
す。また、図7において、符号aで示すラインはスパッ
タ装置のステージ52の温度を350℃に設定したとき
の基板温度変化を示し、符号bで示すラインは第2のガ
ス供給路54を通して高温のアルゴンガスをチャンバ内
に供給することによってステージ52の温度を高めてい
ったときの基板温度の変化を示している。
【0079】例えば、基板の温度制御は以下のように行
われる。まず、ステージ52の温度は、予め、第2のア
ルミニウム膜を形成するための温度(350〜500
℃)に設定されている。第1のアルミニウム膜を形成す
る際には、第2のガス供給路54からのガスの供給はな
く、基板温度はステージ52による加熱によって、図7
の符号aで示すように徐々に上昇する。第2のアルミニ
ウム膜を形成する際には、第2のガス供給路54を介し
て加熱されたガスが供給されることによって図7の符号
bで示すように、基板温度は急激に上昇し、所定の温度
で一定になるように制御される。
【0080】図7に示す例では、ステージ温度が350
℃に設定され、そして、基板温度が125〜150℃に
設定されている間に第1のアルミニウム膜34が成膜さ
れ、その後すぐに第2のアルミニウム膜35の成膜が行
われる。
【0081】アルミニウム膜の成膜においては、成膜速
度および基板温度制御とともに、スパッタ装置に印加さ
れるパワーの制御も重要である。つまり、成膜速度とも
関連するが、第1のアルミニウム膜34の成膜は高いパ
ワーで行われ、第2のアルミニウム膜35は低いパワー
で行われ、さらに高いパワーから低いパワーに切り換え
る際にパワーをゼロにしないことが重要である。パワー
をゼロにすると、減圧下においても第1のアルミニウム
膜の表面に酸化膜が形成され、第1のアルミニウム膜に
対する第2のアルミニウム膜の濡れ性が低下し、両者の
密着性が悪くなる。言い換えれば、パワーを常に印加す
ることにより、成膜中のアルミニウム膜の表面に活性な
アルミニウムを供給し続けることができ、酸化膜の形成
を抑制できる。なお、パワーの大きさは、スパッタ装置
や成膜条件などに依存し一概に規定できないが、例えば
図7に示す温度条件の場合、高パワーが5〜10kW、
低パワーが300W〜1kWに設定されることが望まし
い。
【0082】このように、同一チャンバ内で第1のアル
ミニウム膜34および第2のアルミニウム膜35を連続
的に成膜することにより、温度およびパワーの制御を厳
密に行うことができ、従来よりも低温でかつ安定したア
ルミニウム膜を効率よく形成することが可能となる。
【0083】前記第1のアルミニウム膜34の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜34より下層のバリ
ア層33および第1の層間絶縁膜I1からのガス化成分
の放出を抑制できることなどを考慮して、適正な範囲が
選択されるが、例えば200〜400nmが望ましい。
また、第2のアルミニウム膜35は、コンタクトホール
の大きさ並びにそのアスペクト比などによって決定され
るが、例えばアスペクト比が3程度で0.5μm以下の
ホールを埋めるためには、300〜1000nmの膜厚
が必要である。
【0084】(反射防止膜の成膜)さらに、別のスパッ
タチャンバで、スパッタによりTiNを堆積することに
より、膜厚30〜80nmの反射防止膜36が形成され
る。その後、Cl2とBCl3のガスを主体とする異方性
ドライエッチャーで前記バリア層33、第1のアルミニ
ウム膜34、第2のアルミニウム膜35および反射防止
膜36からなる堆積層を選択的にエッチングして、第1
の金属配線層30のパターニングを行う。
【0085】このようにして形成された金属配線層30
では、アスペクト比が0.5〜3で、口径が0.2〜
0.8μmのコンタクトホール内において、ボイドを発
生させることなく良好なステップカバレッジでアルミニ
ウムが埋め込まれることが確認された。
【0086】(F)次に、図3(A)に示す工程につい
て説明する。
【0087】(第2の層間絶縁膜I2の形成)第2の層
間絶縁膜I2は、基本的には前記第1の層間絶縁膜I1
と同様の構成を有する。すなわち、第2の層間絶縁膜I
2は、4層のシリコン酸化膜、つまり、下から順に、第
1のシリコン酸化膜70、第2のシリコン酸化膜72、
第3のシリコン酸化膜74および第4のシリコン酸化膜
76から構成されている。そして、これらのシリコン酸
化膜70,72,74および76は、アニール処理以外
は、前記シリコン酸化膜20,22,24および26と
同様な方法で成膜される。以下に主要な部分を説明する
が、共通する事項については記載を省略する。
【0088】a.第1のシリコン酸化膜70の形成 まず、テトラエトキシラン(TEOS)と酸素とを30
0〜500℃でプラズマ化学気相成長(CVD)法で反
応させることにより、膜厚50〜200nmの第1のシ
リコン酸化膜70が形成される。
【0089】b.第2のシリコン酸化膜72の形成 次に、好ましくは2.5×102Pa以下、より好まし
くは0.3×102〜2.0×102Paの減圧下におい
て、窒素ガスをキャリアとして、SiH4およびH22
を0〜10℃の温度でCVD法により反応させることに
より、第2のシリコン酸化膜72を形成する。第2のシ
リコン酸化膜72は、前記第2のシリコン酸化膜22と
同様に、少なくとも、下層の第1のシリコン酸化膜70
の段差より大きい膜厚を有し、つまり該段差を十分にカ
バーする膜厚で成膜される。また、第2のシリコン酸化
膜72の膜厚の上限は、該膜中にクラックが生じない程
度に設定される。具体的には、第2のシリコン酸化膜7
2の膜厚は、より良好な平坦性を得るために、下層の段
差より厚いことが望ましく、好ましくは500〜100
0nmに設定される。
【0090】第2のシリコン酸化膜72の成膜温度は、
好ましくは0〜20℃、より好ましくは0〜10℃に設
定される。
【0091】この工程で形成される第2のシリコン酸化
膜72は、高い流動性を有し、平坦化特性に優れる。
【0092】c.第3のシリコン酸化膜74の形成 次に、SiH4PH3およびN2Oの存在下において、
温度300〜450℃で200〜600kHzの高周波
数でプラズマCVD法によって反応させることにより、
膜厚100〜600nmのPSG膜(第3のシリコン酸
化膜)74が形成される。
【0093】また、第3のシリコン酸化膜74は、前記
第3のシリコン酸化膜24と同様に、後に行われるアニ
ール処理によって前記第2のシリコン酸化膜72中に含
まれる水などのガス化成分の脱離が容易かつ十分に行わ
れることを考慮して、ポーラス(多孔性)であることが
必要である。そのためには、第3のシリコン酸化膜74
は、例えば温度が好ましくは450℃以下、より好まし
くは300〜400℃、好ましくは1MHz以下、より
好ましくは200〜600kHzの高周波プラズマCV
D法によって成膜され、リンなどの不純物が含まれるこ
とが望ましい。第3のシリコン酸化膜74にこのような
不純物が含まれることにより、第3のシリコン酸化膜7
4は、よりポーラスな状態となって膜に対するストレス
を緩和できる。このような不純物の濃度は、耐ストレス
性、ゲッタリング効果などの点を考慮して設定される。
例えば、不純物がリンの場合には、1〜6重量%の割合
で含まれることが望ましい。
【0094】また、プラズマCVDにおいて、酸素を含
む化合物としてN2Oを用いることにより、第2のシリ
コン酸化膜72中の水素ボンドの脱離が促進される。そ
の結果、第2のシリコン酸化膜72に含まれる水分など
のガス化成分をより確実に除去することができる。
【0095】この第3のシリコン酸化膜74の膜厚は、
好ましくは100nm以上、より好ましくは200〜6
00nmに設定される。
【0096】d.アニール処理 次に、温度350〜500℃でアニール処理を行う。こ
のアニール処理によって、前記第2のシリコン酸化膜7
2および第3のシリコン酸化膜74は緻密化され、良好
な絶縁性並びに耐水性を有する。すなわち、アニール温
度を350℃以上に設定することにより、第2のシリコ
ン酸化膜72でのシラノールの縮重合反応がほぼ完全に
行われ、該膜中に含まれる水分が十分に放出されて緻密
な膜を形成することができる。また、アニール温度を5
00℃以下に設定することにより、第1の配線層40を
構成するアルミニウム膜に悪影響を与えることがない。
【0097】e.第4のシリコン酸化膜76の形成 次に、TEOSと酸素とを用い、350〜400℃でプ
ラズマCVD法により膜厚1000〜1500nmの第
4のシリコン酸化膜76を形成する。
【0098】(G)次に、図3(B)に示す工程につい
て説明する。
【0099】(CMPによる平滑化)前記第4のシリコ
ン酸化膜76、および必要に応じて前記第3のシリコン
酸化膜74および第2のシリコン酸化膜72を、CMP
法によって所定の膜厚で研磨し、平滑化する。この平滑
化処理により、研磨によって第3のシリコン酸化膜74
あるいは第2のシリコン酸化膜72の一部が表面に露出
したとしても、平坦な表面を得ることができ、したがっ
て研磨量の管理が容易である。
【0100】(H)次に、図4(A)に示す工程につい
て説明する。
【0101】(ビアホールの形成)CHF3とCF4とを
主ガスとした反応性イオンエッチャーで第2の層間絶縁
膜I2および反射防止膜36を選択的に異方性エッチン
グすることにより、口径が0.3〜0.5μmのビアホ
ール62が形成される。
【0102】このビアホール62は、前記コンタクトホ
ール32と同様に、上端部から底部に向かって徐々に口
径が小さくなるテーパー状を成す。テーパーの角度θ
は、エッチング条件などによって一概には規定できない
が、たとえば、5〜15度の傾斜を有する。
【0103】(I)次に、図4(B)に示す工程につい
て説明する。
【0104】(脱ガス処理)まず、脱ガス工程を含む熱
処理ついて説明する。
【0105】ランプチャンバで、1.5×10-4Pa以
下のベース圧力、150〜250℃の温度で30〜60
秒間のランプ加熱(熱処理D)を施す。次いで、別のチ
ャンバで1×10-1〜15×10-1Paの圧力でアルゴ
ンガスを導入し、300〜500℃の温度で、30〜1
20秒間の熱処理(脱ガス工程;熱処理E)を行うこと
によって、脱ガス処理を行う。
【0106】この工程においては、まず、熱処理Dにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【0107】さらに、熱処理Eにおいて、主として、第
2の層間絶縁膜I2中のガス化成分(H,H2O)を除
去することができる。その結果、次工程のウェッテング
層およびアルミニウム膜の形成時に、第2の層間絶縁膜
I2からのガス化成分の発生が防止できる。
【0108】本実施の形態においては、ウェッテング
層、例えばTi膜は数十原子%のガス化成分(O,H,
2O,N)を固溶することから、この膜を形成する前
に、第2の層間絶縁膜I2中のガス化成分を除去するこ
とが、ビアホール内でのアルミニウム膜の成膜を良好に
行う上で、極めて有効である。ウェッテング層の下位の
第2の層間絶縁膜I2中のガス化成分を十分に除去して
おかないと、ウェッテング層の形成時に、第2の層間絶
縁膜I2中のガス化成分が放出され、このガスがウェッ
テング層中に取り込まれる。さらに、このガスがアルミ
ニウム膜の成膜時にウェッテング層から離脱してウェッ
テング層とアルミニウム膜との界面に出てくるため、ア
ルミニウム膜の密着性や流動性に悪影響を与える。
【0109】(ウェッテング層の成膜)スパッタ法によ
り、ウェッテング層63を構成する膜として、チタン膜
を20〜70nmの膜厚で形成する。スパッタの温度
は、好ましくは100℃以下、より好ましくは25℃以
下である。
【0110】(アルミニウム膜の成膜前のウエハの冷
却)アルミニウム膜を成膜する前に、基板温度を100
℃以下、好ましくは常温〜50℃の温度に下げる。この
冷却工程は、ウェッテング層63のスパッタにより上昇
した基板温度を下げるために重要なもので、例えば水冷
機能を有するステージ上にウエハを載置して該ウエハ温
度を所定温度まで下げる。
【0111】このようにウエハの冷却を行うことによ
り、第1のアルミニウム膜を成膜する際に、第2の層間
絶縁膜I2およびウェッテング層63、さらにウエハ全
面から放出されるガス量を極力少なくすることができ
る。その結果、ウェッテング層63と第1のアルミニウ
ム膜64との界面に吸着する、カバレッジ性や密着性に
有害なガスの影響を防ぐことができる。
【0112】(アルミニウム膜の成膜)まず、200℃
以下、より好ましくは30〜100℃の温度で、0.2
〜1.0重量%の銅を含むアルミニウムを膜厚150〜
300nmでスパッタによって高速度で成膜し、第1の
アルミニウム膜64が形成される。続いて、同一チャン
バ内で基板温度420〜460℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚300〜600nmの第2のアルミニウム膜65が
形成される。
【0113】スパッタ装置としては、図6に示す装置と
同様のものを使用することができる。前記スパッタ装置
の構成、ウェハの温度制御およびスパッタ時のパワーに
ついては、第1の金属配線層30の場合と同様なので、
詳細な説明を省略する。
【0114】同一チャンバ内で第1のアルミニウム膜6
4および第2のアルミニウム膜65を連続的に成膜する
ことにより、温度およびパワーの制御を厳密に行うこと
ができ、従来よりも低温でかつ安定したアルミニウム膜
を効率よく形成することが可能となる。
【0115】前記第1のアルミニウム膜64の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜64より下層のウェ
ッテング層63および第2の層間絶縁膜I2からのガス
化成分の放出を抑制できることなどを考慮して、適正な
範囲が選択されるが、例えば100〜300nmが望ま
しい。また、第2のアルミニウム膜65は、ビアホール
62の大きさ並びにそのアスペクト比などによって決定
されるが、例えばアスペクト比が3程度で0.5μm以
下のホールを埋めるためには、300〜800nmの膜
厚が必要である。
【0116】(反射防止膜の成膜)さらに、別のスパッ
タチャンバで、スパッタによりTiNを堆積することに
より、膜厚30〜80nmの反射防止膜66が形成され
る。その後、Cl2とBCl3のガスを主体とする異方性
ドライエッチャーで前記ウェッテング層63、第1のア
ルミニウム膜64、第2のアルミニウム膜65および反
射防止膜66からなる堆積層を選択的にエッチングし
て、第2の金属配線層60のパターニングを行う。
【0117】このようにして形成された金属配線層60
では、アスペクト比が0.5〜3で、口径が0.2〜
0.8μmのビアホール内において、ボイドを発生させ
ることなく良好なステップカバレッジでアルミニウムが
埋め込まれることが確認された。
【0118】以後、必要に応じて、第2の配線領域L2
と同様にして第3、第4…の多層配線領域を形成するこ
とができる。
【0119】(J)次に、図5に示す工程について説明
する。
【0120】(保護絶縁膜PLの形成)保護絶縁膜PL
は、3層のシリコン酸化膜、つまり、下から順に、第1
のシリコン酸化膜80、第2のシリコン酸化膜82およ
び第3のシリコン酸化膜84と、シリコン窒化膜86と
から構成されている。そして、これらのシリコン酸化膜
80,82および84は、アニール処理以外は、前記シ
リコン酸化膜20,22および24と同様な方法で成膜
される。以下に主要な部分を説明するが、共通する事項
については記載を省略する。また、第3のシリコン酸化
膜84は、リンを含まないシリコン酸化膜でもよい。
【0121】a.第1のシリコン酸化膜80の形成 まず、テトラエトキシラン(TEOS)と酸素とを30
0〜500℃でプラズマ化学気相成長(CVD)法で反
応させることにより、膜厚50〜500nmの第1のシ
リコン酸化膜80が形成される。
【0122】b.第2のシリコン酸化膜82の形成 次に、好ましくは2.5×102Pa以下、より好まし
くは0.3×102〜2.0×102Paの減圧下におい
て、窒素ガスをキャリアとして、SiH4およびH22
を0〜10℃の温度でCVD法により反応させることに
より、第2のシリコン酸化膜82を形成する。第2のシ
リコン酸化膜82は、前記第2のシリコン酸化膜22と
同様に、少なくとも、下層の第1のシリコン酸化膜80
の段差より大きい膜厚を有し、つまり該段差を十分にカ
バーする膜厚で成膜される。また、第2のシリコン酸化
膜82の膜厚の上限は、該膜中にクラックが生じない程
度に設定される。具体的には、第2のシリコン酸化膜8
2の膜厚は、より良好な平坦性を得るために、下層の段
差より厚いことが望ましく、好ましくは500〜100
0nmに設定される。
【0123】第2のシリコン酸化膜82の成膜温度は、
好ましくは0〜20℃、より好ましくは0〜10℃に設
定される。
【0124】この工程で形成される第2のシリコン酸化
膜82は、高い流動性を有し、平坦化特性に優れる。
【0125】c.第3のシリコン酸化膜84の形成 次に、SiH42Oの存在下において、温度300〜
450℃で200〜600kHzの高周波数でプラズマ
CVD法によって反応させることにより、第3のシリコ
ン酸化膜84が形成される。
【0126】また、第3のシリコン酸化膜84は、前記
第3のシリコン酸化膜24と同様に、後に行われるアニ
ール処理によって前記第2のシリコン酸化膜82中に含
まれる水などのガス化成分の脱離が容易かつ十分に行わ
れることを考慮して、ポーラス(多孔性)であることが
必要である。そのためには、第3のシリコン酸化膜84
は、例えば温度が好ましくは450℃以下、より好まし
くは300〜400℃、好ましくは1MHz以下、より
好ましくは200〜600kHzの高周波プラズマCV
D法によって成膜され、PH3ガス等の導入によりリン
などの不純物が含まれるPSG膜であることが望まし
い。第3のシリコン酸化膜84にこのような不純物が含
まれることにより、第3のシリコン酸化膜84は、より
ポーラスな状態となって膜に対するストレスを緩和でき
る。このような不純物の濃度は、耐ストレス性、ゲッタ
リング効果などの点を考慮して設定される。例えば、不
純物がリンの場合には、1〜6重量%の割合で含まれる
ことが望ましい。
【0127】また、プラズマCVDにおいて、酸素を含
む化合物としてN2Oを用いることにより、第2のシリ
コン酸化膜82中の水素ボンドの脱離が促進される。そ
の結果、第2のシリコン酸化膜82に含まれる水分など
のガス化成分をより確実に除去することができる。
【0128】この第3のシリコン酸化膜84の膜厚は、
好ましくは100nm以上、より好ましくは200〜6
00nmに設定される。
【0129】d.アニール処理 次に、温度350〜500℃でアニール処理を行う。こ
のアニール処理によって、前記第2のシリコン酸化膜8
2および第3のシリコン酸化膜84は緻密化され、良好
な絶縁性並びに耐水性を有する。すなわち、アニール温
度を350℃以上に設定することにより、第2のシリコ
ン酸化膜82でのシラノールの縮重合反応がほぼ完全に
行われ、該膜中に含まれる水分が十分に放出されて緻密
な膜を形成することができる。また、アニール温度を5
00℃以下に設定することにより、第2の配線層60を
構成するアルミニウム膜に悪影響を与えることがない。
【0130】e.シリコン窒化膜86の形成 次に、窒素ガスをキャリアとして、SiH4およびNH3
を、温度300〜450℃でプラズマCVD法により反
応させることにより、最上層のシリコン窒化膜86を形
成する。このシリコン窒化膜86は、十分なパッシベー
ション機能を考慮して、例えば300〜1500nmの
膜厚を有する。
【0131】その後、図示しないフォトレジストをマス
クに、前記保護絶縁膜PLをドライエッチングあるいは
ウェットエッチングで選択的にエッチングし、外部電極
取り出し用のボンディングパット部を構成するためのホ
ールを形成する。また、必要に応じて、半導体デバイス
の樹脂モールド時におけるストレスを緩和するために、
さらにポリイミド樹脂等の膜を積層してもよい。
【0132】本実施の形態においては、第1のシリコン
酸化膜80および第2のシリコン酸化膜82によって高
度に平坦化が達成されるため、パッシベーション機能を
有するシリコン窒化膜86は付き回りがよく平坦に成膜
され、局所的に膜厚が薄い部分や欠陥を生ずることがな
く、耐湿性や耐汚染性に優れた保護絶縁膜PLを構成す
ることができる。さらに、前記保護絶縁膜PLでは、第
2の金属配線層60において、隣接する金属配線層60
aおよび60bの相互間に、窒化シリコンより誘電率の
小さい酸化シリコンの膜が存在するため、シリコン基板
11の表面と平行な方向(水平方向)における容量の寄
与が小さくできる。そのため、誘電率の高いシリコン窒
化膜が金属配線層の相互間に存在する構造に比べて、素
子の動作速度等の電気特性を向上させることができる。
【0133】また、シリコン化合物と過酸化水素との重
縮合反応によって形成される第2のシリコン酸化膜82
と、プラズマCVDによって形成される第1および3の
シリコン酸化膜80および84は、前述したように、エ
ッチング速度が同程度であるなど、ほぼ同じエッチング
特性を有するので、ドライエッチングはもちろんのこ
と、例えばHFとNH4Fなどの混酸による簡易なウエ
ットエッチングを適用することができる。
【0134】なお、第2のシリコン酸化膜82に相当す
る膜として、たとえばSOG膜を用いた場合には、SO
G膜のエッチング速度が大きいためにサイドエッチング
が進み、このSOG膜より上の膜にチッピングやクラッ
クが発生しやすい問題がある。
【0135】本実施の形態において、第1および第2の
層間絶縁膜I1,I2ならびに保護絶縁膜PLが優れた
平坦性を有する理由としては、以下のことが考えられ
る。
【0136】すなわち、図1(B)、図3(A)および
図5に示す工程で形成される第2のシリコン酸化膜2
2、72および82は、シリコン化合物と過酸化水素と
の反応によって形成される、シラノールを含む反応生成
物が高い流動性を有するため、ウエハ表面の凹凸がこれ
らの膜を形成した時点で高度に平坦化される。
【0137】また、本実施の形態において、コンタクト
ホール32およびビアホール62に、第1および第2の
アルミニウム膜34,35ならびに第1および第2のア
ルミニウム膜64,65がそれぞれ良好に埋め込まれた
理由としては、以下のことが考えられる。
【0138】(a)脱ガス工程を行うことにより、各層
間絶縁膜I1、I2に含まれる水や窒素をガス化して充
分に放出することにより、その後の第1のアルミニウム
膜34,64および第2のアルミニウム35,65の成
膜において、層間絶縁膜I1,I2やバリア層33ある
いはウェッテング層63からのガスの発生を防止するこ
とで、バリア層33と第1のアルミニウム膜34、なら
びにウェッテング層63と第1のアルミニウム膜64と
の密着性を高め、良好なステップカバレッジの成膜が可
能であったこと。
【0139】(b)第1のアルミニウム膜34,64の
成膜において、基板温度を200℃以下の比較的低温に
設定することにより、層間絶縁膜I1,I2およびバリ
ア層33ならびにウェッテング層63に含まれる水分や
窒素を放出させないようにして、前記脱ガス工程の効果
に加えて第1のアルミニウム膜34,64の密着性を高
めたこと。
【0140】(c)さらに、第1のアルミニウム膜3
4,64自体が、基板温度が上がった場合に下層からの
ガスの発生を抑制する役割を果たすため、次の第2のア
ルミニウム膜35,65の成膜を比較的高い温度で行う
ことができ、第2のアルミニウム膜の流動拡散を良好に
行うことができること。
【0141】(半導体装置)以上の方法によって、本実
施の形態に係る半導体装置(図5参照)を形成すること
ができる。この半導体装置は、少なくともMOS素子を
含むシリコン基板11、および前記シリコン基板11の
上に形成された第1の配線領域L1を有する。 前記第
1の配線領域L1は、ベース層となる第1のシリコン酸
化膜20、シリコン化合物と過酸化水素との重縮合反応
によって形成された第2のシリコン酸化膜22、前記第
2のシリコン酸化膜22の上に形成され、リンなどの不
純物を含有する第3のシリコン酸化膜24、および前記
第3のシリコン酸化膜24の上に形成され、CMPによ
り平坦化された第4のシリコン酸化膜26からなる第1
の層間絶縁膜I1、前記層間絶縁膜I1に形成されたコ
ンタクトホール32、前記層間絶縁膜I1および前記コ
ンタクトホール32の表面に形成されたバリア層33、
および前記バリア層33の上に形成された、アルミニウ
ムあるいはアルミニウムを主成分とする合金からなるア
ルミニウム膜34,35、を有する。そして、前記アル
ミニウム膜34は、バリア層33を介してチタンシリサ
イド層19に接続されている。
【0142】前記第1の配線領域L1上に形成された第
2の配線領域L2は、ベース層となる第1のシリコン酸
化膜70、シリコン化合物と過酸化水素との重縮合反応
によって形成された第2のシリコン酸化膜72、前記第
2のシリコン酸化膜72の上に形成され、リンなどの不
純物を含有する第3のシリコン酸化膜74、および前記
第3のシリコン酸化膜74の上に形成され、CMPによ
り平坦化された第4のシリコン酸化膜76からなる第2
の層間絶縁膜I2、前記層間絶縁膜I2に形成されたビ
アホール62、前記層間絶縁膜I2および前記ビアホー
ル62の表面に形成されたウェッテング層63、および
前記ウェッテング層63の上に形成された、アルミニウ
ムあるいはアルミニウムを主成分とする合金からなるア
ルミニウム膜64,65、を有する。
【0143】前記第2の配線領域L2上に形成された保
護絶縁膜PLは、ベース層となる第1のシリコン酸化膜
80、シリコン化合物と過酸化水素との重縮合反応によ
って形成された第2のシリコン酸化膜82、この第2の
シリコン酸化膜82の上に形成され、リン等の不純物を
含有する第3のシリコン酸化膜84、およびこの第3の
シリコン酸化膜84の上に形成されたシリコン窒化膜8
6を有する。
【0144】以上のように、本実施の形態によれば、シ
リコン化合物と過酸化水素との気相反応によって得られ
る、シラノールの重縮物を含むシリコン酸化膜を形成す
ることにより、極めて良好な平坦性を有する層間絶縁膜
I1,I2および保護絶縁膜PLを形成することができ
る。
【0145】そして、第1の層間絶縁膜I1は、従来の
BPSG膜に比べてかなり低温で成膜することができる
ため、パンチスルーや接合リークなどの点で特性を改善
することができ、したがって、素子の微細化および信頼
性の高いコンタクト構造を達成することができ、また製
造プロセス上も有利である。
【0146】また、層間絶縁膜I1,I2が高度な平坦
性を有することから、配線層の加工などを含めたプロセ
スマージンを増加させ、品質および歩留まりを向上させ
ることができる。
【0147】さらに、保護絶縁膜PLでは、平坦性の優
れた第2のシリコン酸化膜82を有することから、均一
の膜厚で欠陥が少なく、高いパッシベーション機能を有
するシリコン窒化膜86を形成することができるだけで
なく、同一層の金属配線層の相互間の容量の低減により
電気的特性の向上を達成できる。
【0148】また、本実施の形態においては、アルミニ
ウム膜のスパッタ前に少なくとも脱ガス工程と冷却工程
を含み、さらに好ましくは同一チャンバ内で連続的にア
ルミニウム膜を成膜することにより、0.2μm程度ま
でのコンタクトホールおよびビアホールをアルミニウム
あるいはアルミニウム合金だけで埋め込むことが可能と
なり、信頼性および歩留まりの点で向上がはかれた。ま
た、コンタクト部を構成するアルミニウム膜における銅
等の偏析や結晶粒の異常成長もなく、マイグレーション
等を含めた信頼性の点でも良好であることが確認され
た。
【0149】(他の実施の形態)本発明は上記実施の形
態に限定されず、その一部を以下の手段で置き換えるこ
とができる。
【0150】(a)前記実施の形態においては、第3の
シリコン酸化膜24,74および84のプラズマCVD
による成膜時に、酸素を含む化合物として一酸化二窒素
を用いたが、その代わりにオゾンを用いることもでき
る。そして、第3のシリコン酸化膜24,74,84を
形成する前に、ウエハをオゾン雰囲気にさらすことが望
ましい。
【0151】例えば、図8に示すベルト炉を用い、ヒー
ター82によって400〜500℃に加熱された搬送ベ
ルト80上にウエハWを載置して所定の速度で移動させ
る。このとき、第1のガスヘッド86aからオゾンを供
給し、2〜8重量%のオゾン雰囲気中を前記ウエハWを
5分以上の時間をかけて通過させる。次いで、第2およ
び第3のガスヘッド86b,86cからオゾン、TEO
SおよびTMP(P(OCH33)をほぼ常圧で供給
し、リンの濃度が3〜6重量%のPSG膜(第3のシリ
コン酸化膜)24,74,84を、膜厚100〜600
nmで成膜する。なお、図8において符号84は、カバ
ーを示す。
【0152】このように一酸化二窒素の代わりにオゾン
を用いることにより、常圧CVDによってTEOSによ
るシリコン酸化膜を形成することができる。また、ベル
ト炉を用いることにより、成膜を連続的に効率よく行う
ことができる。
【0153】また、オゾン雰囲気中にウエハWをさらす
ことにより、熱脱離スペクトル(TDS)および赤外分
光法(FTIR)によって、第2のシリコン酸化膜2
2,72,82は吸湿性や水分が十分少ないこと、反応
ガスとして一酸化二窒素を用いた場合と同様に層間絶縁
膜I1,I2の平坦性が良好であること、MOSトラン
ジスタの特性が良好であること、および第2のシリコン
酸化膜22,72,82にクラックが発生しないことが
確認された。
【0154】(b)前記実施の形態では、第1のシリコ
ン酸化膜20として、プラズマCVDによるTEOSを
用いたシリコン酸化膜を用いたが、これに代わり他のシ
リコン酸化膜を用いてもよい。例えば、このような第1
のシリコン酸化膜として、モノシランと一酸化二窒素を
用いた減圧熱CVD法によって形成した膜でもよい。こ
のシリコン酸化膜は、下層のシリコン基板の表面形状に
忠実に成膜され、カバレッジ性がよいだけでなく、緻密
であるのでパッシベーション機能が高く、さらにアニー
ル処理において急激に昇温しても第2のシリコン酸化膜
22にクラックが発生しにくい。また、熱CVD法を用
いるため、プラズマダメージがない利点がある。
【0155】ただし、この方法で成膜する際には、ウエ
ハ温度を750〜800℃程度に設定する必要があるた
め、サリサイド構造としてチタンシリサイドのように酸
化されやすい膜上には使用できず、タングステンシリサ
イドあるいはモリブデンシリサイドを使用する必要があ
る。
【0156】(c)前記実施の形態では、第1の層間絶
縁膜I1は、4層のシリコン酸化膜から構成されている
が、これに限らず他のシリコン酸化膜を加えてもよい。
例えば、第1のシリコン酸化膜20と第2のシリコン酸
化膜22との間に、プラズマCVD法により形成され
た、膜厚100〜300nmのPSG膜(リンの濃度;
1〜6重量%)を形成してもよい。このPSG膜を入れ
ることにより、可動イオンのゲッタリング機能がさらに
向上して、トランジスタのしきい値特性および静止電流
の変動が減少することが確認された。
【0157】(d)前記実施の形態では、保護絶縁膜P
Lは、第3のシリコン酸化膜84を含むが、このシリコ
ン酸化膜84を除く構成であってもよい。
【0158】なお、上記実施の形態では、2層の配線領
域を含む半導体装置について述べたが、本発明はもちろ
ん3層以上の配線領域を含む半導体装置にも適用でき、
また、Nチャネル型MOS素子を含む半導体装置のみな
らず、Pチャネル型あるいはCMOS型素子などの各種
の素子を含む半導体装置に適用することができる。さら
に、上記実施の形態では、層間絶縁膜I1,I2の第4
のシリコン酸化膜26,76をCMPによって平坦化し
たが、第2のシリコン酸化膜22,72が優れた平坦性
を有するので、この工程は必ずしも設けなくともよい。
【0159】
【図面の簡単な説明】
【図1】(A),(B)および(C)は、本発明の半導
体装置の製造方法の一例を工程順に模式的に示す断面図
である。
【図2】(A)および(B)は、図1に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図3】(A)および(B)は、図2に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図4】(A)および(B)は、図3に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図5】図4に示す工程について行われる半導体装置の
製造方法に一例を模式的に示す断面図である。
【図6】本発明に係る実施の形態に用いられるスパッタ
装置の一例を模式的に示す図である。
【図7】図5に示すスパッタ装置を用いて基板温度を制
御したときの、時間と基板温度との関係を示す図であ
る。
【図8】半導体装置の製造に用いられるベルト炉を模式
的に示す図である。
【符号の説明】
11 シリコン基板 12 フィールド絶縁膜 13 ゲート酸化膜 14 ゲート電極 15 低濃度不純物層 16 高濃度不純物層 17 側壁スペーサ 18 シリコン酸化膜 19 チタンシリサイド層 20 第1のシリコン酸化膜 22 第2のシリコン酸化膜 24 第3のシリコン酸化膜 26 第4のシリコン酸化膜 32 コンタクトホール 33 バリア層 34 第1のアルミニウム膜 35 第2のアルミニウム膜 62 ビアホール 63 ウェッテング層 64 第1のアルミニウム膜 65 第2のアルミニウム膜 70 第1のシリコン酸化膜 72 第2のシリコン酸化膜 74 第3のシリコン酸化膜 76 第4のシリコン酸化膜 80 第1のシリコン酸化膜 82 第2のシリコン酸化膜 84 第3のシリコン酸化膜 86 シリコン窒化膜 I1,I2 層間絶縁膜 PL 保護絶縁膜 L1,L2 配線領域

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 素子を含む半導体基板、前記半導体基板
    の上に形成された複数の配線領域および該配線領域のう
    ちの最上層に位置する配線領域の上に形成された保護絶
    縁膜を含み、 前記保護絶縁膜は、 第1のシリコン酸化膜、 前記第1のシリコン酸化膜の上に形成され、シリコン化
    合物と過酸化水素との重縮合反応によって形成された第
    2のシリコン酸化膜、および最上層を構成するシリコン
    窒化膜、 を含む半導体装置。
  2. 【請求項2】 請求項1において、 さらに、前記第2のシリコン酸化膜の上に、多孔性の第
    3のシリコン酸化膜を有する半導体装置。
  3. 【請求項3】 請求項1または請求項2において、 前記第1のシリコン酸化膜は、膜厚が50〜500nm
    である半導体装置。
  4. 【請求項4】 請求項1ないし請求項3のいずれかにお
    いて、 前記第2のシリコン酸化膜は、膜厚が前記第1のシリコ
    ン酸化膜によって構成される凹凸の最上面が被覆される
    膜厚を有する半導体装置。
  5. 【請求項5】 請求項1ないし請求項4のいずれかにお
    いて、 前記シリコン窒化膜は、膜厚が300〜1500nmで
    ある半導体装置。
  6. 【請求項6】 素子を含む半導体基板、前記半導体基板
    の上に形成された複数の配線領域および該配線領域のう
    ちの最上層に位置する配線領域の上に形成された保護絶
    縁膜を含む半導体装置の製造方法であって、 前記保護絶縁膜を形成する工程は、少なくとも以下の工
    程(a)〜(d)を含む半導体装置の製造方法。 (a)シリコン化合物と、酸素および酸素を含む化合物
    の少なくとも1種とを化学気相成長法によって反応させ
    て第1のシリコン酸化膜を形成する工程、 (b)シリコン化合物と過酸化水素とを化学気相成長法
    によって反応させて第2のシリコン酸化膜を形成する工
    程、 (c)350〜500℃の温度でアニール処理を行う工
    程、および (d)シリコン窒化膜を形成する工程。
  7. 【請求項7】 請求項6において、 前記工程(b)の後に、シリコン化合物、酸素および酸
    素を含む化合物の少なくとも1種、および不純物を含む
    化合物を化学気相成長法によって反応させて多孔性の第
    3のシリコン酸化膜を形成する工程(e)、を含む半導
    体装置の製造方法。
  8. 【請求項8】 請求項6または請求項7において、 前記工程(b)で用いられるシリコン化合物は、モノシ
    ラン、ジシラン、SiH2Cl2、SiF4、CH3SiH
    3などの無機シラン化合物、およびトリプロピルシラ
    ン、テトラエトキシシランなどの有機シラン化合物から
    選択される少なくとも1種である半導体装置の製造方
    法。
  9. 【請求項9】 請求項6ないし請求項8のいずれかにお
    いて、 前記工程(b)は、前記シリコン化合物が無機シラン化
    合物であって、0〜20℃の温度条件下で減圧化学気相
    成長法によって行われる半導体装置の製造方法。
  10. 【請求項10】 請求項6ないし請求項8のいずれかに
    おいて、 前記工程(b)は、前記シリコン化合物が有機シラン化
    合物であって、100〜150℃の温度条件下で減圧化
    学気相成長法によって行われる半導体装置の製造方法。
  11. 【請求項11】 請求項6ないし請求項10のいずれか
    において、 前記工程(a)は、300〜500℃の温度条件下でプ
    ラズマ化学気相成長法によって行われる半導体装置の製
    造方法。
  12. 【請求項12】 請求項6ないし請求項11のいずれか
    において、 前記工程(a)で用いられるシリコン化合物は有機シラ
    ン化合物である半導体装置の製造方法。
JP31897597A 1997-11-05 1997-11-05 半導体装置およびその製造方法 Expired - Fee Related JP3509510B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP31897597A JP3509510B2 (ja) 1997-11-05 1997-11-05 半導体装置およびその製造方法
TW087116611A TW396368B (en) 1997-11-05 1998-10-07 Semiconductor devicd and its manufacture thereof
US09/183,594 US6246105B1 (en) 1997-11-05 1998-10-30 Semiconductor device and manufacturing process thereof
KR10-1998-0046903A KR100489456B1 (ko) 1997-11-05 1998-11-03 반도체장치및그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31897597A JP3509510B2 (ja) 1997-11-05 1997-11-05 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH11145134A true JPH11145134A (ja) 1999-05-28
JP3509510B2 JP3509510B2 (ja) 2004-03-22

Family

ID=18105095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31897597A Expired - Fee Related JP3509510B2 (ja) 1997-11-05 1997-11-05 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US6246105B1 (ja)
JP (1) JP3509510B2 (ja)
KR (1) KR100489456B1 (ja)
TW (1) TW396368B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723628B2 (en) 2000-03-27 2004-04-20 Seiko Epson Corporation Method for forming bonding pad structures in semiconductor devices
US6812123B2 (en) 2000-03-27 2004-11-02 Seiko Epson Corporation Semiconductor devices and methods for manufacturing the same
JP2006339633A (ja) * 2005-06-01 2006-12-14 Hynix Semiconductor Inc 半導体素子の製造方法
JP2010267804A (ja) * 2009-05-14 2010-11-25 Rohm Co Ltd 半導体装置およびその製造方法
JP2012238817A (ja) * 2011-05-13 2012-12-06 Advantest Corp 製造方法、スイッチ装置、伝送路切り替え装置、および試験装置
JP2013026608A (ja) * 2011-07-26 2013-02-04 Advantest Corp アクチュエータの製造方法、スイッチ装置、伝送路切替装置、および試験装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2921759B1 (ja) * 1998-03-31 1999-07-19 株式会社半導体理工学研究センター 半導体装置の製造方法
TW472384B (en) * 1999-06-17 2002-01-11 Fujitsu Ltd Semiconductor device and method of manufacturing the same
US6787886B1 (en) * 1999-07-07 2004-09-07 Oki Electric Industry Co., Ltd. Semiconductor device and methods of fabricating the same
US6440878B1 (en) * 2000-04-03 2002-08-27 Sharp Laboratories Of America, Inc. Method to enhance the adhesion of silicon nitride to low-k fluorinated amorphous carbon using a silicon carbide adhesion promoter layer
JP3676185B2 (ja) * 2000-04-14 2005-07-27 シャープ株式会社 半導体装置
US6544906B2 (en) * 2000-12-21 2003-04-08 Texas Instruments Incorporated Annealing of high-k dielectric materials
US6992322B2 (en) * 2001-01-02 2006-01-31 Kavassery Sureswaran Narayan Photo-responsive organic field effect transistor
JP2003257970A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 半導体装置及びその配線構造
JP2004214594A (ja) * 2002-11-15 2004-07-29 Sharp Corp 半導体装置およびその製造方法
US7223706B2 (en) * 2004-06-30 2007-05-29 Intersil Americas, Inc. Method for forming plasma enhanced deposited, fully oxidized PSG film
CN2788876Y (zh) * 2005-05-10 2006-06-21 张逸夫 模拟花开动作的仿真玩具花
US9287452B2 (en) 2010-08-09 2016-03-15 Micron Technology, Inc. Solid state lighting devices with dielectric insulation and methods of manufacturing
CN110047799A (zh) * 2019-04-28 2019-07-23 上海华虹宏力半导体制造有限公司 半导体器件的制造方法及半导体器件
JP7486123B2 (ja) * 2020-07-02 2024-05-17 パナソニックIpマネジメント株式会社 ガスセンサ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378652A (en) * 1989-04-19 1995-01-03 Kabushiki Kaisha Toshiba Method of making a through hole in multi-layer insulating films
JPH06163521A (ja) * 1992-11-17 1994-06-10 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US5561319A (en) * 1993-05-14 1996-10-01 Lsi Logic Corporation Integrated circuit structure including CMOS devices protected by patterned nitride passivation and method for the fabrication thereof
US5470802A (en) * 1994-05-20 1995-11-28 Texas Instruments Incorporated Method of making a semiconductor device using a low dielectric constant material
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5716890A (en) * 1996-10-18 1998-02-10 Vanguard International Semiconductor Corporation Structure and method for fabricating an interlayer insulating film

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723628B2 (en) 2000-03-27 2004-04-20 Seiko Epson Corporation Method for forming bonding pad structures in semiconductor devices
US6812123B2 (en) 2000-03-27 2004-11-02 Seiko Epson Corporation Semiconductor devices and methods for manufacturing the same
JP2006339633A (ja) * 2005-06-01 2006-12-14 Hynix Semiconductor Inc 半導体素子の製造方法
JP2010267804A (ja) * 2009-05-14 2010-11-25 Rohm Co Ltd 半導体装置およびその製造方法
JP2012238817A (ja) * 2011-05-13 2012-12-06 Advantest Corp 製造方法、スイッチ装置、伝送路切り替え装置、および試験装置
US8866492B2 (en) 2011-05-13 2014-10-21 Advantest Corporation Manufacturing method, switching apparatus, transmission line switching apparatus, and test apparatus
JP2013026608A (ja) * 2011-07-26 2013-02-04 Advantest Corp アクチュエータの製造方法、スイッチ装置、伝送路切替装置、および試験装置

Also Published As

Publication number Publication date
JP3509510B2 (ja) 2004-03-22
TW396368B (en) 2000-07-01
US6246105B1 (en) 2001-06-12
KR100489456B1 (ko) 2005-09-13
KR19990044960A (ko) 1999-06-25

Similar Documents

Publication Publication Date Title
JP3456391B2 (ja) 半導体装置の製造方法
JP3509510B2 (ja) 半導体装置およびその製造方法
US6432845B1 (en) Semiconductor device and method for manufacturing the same
JP4669679B2 (ja) 窒化珪素膜の製造方法及び半導体装置の製造方法
US6614119B1 (en) Semiconductor device and method of fabricating the same
US6144097A (en) Semiconductor device and method of fabricating the same
US6245659B1 (en) Semiconductor device and method for manufacturing the same
US6358830B1 (en) Method for manufacturing semiconductor device having interlayer dielectric film layers with like etch speeds
US6812123B2 (en) Semiconductor devices and methods for manufacturing the same
JP3125781B2 (ja) 半導体装置の製法
US6287948B1 (en) Semiconductor device and method for making pattern data
US6720660B1 (en) Semiconductor device and method for manufacturing the same
US6486555B2 (en) Semiconductor device having a contact structure using aluminum
JPH09237833A (ja) 半導体装置の製造方法
JP3456392B2 (ja) 半導体装置の製造方法
JP3562357B2 (ja) 半導体装置の製造方法
JP4273268B2 (ja) 半導体装置およびその製造方法
JPH11317452A (ja) 半導体装置およびその製造方法
JP3922355B2 (ja) 半導体装置の製造方法
JP2001168100A (ja) 半導体装置の製造方法
JPH05218030A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031222

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees