KR100489456B1 - 반도체장치및그제조방법 - Google Patents

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유키오 모로즈미
다케노리 아사히
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세이코 엡슨 가부시키가이샤
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Abstract

평탄성의 개선과 층간 용량 저감에 의해, 신뢰성 및 디바이스 특성이 향상된 보호 절연막을 구비하는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 장치는, MOS 소자를 포함하는 반도체 기판(11), 상기 반도체 기판 위에 형성된 복수의 배선 영역(L1, L2) 및 상기 배선 영역 중 최상층에 위치하는 배선 영역 위에 형성된 보호 절연막(PL)을 포함한다. 상기 보호 절연막(PL)은 제 1 실리콘 산화막(80), 제 1 실리콘 산화막 위에 형성되어 실리콘 화합물과 과산화수소의 중축합 반응에 의해 형성된 제 2 실리콘 산화막(82), 및 최상층을 구성하는 실리콘 질화막(86)을 포함한다.
상기 보호 절연막(PL)을 형성하는 공정은, 적어도 이하의 공정(a 내지 d)을 포함한다.
(a) 실리콘 화합물과, 산소 및 산소를 포함하는 화합물의 적어도 1종을 화학 기상 성장법으로 반응시켜 제 1 실리콘 산화막(80)을 형성하는 공정,
(b) 실리콘 화합물과 과산화수소를 화학 기상 성장법으로 반응시켜 제 2 실리콘 산화막(82)을 형성하는 공정,
(c) 350 내지 500℃의 온도로 어닐(anneal) 처리를 하는 공정, 및
(d) 실리콘 질화막(86)을 형성하는 공정.

Description

반도체 장치 및 그 제조 방법
<산업상의 이용 분야>
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 하프 미크론(half micron) 이하로 미세화된 금속 배선상에 형성되는 보호 절연막을 구비하는 반도체 장치 및 그 제조 방법에 관련한다.
<종래의 기술>
LSI 등에 이용되는 반도체 장치의 최상층의 금속 배선층 위에는, 물리적 손상 및 오염(contamination)이나 수분의 침입을 막기 위해, 보호 절연막이 형성되어 있다. 보호 절연막으로는, 예를 들면 저온 플라스마 기상 성장시킨 실리콘 질화막이 일반적으로 이용된다. 또한, 보호 절연막으로는, 실리콘 질화막의 하층에 스트레스 완화를 위한 실리콘 산화막을 형성한 적층 구조를 갖고 있는 것이 이용되고 있다. 이와 같이 적층 구조를 갖는 보호 절연막으로서는, 예를 들면 모노실란(monosilane)과 산소 또는 일산화 이질소를 기상 성장시켜 형성된 실리콘 산화막, 또는, 이것에 인(phosphorus)을 도프한 PSG(phosphorus glass)막, 또는, SOG(spin on glass)막과, 모노실란과 암모니아 또는 질소 가스를 이용한 플라스마 화학 기상 성장에 의해 형성된, 막 두께가 1㎛ 정도의 실리콘 산화막으로 구성되어 있다.
이 보호 절연막은, 포트레지스트를 마스크(mask)로 하여 드라이 에칭(dry etching) 또는 웨트 에칭(wet etching)으로 선택 에칭되고, 외부 전극 추출용 본딩 패드(bonding pad)부를 구성하기 위한 개구부를 갖고 있다.
그러나, 반도체 장치가 서브 미크론(sub micron) 이하로 미세화되어 오면, 금속 배선층의 에칭에 의한 가공에는, 이방성 드라이 에칭을 채용하기 때문에, 금속 배선층의 측벽부는 거의 수직인 가파른 경사를 갖는다. 그리고, 보호 절연막을 구성하는 실리콘 산화막과 실리콘 질화막은 카스핑(cusping)에 의해 부착성이 좋지 않으므로, 금속 절연층의 특정의 장소에 포이드(voids)가 형성되기 쉽다. 이 포이드 부분은 오염 트랩(contamination traps)이 된다. 또한 금속 배치선의 측벽부 및 홈부의 코너에서는, 실리콘 질화막이 평탄부에 비해 그 막의 두께가 극히 얇아지므로, 이 막의 두께가 얇은 부분에서 수분이나 오염이 침입하기 쉬우며, 장기 신뢰성의 점에서 문제가 있다.
더욱이, 디바이스의 동작 속도를 향상하기 위해서, 층간 용량의 저감을 필요로 하고, 종래에는, 금속 배선층과 기판, 또는 상하 방향의 배선층 사이의 층간 용량에 주의를 기울여 왔다. 그러나 배선 스페이스의 미세화로 인해 가로 방향의 층간 용량의 기여도가 커졌고, 그 때문에, 유전율이 높은 실리콘 질화막이 동일한 층에 있는 금속 배선 상호의 스페이스 사이에 존재하는 보호 절연막의 구조에 있어서, 가로 방향의 층간 용량이 동작 속도 등의 전기 특성상의 점에서 무시할 수 없는 것으로 되어 왔다.
<발명의 요약>
본 발명의 목적은, 평탄성의 개선과, 층간 용량의 저감함으로써 신뢰성 및 디바이스 특성 향상에 기여할 수 있는 보호 절연막을 구비하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은, 소자를 포함하는 반도체 기판, 상기 반도체 기판 위에 형성된 복수의 배선 영역 및 그 배선 영역 중 최상층에 위치하는 배선 영역 위에 형성된 보호 절연막을 포함하는 반도체 장치의 제조 방법으로서,
상기 보호 절연막을 형성하는 공정은, 적어도 이하의 공정(a 내지 d)을 포함한다.
(a) 실리콘 화합물과, 산소 및 산소를 포함하는 화합물의 적어도 1종을 화학 기상 성장법으로 반응시켜 제 1 실리콘 산화막을 형성하는 공정,
(b) 실리콘 화합물과 과산화수소를 화학 기상 성장법으로 반응시켜 제 2 실리콘 산화막을 형성하는 공정,
(c) 350 내지 500 ℃의 온도로 어닐(anneal)처리를 하는 공정, 및
(d) 실리콘 질화막을 형성하는 공정.
본 반도체 장치의 제조 방법에 의하면, 공정(b)에 의해, 실리콘 화합물과 과산화 수소를 화학 기상 성장법으로 반응시켜 제 2 실리콘 산화막을 형성하는 것에 의해, 평탄성의 우수한 층을 저온에서 형성할 수 있다. 즉, 이 공정(b)에서 형성되는 제 2 실리콘 산화막은, 그 자체가 높은 유동성을 구비하고, 우수한 자기 평탄화 특성을 구비하고 있다. 그 메커니즘은, 실리콘 화합물과 과산화수소를 화학 기상 성장법으로 반응시키면, 기상 속에서 시라놀(silanol)이 형성되고, 이 시라놀이 웨이퍼 표면에 퇴적하는 것에 의해, 유동성이 좋은 막이 형성되는 것에 인하는 것으로 사료된다.
예를 들면, 실리콘 화합물로서 모노실란을 이용한 경우에는, 하기의 반응식(1, 1a) 등으로 표시되는 반응으로 시라놀이 형성된다.
[반응식 1]
SiH4+2H2O2 → Si(OH)4+2H2
[반응식 1a]
SiH4+3H2O2 → Si(OH)4+2H2O+H2
그리고, 반응식(1, 1a)으로 형성되는 시라놀은, 하기 반응식(2)으로 표시되는 중축합 반응으로 물이 이탈하는 것에 의해, 실리콘 산화물이 된다.
[반응식 2]
Si(OH)4 → SiO2+2H2O
상기 실리콘 화합물로서는, 예를 들면 모노실란, 디실란(disilane), SiH2Cl2, SiF4, CH3SiH3 등의 무기 실란 화합물, 및 트리 프로필 실란(tripropylsilane), 테트라 에소시 실란(tetraethoxysilane) 등 유기 실란 화합물 등을 예시 할 수 있다.
또한, 상기 공정(b)의 성막 공정은, 상기 실리콘 화합물이 무기 실리콘 화합물의 경우에는, 0 내지 20℃의 온도 조건하에서, 상기 실리콘 화합물이 유기 실리콘 화합물의 경우에는, 100 내지 150℃의 온도 조건하에서, 감압 화학 기상 성장법으로 행해지는 것이 바람직하다. 이 성막 공정에서, 온도가 상기 상한치보다 높으면, 상기 식(2)의 중축합 반응이 너무 진전되는 것으로 인해, 제 1 실리콘 산화막의 유동성이 낮아지고, 양호한 평탄성을 획득하기 힘들다. 또한, 온도가 상기 하한치보다 낮으면, 챔버내에서 분해 수분의 흡착 및 챔버 밖에서 결로(dewing)가 발생하여, 성막 장치의 컨트롤이 곤란하게 되는 불편함이 있다.
상기 공정(b)에서 형성되는 제 2 실리콘 산화막은, 웨이퍼 기판 표면의 단차를 충분히 덮을 수 있을 정도의 막 두께, 즉 상기 제 2 실리콘 산화막의 밑에 위치하는 제 1 실리콘 산화막에 의해 구성되는 요철(凹凸)의 최상부가 피복되는데 충분한 막 두께가 형성되는 것이 바람직하다. 제 2 실리콘 산화막의 막 두께는, 그 하한치가 제 2 실리콘 산화막 밑에 있는 제 1 실리콘 산화막의 요철의 높이에 의존하나, 적합한 것은 500 내지 1000 nm 이다. 제 2 실리콘 산화막의 막 두께가 상기 상한치를 넘으면, 막 자체 스트레스로 깨짐(cracks)이 발생하는 경우가 있다.
본 발명에 있어서, 상기 공정(b) 전에, 실리콘 화합물과, 산소 및 산소를 포함하는 화합물의 적어도 1 종을 화학 기상 성장법으로 반응시켜, 베이스 층이 되는 제 1 실리콘 산화막을 형성한다. 이 베이스층은, 그보다 하층에 상기 제 2 실리콘 산화막으로부터 수분이나 여분의 불순물이 이동하지 않는 패시베이션 기능(passivation function), 및 제 2 실리콘 산화막의 밀착성을 높이는 기능을 갖는다.
상기 공정(b)의 다음에, 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1 종, 및 불순물을 포함하는 화합물을 화학 기상 성장법올 반응시켜, 상기 제 2 실리콘 산화막의 위에 다공성의 제 3 실리콘 산화막을 형성하는 공정(e)을 포함하는 것이 바람직하다.
제 3 실리콘 산화막은, 캡(cap)층으로서의 기능뿐만이 아니라, 다공성이고, 그후의 공정(c)의 어닐 처리에 있어서, 제 2 실리콘 산화막에서 발생하는 가스 성분을 서서히 외부에 방출 할 수 있다. 더욱이, 이 제 3 실리콘 산화막은, 다공성인 것에 더해, 그 막에 인, 붕소 등의 불순물, 적합한 것은 인을 첨가하는 것에 의해, 그 막을 구성하는 실리콘 산화물의 Si-O 분자간 결합력을 약하게 하는 것에 의해, 상기 막의 응력을 완화 할 수 있고, 말하자면 적당히 부드럽고 더욱이 깨지기 힘든 층을 구성할 수 있다. 제 3 실리콘 산화막에 포함되는 불순물의 농도는, 상기한 막의 응력 완화의 점을 고려하면, 적합한 것은 1 내지 6 중량% 이다.
또한, 제 3 실리콘 산화막은, 100 내지 600 MPa의 압축 스트레스를 갖고 있으므로, 2 실리콘 산화막이 중축합하는 경우에 장력 스트레스가 증대하여 깨짐이 생기는 것을 방지하는 기능이 있다. 더욱이, 제 3 실리콘 산화막은, 제 2 실리콘 산화막의 흡습(absorbing moisture)을 방지하는 기능도 구비하고 있다.
상기 공정(e)은, 300 내지 450℃의 온도 조건하에서, 1MHz 이하의 고주파에 의한 플라즈마 화학 기상 성장법으로 행해지는 것이 바람직하다. 이 온도 조건에서 성막을 행함으로서, 공정(c)의 어닐에서 가스 성분이 어닐 초기 단계에서 빠지기 쉽게 되며, 디바이스의 신뢰성이 향상된다.
또한, 상기 공정(e)에서 사용되는, 산소를 포함하는 화합물은, 일산화 이질소(N2O)인 것이 바람직하다. 반응 가스로 일산화 이질소를 이용하는 것에 의해, 플라즈마 상태의 일산화 이질소는 제 2 실리콘 산화막을 구성하는 실리콘 화합물의 수소 본드(-H)와 반응하기 쉬우므로, 제 3 실리콘 산화막을 성막 중에도 제 2 실리콘 산화막의 가스화 성분(수소, 물)의 이탈을 촉진 할 수 있다. 상기 공정(e)은, 플라즈마 화학 기상 성장법에 대체하여, 300 내지 500℃의 온도 조건하에서 상압 화학 기상 성장법에 의해 행해져도 된다. 이 경우, 상기 공정(e)에서 이용되는 상기 산소를 포함하는 화합물은 오존인 것이 바람직하다.
더욱이 상기 공정(e)에서, 상기 제 2 실리콘 산화막을 성막하기 전에, 상기 제 2 실리콘 산화막을 오존 분위기에 노출시키는 것이 바람직하다. 이 공정을 통하는 것에 의해, 오존이 제 2 실리콘 산화막을 구성하는 실리콘 화합물의 수소 본드(-H)나 수산기(-OH)와 반응하기 쉬워지므로, 제 2 실리콘 산화막 중의 수소나 물의 이탈을 촉진 할 수 있다.
또한, 제 3 실리콘 산화막의 막 두께는, 평탄성 및 깨짐의 점을 고려하면, 적합한 것은 100 nm 이상이다.
상기 공정(c)에서, 350 내지 500℃의 온도로 어닐 처리를 하는 것에 의해, 상기 공정(b 및 e)에서 형성된 제 2 및 제 3 실리콘 산화막은 치밀화되어, 절연성 및 내습성이 향상한다.
결국, 제 2 실리콘 산화막에 대해 보면, 이 어닐 처리의 초기에 있어서, 상기한 식(2)에 의한 중축합 반응이 완료하고, 이 반응에 따라 생기는 물이나 수소는 제 3 실리콘 산화막의 구멍을 통해 외부에 방출되고, 제 2 실리콘 산화막은, 충분하게 가스화 성분이 제거된 상태로 치밀하게 형성된다. 또한, 제 3 실리콘 산화막은, 어닐 처리에 의해, 다공질에서 치밀한 막으로 된다.
어닐 처리에 있어서, 온도를 350℃ 이상으로 하는 것에 의해, 제 2 및 제 3 실리콘 산화막을 충분히 치밀하게 할 수 있다. 또한, 어닐 온도를 500℃를 초과하는 온도에서 하면, 알루미늄 등의 금속 또는 합금으로 구성되는 금속 배선층이 열 손상을 받기 쉽게 된다.
또한, 제 2 실리콘 산화막 상에 다공성의 제 3 실리콘 산화막을 형성해 두는 것에 의해, 공정(c)의 어닐 처리에 있어서, 웨이퍼를 350 내지 500℃의 온도 속에 직접 방치한 경우와 같이 급격한 온도 변화가 있어도, 상기 제 3 실리콘 산화막이 적당히 부드러운 상태를 갖고 동시에 급격한 수분의 방출을 제어하므로, 제 2 실리콘 산화막의 응력을 흡수할 수 있으므로, 상기 제 2 실리콘 산화막에 깨짐이 생기지 않게 하면서, 어닐 처리를 할 수 있다.
더욱이, 상기 공정(c)의 어닐 처리에 계속하여, 공정(d)에서, 화학 기상 성장법, 적합한 것은 플라즈마 화학 기상 성장법으로 실리콘 질화막을 형성하는 것이다. 이 실리콘 질화막은, 내습성 및 내오염성을 고려하면, 적합한 것은 300 내지 1500 nm의 두께를 갖는 것이다.
본 발명에 관련되는 제조 방법에 있어서, 제 1 실리콘 산화막 및 제 2 실리콘 산화막에 의해 충분하게 평탄화를 도모할 수 있다. 그 결과, 최상층의 실리콘 질화막은 접착성이 좋고, 국소적으로 막 두께가 얇은 부분이나 결함이 적고, 내습성 및 내오염성이 높으며 보호막으로서 신뢰성의 향상을 도모 할 수 있다.
이상의 제조 방법으로 형성된 반도체 장치는, 소자를 포함하는 반도체 기판, 상기 반도체 기판의 위에 형성된 복수의 배선 영역 및 상기 배선 영역 중 최상층에 위치하는 배선 영역 위에 형성된 보호 절연막을 포함하고,
상기 보호 절연막은,
제 1 실리콘 산화막,
상기 제 1 실리콘 산화막의 위에 형성되고, 실리콘 화합물과 과산화수소와의 중축합 반응에 의해 형성되는 제 2 실리콘 산화막, 및
최상층을 구성하는 실리콘 질화막을 포함한다.
본 반도체 장치에 의하면, 상기한 바와 같이, 보호 절연막으로서 높은 신뢰성을 가질 뿐만 아니라, 최상층의 금속 배선층에 있어서 인접하는 배선층의 상호간의 스페이스에는 유전율이 낮은 실리콘 산화막이 충전되므로, 유전율이 높은 실리콘 질화막의 영향이 적고, 종래의 구조에 비해 동작 속도를 향상할 수 있다.
본 발명에 있어서, 상기 공정(b)과 동일한 공정으로 형성되는, 실리콘 화합물과 과산화수소를 화학 기상 성장법으로 반응시켜 얻을 수 있는 실리콘 산화막은, MOS 소자 등의 소자를 포함하는 반도체 기판 위에 형성되는 층간 절연막, 및 금속 배선층의 상호간에 층간 절연막의 평탄화층에도 적용하는 것이 바람직하다.
<발명의 적합한 실시예의 설명>
도 1a 내지 도 5는 , 본 발명에 관련되는 반도체 장치의 제조 방법 및 반도체 장치의 하나의 실시 형태를 설명하기 위한 개략 단면도다. 도 1a 내지 도 2b는 제 1 층의 배선 영역 L1을 나타내고, 도 3a 내지 도 4b는 제 2 층의 배선 영역 L2를 나타내며, 도 5는 다층 구조의 보호 절연막을 제조하기 위한 공정을 나타낸다.
이하에, 반도체 장치의 제조 방법의 한 예를 나타낸다.
(A) 도 1a에 나타내는 공정에 대해 설명한다.
(소자의 형성)
먼저, 일반적으로 이용되는 방법으로, 실리콘 기판(11)에 MOS 소자가 형성된다. 구체적으로는, 예를 들면, 실리콘 기판(11) 위에 선택 산화에 의해 필드 절연막(12)이 형성되고, 액티브 영역에 게이트 산화막(13)이 형성된다. 채널 주입으로, 임계값 전압을 조정한 후, SiH4를 열분해하여 성장시킨 폴리 실리콘 막 위에 텅스텐 실리사이드(tungsten silicide)를 스퍼터링하고, 그 위에 실리콘 산화막(18)을 적층하고, 그 위에 소정의 패턴으로 에칭하는 것에 의해, 게이트 전극(14)이 형성된다. 이 때에, 필요에 따라서, 필드 절연막(12) 위에 폴리 실리콘 막 및 텅스텐 실리사이드 막으로 되는 배선층(37)이 형성된다.
다음으로, 인을 이온 주입하는 것에 의해 소스 영역 또는 드레인 영역의 저 농도 불순물층(15)이 형성된다. 이어서, 게이트 전극(14)의 옆에 실리콘 산화막으로 구성되는 측벽 스페이서(17)가 형성된 후, 비소를 이온 주입하고, 할로겐 램프를 이용한 어닐 처리로서 불순물의 활성화를 하는 것에 의해, 소스 영역 또는 드레인 영역의 고농도 불순물층(16)이 형성된다.
다음으로, 100 nm 이하의 기상 성장 실리콘 산화막을 형성하고, 그 막을 HF 와 NH4F의 혼합 수용액으로 선택적으로 에칭하는 것에 의해, 소정의 실리콘 기판 영역을 노출시킨다. 이어서, 예를 들면 티탄(titanium)을 30 내지 100 nm 정도의 막 두께로 스퍼터링하고, 산소를 50 ppm 이하로 제어한 질소 분위기 내에서 650 내지 750℃의 온도로 수초 내지 60 초 정도의 순간 어닐을 하는 것에 의해, 개구한 실리콘 기판 표면에 티탄의 모노실리사이드(monosilicide) 층이 형성되고, 실리콘 산화막(18)상에는 티탄이 풍부한 티탄 질화물(TiN)(titanium rich-titanium nitride)층이 형성된다. 다음으로 NH4OH와 H2O2의 혼합 수용액 중에 담그면, 상기 티탄 질화물층은 에칭 제거되어 실리콘 기판 표면만에 티탄의 모노실리사이드층이 남는다. 더욱이, 750 내지 850℃의 램프 어닐을 하여, 상기 모노실리사이드층을 디실리사이드화(disilicide)시켜, 고농도 불순물층(16)의 표면에 자기 정합적으로 티탄 실리사이드층(19)이 형성된다.
또한, 게이트 전극(14)을 폴리 실리콘만으로 형성하여 선택 에칭으로 노출시킨 경우, 게이트 전극과 소스, 드레인 영역의 양자가 측벽 스페이서로 분리된 티탄 살리사이드(titanium salicide) 구조가 된다.
여기서, 살리사이드 구조는, 티탄 실리사이드 대신에, 텅스텐 실리사이드, 몰리브덴 실리사이드로 구성되어도 된다.
(B) 다음은, 도 1b에 나타내는 공정에 대해 설명한다.
[제 1 층간 절연막(I1)의 형성]
제 1 층간 절연막(I1)은, 4층의 실리콘 산화막, 즉, 아래부터 순서대로, 제 1 실리콘 산화막(20), 제 2 실리콘 산화막(22), 제 3 실리콘 산화막(24) 및 제 4 실리콘 산화막(26)으로 구성되어 있다.
a. 제 1 실리콘 산화막(20)의 형성
먼저, 테트라 에소시 실란(teraethoxysilane)(TEOS)과 산소를 300 내지 500℃에서 플라즈마 화학 기상 성장(CVD)법으로 반응시키는 것에 의해, 막 두께 100 내지 200 nm의 제 1 실리콘 산화막(20)이 형성된다. 이 실리콘 산화막(20)은, 실리사이드층(19)의 산화 또는 카스핑이 없고, SiH4에서 성장시킨 막보다 절연성이 높으며 불화수소의 수용액(hydrogen fluoride aqueous solution)에 대한 에칭 속도도 늦으며, 치밀한 막이 된다.
여기서는, 티탄 실리사이드층(19) 위에 직접 실리콘 산화막(20)을 형성시키지만, 이 때의 성막 온도가 높으면 성막 초기에 산화성 가스와 티탄 실리사이드가 간단하게 반응하여 깨짐이나 박리가 생기기 쉬우므로, 처리 온도는 적합하게는 600℃ 이하, 보다 적합하게는 250 내지 400℃에서 행하는 것이 바람직하다. 그리고, 실리콘 산화막이 티탄 실리사이드층(19) 위에 100 nm 정도의 막 두께로 상술한 비교적 저온에서 형성된 후에는, 수증기 이외의 산화 분위기에 노출시키는 어닐 또는 기상 산화 처리이면, 온도를 900℃까지 올려도 문제가 없다.
b. 제 2 실리콘 산화막(22)의 형성
다음으로, 적합한 것은 2.5×102 Pa 이하, 보다 적합한 것은 0.3×102 내지 2.0×102 Pa의 감압 상태에 있어서, 질소 가스를 캐리어로 하여, SiH4 및 H2O2를 CVD 법으로 반응시키는 것에 의해, 제 2 실리콘 산화막(22)을 형성한다. 제 2 실리콘 산화막(22)은, 적어도, 하층의 제 1 실리콘 산화막(20)의 단차보다 큰 막 두께를 갖고, 즉 그 단차를 충분히 덮을 수 있는 막 두께로 성막된다. 또한, 제 2 실리콘 산화막(22)의 막 두께의 상한은, 그 막 중에 깨짐이 생기지 않을 정도로 설정된다. 구체적으로는, 제 2 실리콘 산화막(22)의 막 두께는, 보다 양호한 평탄성을 얻기 위해, 하층의 단차보다 두꺼운 것이 바람직하고, 적합한 것은 300 내지 1000 nm로 설정되는 것이다.
제 2 실리콘 산화막(22)의 성막 온도는, 그 막의 성막 시에 유동성에 관여하고, 성막 온도가 높으면 막의 유동성이 저하하여 평탄성을 잃으므로, 성막시의 온도는 적합하게는 0 내지 20℃, 보다 적합하게는 0 내지 10℃로 설정된다.
또한, H2O2의 유량은 특별히 제한되지 않으나, SiH4의 2배 이상의 유량인 것이 좋으며, 막의 균일성 및 스루풋(throughput)의 점에서는, 가스 환산으로 예를 들면 100 내지 1000 SCCM의 유량 범위로 설정되는 것이 좋다.
본 공정에서 형성되는 제 2 실리콘 산화막(22)은, 실라놀포리머(silanol polymer) 상태이고, 유동성이 좋고, 높은 자기 평탄화 특성을 갖는다. 또한, 제 2 실리콘 산화막(22)은, 많은 수산기(-OH)를 포함하므로 흡습성도 높은 상태이다.
c. 제 3 실리콘 산화막(24)의 형성
다음으로, SiH4, PH3 및 N2O의 존재 하에 있어서, 온도 300 내지 450℃로 200 내지 600 kHz의 고주파수로 플라즈마 CVD 법에 의해 가스를 반응시키는 것에 의해, 막 두께 100 내지 600 nm의 PSG막(제 3 실리콘 산화막)(24)이 형성된다. 이 제 3 실리콘 산화막(24)은, 상기 제 2 실리콘 산화막(22)의 흡습성이 높은 점을 고려하여, 상기 제 2 실리콘 산화막(22)의 형성에 계속되어 연속적으로 형성되던가, 또는 제 2 실리콘 산화막(22)이 수분을 포함하지 않는 분위기에 보존된 후에 형성되는 것이 좋다.
또한, 제 3 실리콘 산화막(24)은, 나중에 행하는 어닐 처리에 의해 상기 제 2 실리콘 산화막(22) 중에 포함되는 물, 수소 등의 가스화 성분의 이탈이 용이하고 충분하게 일어나는 것을 고려하여, 포러스(porous)(다공성)일 필요가 있다. 그러기 위해서는, 제 3 실리콘 산화막(24)은, 예를 들면 온도가 적합하게는 450℃이하, 보다 적합하게는 300 내지 400℃에서, 적합하게는 1 MHz이하, 보다 적합하게는 200 내지 600 kHz의 플라즈마 CVD 법으로 성막되고, 또한, 인 등의 불순물을 포함하는 것이 바람직하다. 제 3 실리콘 산화막(24)에 이와 같은 불순물이 포함되는 것에 의해, 제 3 실리콘 산화막(24)은, 보다 다공성인 상태로 되어 막에 대한 스트레스를 완화할 수 있을 뿐만 아니라, 알칼리 이온(alkali ions) 등에 대한 게터링 효과(gettering effect)도 함께 가질 수 있다. 이와 같은 불순물 농도는, 게터링 효과 등의 점을 고려하여 설정된다. 예를 들면, 불순물이 인인 경우에는 2 내지 6 중량%의 비율로 포함되는 것이 바람직하다.
또한, 플라즈마 CVD에 있어서, 산소를 포함하는 화합물로서 N2O를 이용하는 것에 의해, 제 2 실리콘 산화막(22) 중의 수소 본드의 이탈이 촉진된다. 그 결과, 제 2 실리콘 산화막(22)에 포함되는 수분 및 수소 등의 가스화 성분을 보다 확실하게 제거할 수 있다.
제 3 실리콘 산화막(24)의 막 두께는, 필요로 하는 층간 절연막의 두께를 조정하는 역할과, N2O 플라즈마가 수소 본드를 이탈하는 기능을 고려하여, 적합하게는 100 nm 이상, 보다 적합하게는 100 내지 600 nm로 설정된다.
d. 어닐 처리
다음으로, 질소 분위기에서, 온도 600 내지 850℃에서 어닐 처리를 한다. 이 어닐 처리에 의해서, 상기 제 2 실리콘 산화막(22) 및 제 3 실리콘 산화막(24)은 치밀화되어, 양호한 절연성 및 내수성을 갖는다. 즉, 어닐 온도를 600℃ 이상으로 설정하는 것에 의해, 제 2 실리콘 산화막(22)에서의 시라놀의 축중합 반응이 거의 완전하게 행해져, 그 막 중에 포함되는 물 및 수소가 충분하게 방출되어 치밀한 막을 형성할 수 있다. 또한, 어닐 온도를 850℃ 이하로 설정하는 것에 의해, MOS 트랜지스터를 구성하는 소스 영역 또는 드레인 영역의 확산층에 펀치-슬루(punch -through)나 접합 리크(junction leak) 등의 악영향을 끼치지 않으면서, 소자의 미세화를 달성할 수 있다.
어닐 처리에 있어서, 제 2 실리콘 산화막(22)에 대한 열 왜곡의 영향을 작게 하기 위해서, 단계적으로 또는 연속적으로 웨이퍼의 온도를 높이는, 램핑 어닐(lamping anneal)을 하는 것이 바람직하다. 예를 들면, 웨이퍼를 약 400℃로 보존한 후, 어닐 온도(600 내지 850℃)로 온도를 올리는 경우, 제 3 실리콘 산화막(24)의 불순물 농도를 상당히 낮출 수 있다. 예를 들면, 불순물이 인인 경우, 가동성 이온의 게터링 효과를 별도로 하고, 인의 농도가 2중량% 이하여도, 제 2 실리콘 산화막(22)에 깨짐이 발생하지 않는 것을 확인했다.
e. 제 4 실리콘 산화막(26)의 형성
다음으로, TEOS와 산소를 이용하여, 350 내지 400℃에서 플라즈마 CVD 법으로, 막 두께 1000 내지 1500 nm의 제 4 실리콘 산화막(26)을 형성한다.
플라즈마 CVD 법을 이용한 TEOS-산소의 실리콘 산화막은, 어닐을 행하지 않을 경우에도, 고온 어닐 처리한 상기 제 2 실리콘 산화막(22) 및 제 3 실리콘 산화막(24)과 동일한 정도 또는 조금 빠른 드라이 에칭 속도를 갖고 있다. 이는, 후술하는 콘택트 홀의 형성에 있어서 홀 측면이 잘록해지거나, 단차 등이 일어나지 않고, 양호한 형상의 콘택트 홀을 구할 수 있는 요인이 된다.
(C) 다음으로, 도 1c에 나타내는 공정에 대해 설명한다.
(CMP에 의한 평활화)
다음으로, 상기 제 4 실리콘 산화막(26), 및 필요에 따라 상기 제 3 실리콘 산화막(24) 및 제 2 실리콘 산화막(22)을, 화학 기계적 연마(CMP)법에 따라 소정의 막 두께로 연마하고, 평활화 한다. 그리고, 상기 제 2 실리콘 산화막(22), 제 3 실리콘 산화막(24), 제 4 실리콘 산화막(26)은, 연마 속도가 거의 같은 것으로 인해, 연마에 의해 제 3 실리콘 산화막(24) 또는 제 2 실리콘 산화막(22)의 일부가 표면에 노출된다고 하여도, 평탄한 표면을 얻을 수 있으며, 따라서, 연마량의 관리가 용이하다.
예를 들면, 본 발명자들의 연구에 의하면, 각각의 실리콘 산화막의 연마 속도는 이하와 같다.
제 2 실리콘 산화막(어닐 온도 800℃) ; 250 nm/분
제 3 실리콘 산화막(어닐 온도 800℃) ; 250 nm/분
제 4 실리콘 산화막(어닐 없음) ; 250 nm/분
비교를 위한 BPSG 막(어닐 온도 900℃) ; 350 nm/분
(D) 다음으로, 도 2a에 나타내는 공정에 대해 설명한다.
(콘택트 홀 형성)
다음으로, CHF3과 CF4를 주 가스로 하는 반응성 이온 에쳐(etcher)로 제 1 층간 절연막(I1)을 구성하는 실리콘 산화막(20, 22, 24, 26)을 선택적으로 이방성 에칭하는 것에 의해, 구경이 0.2 내지 0.5 ㎛의 콘택트 홀(32)이 형성된다.
이 콘택트 홀(32)은, 상단부에서 밑 부분을 향해 직선적으로 구경이 작아지는 테이퍼(taper) 형상으로 된다. 테이퍼 각도θ 는, 에칭 조건 등에 따라 일률적으로 규정할 수 없으나, 예를 들면 5 내지 15도의 경사를 갖는다. 이와 같은 테이퍼 형상의 슬루홀(through hole)이 얻어지는 이유로서는, 첫 번째로, 실리콘 산화막(20, 22, 24 및 26)은, 기본적으로 거의 같은 에칭 속도를 갖으며, 더욱이 제 2 실리콘 산화막(22)은 제 3 실리콘 산화막(24)에 비해 에칭 속도가 약간 느린 점, 두 번째로, 각각의 실리콘 산화막의 경계면이 극히 양호하게 밀착하고 있는 것이다. 이와 같은 테이퍼 형상의 콘택트 홀(32)내에서는, 후술하는 바와 같이, 알루미늄 막의 양호한 퇴적이 가능하게 되다.
이하에, 본원 발명자들이 측정한 각각의 실리콘 산화막의 드라이 에칭 속도를 기재한다. 또한, 드라이 에칭은, 파워; 800 W, 기압; 20 Pa, 에첸트 가스(etchant gas); CF4 : CHF3 : He=1: 2: 9의 조건에서 하였다.
제 2 실리콘 산화막(어닐 온도 800℃) ; 525 nm/분
제 3 실리콘 산화막(어닐 온도 800℃) ; 550 nm/분
제 4 실리콘 산화막(어닐 없음) ; 565 nm/분
비교를 위한 BPSG 막(어닐 온도 900℃) ; 750 nm/분
(E) 다음으로, 도 2b에 나타내는 공정에 대해 설명한다.
(탈 가스 처리)
먼저, 탈 가스 공정을 포함하는 열처리에 대해 설명한다.
램프 챔버에서, 1.5×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30 내지 60 초간의 램프 가열[열처리(A)]을 한다. 다음으로, 다른 챔버에서 1×10-1 내지 15×10-1Pa의 압력으로 아르곤(argon) 가스를 도입하고, 150 내지 550℃의 온도로, 30 내지 120 시간의 열처리[탈 가스 공정; 열처리(B)]를 하는 것에 의해, 탈 가스 처리를 한다.
본 공정에 있어서는, 우선, 열처리(A)에 있어서, 주로, 웨이퍼 뒷면 및 측면을 포함하는 웨이퍼 전체를 가열 처리하는 것에 의해, 웨이퍼에 부착되어 있는 수분을 제거 할 수 있다.
더욱이, 열처리(B)에 있어서, 주로, 제 1 층간 절연막(I1)을 구성하는 제 2 실리콘 산화막(22) 중의 가스화 성분(H, H2O)을 제거할 수 있다. 그 결과, 다음 공정의 배리어(barrier)층 및 알루미늄 막의 형성시에, 제 1 층간 절연막(I1)으로부터의 가스화 성분의 발생을 방지 할 수 있다.
본 실시의 형태에 있어서는, 배리어층(33)은, 배리어 기능을 갖는 배리어 막과, 도전막으로 이루어지는 다층막에 의해 구성된다. 도전막은, 배리어막과 실리콘 기판에 형성된 불순물 확산층, 즉 소스 영역 또는 드레인 영역과의 도전성을 높이기 위해, 배리어막과 불순물 확산층과의 사이에 형성된다. 배리어막으로서는, 일반적인 물질, 예를 들면 티탄 질화물 또는, 티탄 텅스텐을 주로 사용할 수 있다. 또한, 도전막으로는, 티탄, 코발트, 텅스텐 등의 고융점 금속을 이용 할 수 있다. 이들 티탄, 코발트, 텅스텐은 기판을 구성하는 실리콘과 반응하여 실리사이드가 된다.
배리어층, 예를 들면 TiN 막/ Ti 막은 수십 원자%의 가스화 성분(O, H, H2O, N)을 녹이므로, 이들 막을 형성하기 전에, 제 1 층간 절연막(I1) 중의 가스화 성분을 제거하는 것이, 콘택트 홀내의 알루미늄 막의 성막을 양호하게 하기 위해 매우 유효하다. 배리어층 밑에 있는 제 1 층간 절연막(I1) 중의 가스화 성분을 충분히 제거하지 않으면, 배리어층의 형성시의 온도(통상, 300℃ 이상)에서, 제 1 층간 절연막(I1) 중의 가스화 성분이 방출되고, 이 가스가 배리어층 중에 흡수된다. 더욱이, 이 가스가 알루미늄 막의 성막시에 배리어층에서 이탈하여 배리어층과 알루미늄 막과의 경계면이 되므로, 알루미늄 막의 밀착성이나 유동성에 악영향을 끼친다.
(배리어층의 성막)
스퍼터 법으로, 배리어층(33)을 구성하는 도전막으로서, 티탄 막을 20 내지 70 nm의 막 두께로 형성하고, 이어서, 다른 챔버로, 배리어막으로서 TiN 막을 30 내지 150 nm의 막 두께로 형성한다. 스퍼터의 온도는, 막 두께에 따라, 200 내지 450℃의 범위에서 선택된다.
다음으로, 웨이퍼는, 0.1×102 내지 1.5×102Pa 압력으로 산소 플라즈마 중에 10 내지 100 초간 노출하고, 450 내지 700℃의 질소 또는 수소 분위기에서 10 내지 60 분간에 걸쳐 어닐 처리함으로써, 배리어층 중에 산화 티탄을 섬 모양으로 형성할 수 있다. 이 처리로 인해 배리어층의 배리어 성능을 향상시킬 수 있는 것을 확인하였다.
또한, 어닐 처리는, 적어도 수백 ppm 내지 수 % 산소를 포함하는 램프 어닐 로(lamp anneal furnace)에서 400 내지 800℃의 열처리에 의해서도 할 수 있고, 동일하게 배리어층의 배리어 성능을 향상시킬 수 있다.
또한, 도시하지 않았으나, 배리어층(33)의 표면에, 후술하는 알루미늄 막에 대한 습윤성(wettability)을 높이기 위한 목적으로, 티탄, 코발트, 실리콘 등으로 구성되는 웨팅 층(wetting layer)을 형성하여도 된다. 이와 같은 웨팅 층을 설정함으로써, 제 1 알루미늄 막의 유동성을 높일 수 있다. 웨팅 층의 막 두께는 통상 수십 nm 이상이면 된다.
(알루미늄 막의 성막 전의 탈 가스 처리 및 웨이퍼의 냉각)
우선, 웨이퍼의 냉각을 하기 전에, 램프 챔버 내에 있어서, 1.5×10-4Pa 이하의 베이스 압력, 150 내지 250℃ 온도로 30 내지 60 초간의 열처리[열 처리(C)]를 하여, 기판에 부착된 물 등의 물질을 제거한다. 그 후, 알루미늄 막을 성막하기 전에 기판 온도를 100℃ 이하, 적합하게는 상온 내지 50℃의 온도로 낮춘다. 이러한 냉각 공정은, 상기 열처리(C)에 의해 상승한 기판 온도를 낮추기 위해 중요한 것이고, 예를 들면, 수냉 기능을 갖는 스테이지 상에 웨이퍼를 탑재하여 그 웨이퍼의 온도를 소정 온도까지 낮춘다.
이와 같이 웨이퍼의 냉각을 하는 것에 의해, 제 1 알루미늄 막을 성막할 때, 제 1 층간 절연막(I1) 및 배리어층(33), 더욱이 웨이퍼 전면에서 방출되는 가스량을 매우 줄일 수 있다. 그 결과, 배리어층(33)과 제 1 알루미늄 막(34)과의 경계면에 흡착하는, 커버리지 또는 밀착성(coverage and bonding properties)에 유해한 가스의 영향을 막을 수 있다.
(알루미늄 막의 성막)
먼저, 200℃이하, 보다 적합하게는 30 내지 100℃의 온도로, 0.2 내지 1.0 중량%의 구리(copper)를 포함하는 알루미늄을 막 두께 150 내지 300 nm로 스퍼터에 의해 고속도로 성막하여, 제 1 알루미늄 막(34)이 형성된다. 이어서, 동일 챔버내에서 기판 온도 420 내지 460℃로 가열하여, 동일하게 구리를 포함하는 알루미늄을 스퍼터에 의해 저속도로 성막하여, 막 두께 300 내지 600 nm의 제 2 알루미늄 막(35)이 형성된다. 여기서, 알루미늄 막의 성막에 있어서, "고속도"란, 성막 조건이나 제조되는 디바이스의 설계 사항에 따라서 일률적으로 규정할 수 없으나, 약 10 nm/초 이상의 스퍼터 속도를 의미하고, "저속도"란, 약 3 nm/초 이하의 스퍼터 속도를 의미한다.
도 6에 제 1 및 제 2 알루미늄 막(34, 35)을 성막하기 위한 스퍼터 장치의 한 예를 나타낸다. 스퍼터 장치는 챔버(50) 내에, 전극을 겸하는 타겟(target)(51) 및 스테이지를 겸하는 전극(52)을 구비하고, 전극(52) 상에는 처리될 기판(W)(웨이퍼)이 설치되도록 구성되어 있다. 챔버(50)에는 제 1 가스 공급로(53)가 접속되고, 전극(52)에는, 제 2 가스 공급로(54)가 접속되어 있다. 가스 공급로(53, 54)에서는, 어느 쪽도 아르곤 가스가 공급된다. 그리고, 제 2 가스 공급로(54)에서 공급되는 가스에 의해, 웨이퍼(W)의 온도가 제어된다. 단, 챔버(50)내의 가스를 배출하기 위한 수단은 도시하지 않는다.
이와 같이 스퍼터 장치를 이용하여 기판 온도를 제어한 예를 도 7에 나타낸다. 도 7에 있어서, 가로축은 경과 시간을 나타내고, 세로축은 기판(웨이퍼) 온도를 나타낸다. 또한, 도 7에 있어서, 부호(a)로 나타내는 라인은 스퍼터 장치의 스테이지(52)의 온도를 350℃로 설정하였을 때의 기판 온도 변화를 나타내고, 부호(b)로 나타내는 라인은 제 2 가스 공급로(54)을 통해 고온의 아르곤 가스를 챔버 내에 공급함으로서 스테이지(52)의 온도를 높여 갔을 때에 가판 온도의 변화를 나타내고 있다.
예를 들면, 기판 온도 제어는 이하와 같이 행해진다. 우선, 스테이지(52)의 온도는, 미리 제 2 알루미늄 막을 형성하기 위한 온도(350 내지 500℃)로 설정되어 있다. 제 1 알루미늄 막을 형성하는 때에는, 제 2 가스 공급로(54)에서 가스의 공급은 없고, 기판 온도는 스테이지(52)에 의한 가열로 인해, 도 7의 부호(a)가 나타내는 바와 같이 서서히 상승한다. 제 2 알루미늄 막을 형성하는 때에는, 제 2 가스 공급로(54)를 통해 가열된 가스가 공급됨으로써 도 7의 부호(b)로 나타내는 바와 같이, 기판 온도는 급격하게 상승하고, 소정의 온도에서 일정하게 되도록 제어된다.
도 7에 나타내는 예에서는, 스테이지 온도가 350℃로 설정되고, 그리고, 기판 온도가 125 내지 150℃로 설정되어 있는 동안에 제 1 알루미늄 막(34)이 성막되고, 그후 바로 제 2 알루미늄 막(35)의 성막이 행해진다.
알루미늄 막의 성막에 있어서, 성막 속도 및 기판 온도 제어와 함께, 스퍼터 장치에 인가되는 파워의 제어도 중요하다. 결국, 성막 속도와도 관련되나, 제 1 알루미늄 막(34)의 성막은 높은 파워로 행해지고, 제 2 알루미늄 막(35)은 낮은 파워로 행해지고, 더욱이 높은 파워에서 낮은 파워로 전환할 때 파워를 "0"으로 하지 않는 것이 중요하다. 파워를 "0"으로 하면, 감압하에 있어서도 제 1 알루미늄 막의 표면에 산화막이 형성되고, 제 1 알루미늄 막에 대한 제 2 알루미늄 막의 습윤성이 저하되어, 양자의 밀착성이 나빠진다. 바꾸어 말하면, 파워를 항상 인가함으로써, 성막중의 알루미늄 막의 표면에 활성한 알루미늄을 계속 공급할 수 있고, 산화막의 형성을 억제할 수 있다. 또한, 파워의 크기는, 스퍼터 장치나 성막 조건 등에 의존하므로 일률적으로 규정할 수 없으나, 예를 들면 제 7 도에 나타내는 온도 조건의 경우, 높은 파워가 5 내지 10 kW, 낮은 파워가 300 W 내지 1 kW로 설정되는 것이 바람직하다.
이와 같이, 동일 챔버내에서 제 1 알루미늄 막(34) 및 제 2 알루미늄 막(35)을 연속적으로 성막하는 것에 의해, 온도 및 파워의 제어를 엄밀하게 할 수 있고, 종래 보다 저온에서 안정된 알루미늄 막을 효율 좋게 형성하는 것이 가능하다.
상기 제 1 알루미늄 막(34)의 막 두께는, 양호한 스텝 커버리지로 연속층을 형성할 수 있는 점, 및 그 알루미늄 막(34)보다 하층의 배리어층(33) 및 제 1 층간 절연막(I1)으로부터의 가스화 성분의 방출을 억제할 수 있는 점 등을 고려하여, 적당한 범위가 선택되나, 예를 들면 200 내지 400 nm가 바람직하다. 또한, 제 2 알루미늄 막(35)은 콘택트 홀의 크기 및 그 에스펙트비(aspect ratio) 등에 의해 결정되나, 예를 들면 에스펙트비가 3 정도이고 0.5 ㎛ 이하의 홀을 채우기 위해서는, 300 내지 1000 nm의 막 두께가 필요하다.
(반사 방지막의 성막)
더욱이, 다른 스퍼터 챔버에서, 스퍼터에 의해 TiN을 퇴적하는 것에 의해, 막 두께 30 내지 80 nm의 반사 방지막(36)이 형성된다. 그후, Cl2와 BCl3의 가스를 주성분으로 하는 이방성 드라이 에처로 상기 배리어층(33), 제 1 알루미늄 막(34), 제 2 알루미늄 막(35) 및 반사 방지막(36)으로 구성되는 퇴적층을 선택적으로 에칭하여, 제 1 금속 배선층(30)의 패터닝을 행한다.
이와 같이하여 형성된 금속 배선층(30)에서는, 에스펙트비가 0.5 내지 3 이고, 구경이 0.2 내지 0.8㎛의 콘택트 홀내에 있어서, 포이드를 발생시키지 않고 양호한 스텝 커버리지로 알루미늄이 채워지는 것이 확인되었다.
(F) 다음으로, 도 3a에 나타내는 공정에 대해 설명한다.
(제 2 층간 절연막(I2)의 형성)
제 2 층간 절연막(I2)은, 기본적으로 상기 제 1 층간 절연막(I1)과 동일한 구성을 갖는다. 즉, 제 2 층간 절연막(I2)은, 4층의 실리콘 산화막, 즉, 아래에서부터 순서대로, 제 1 실리콘 산화막(70), 제 2 실리콘 산화막(72), 제 3 실리콘 산화막(74) 및 제 4 실리콘 산화막(76)으로 구성된다. 그리고, 이들 실리콘 산화막(70, 72, 74, 76)은, 어닐 처리 이외에, 상기 실리콘 산화막(20, 22, 24, 26)과 동일한 방법으로 성막된다. 이하에 주요 부분을 설명하나, 공통하는 사항에 대해서는 기제를 생략한다.
a. 제 1 실리콘 산화막(70)의 형성
우선, 테트라 에소시 실란(TEOS)과 산소를 300 내지 500℃로 플라즈마 화학 기상 성장(CVD)법으로 반응시키는 것에 의해, 막 두께 50 내지 200 nm의 제 1 실리콘 산화막(70)이 형성된다.
b. 제 2 실리콘 산화막(72)의 형성
다음으로, 적합한 것은 2.5×102 Pa 이하, 보다 적합한 것은 0.3×102 내지 2.0×102 Pac의 감압 상태에 있어서, 질소 가스를 캐리어로 하고, SiH4 및 H2O2를 0 내지 10℃의 온도로 CVD 법으로 반응시키는 것에 의해, 제 2 실리콘 산화막(72)을 형성한다. 제 2 실리콘 산화막(72)은, 상기 제 2 실리콘 산화막(22)과 동일하게, 적어도, 하층의 제 1 실리콘 산화막(70)의 단차보다 큰 막 두께를 구비하고, 즉, 그 단차를 충분히 덮는 막 두께로 성막된다. 또한, 제 2 실리콘 산화막(72)의 막 두께의 상한은, 그 막 중에 틈이 생기지 않는 정도로 설정된다. 구체적으로, 제 2 실리콘 산화막의 막 두께는, 보다 양호한 평탄성을 얻기 위해, 하층의 단차보다 두꺼운 것이 좋으며, 적합하게는 500 내지 1000 nm로 설정된다.
제 2 실리콘 산화막(72)의 성막 온도는 적합하게는 0 내지 20℃, 보다 적합하게는 0 내지 10℃로 설정된다.
본 공정에서 형성되는 제 2 실리콘 산화막(72)은, 높은 유동성을 갖으며, 평탄성 특성이 우수하다.
c. 제 3 실리콘 산화막(74)의 형성
다음으로, SiH4, PH3 및 N2O의 존재하에 있어서, 온도 300 내지 450℃로 200 내지 600 kHz의 고주파수로 플라즈마 CVD 법으로 반응시키는 것에 의해, 막 두께 100 내지 600 nm의 PSG 막(74)(제 3 실리콘 산화막)이 형성된다.
또한, 제 3 실리콘 산화막(74)은, 상기 제 3 실리콘 산화막(24)과 동일하게, 나중에 행해지는 어닐 처리에 의해 상기 제 2 실리콘 산화막(72) 중에 포함되는 물 등의 가스화 성분의 이탈이 용이하게 충분히 행해지는 것을 고려하여, 포러스(다공성)일 필요가 있다. 그러기 위해서는, 제 3 실리콘 산화막(74)은, 예를 들면 온도가 적합하게는 450℃ 이하, 보다 적합하게는 300 내지 400℃, 적합하게는 1MHz 이하, 보다 적합하게는 200 내지 600kHz의 고주파 플라즈마 CVD 법으로 성막되고, 인 등의 불순물이 포함되는 것이 바람직하다. 제 3 실리콘 산화막(74)에 이와 같은 불순물이 포함되는 것에 의해, 제 3 실리콘 산화막(74)은, 보다 다공성인 상태가 되어 막에 대한 스트레스를 완화시킬 수 있다. 이와 같은 불순물의 농도는, 내 스트레스 성, 게터링 효과 등의 점에서 고려하여 설정된다. 예를 들면, 불순물이 인인 경우에는, 1 내지 6 중량%의 비율로 포함되는 것이 바람직하다.
또한, 플라즈마 CVD에 있어서, 산소를 포함하는 화합물로서 N2O를 이용하는 것에 의해, 제 2 실리콘 산화막(72) 중의 수소 본드의 이탈이 촉진된다. 그 결과, 제 2 실리콘 산화막(72)에 포함되는 수분 등의 가스화 성분을 보다 확실하게 제거할 수 있다.
제 3 실리콘 산화막(74)의 막 두께는, 적합하게는 100 nm 이상, 보다 적합하게는 200 내지 600 nm로 설정된다.
d. 어닐 처리
다음으로, 온도 350 내지 500℃로 어닐 처리를 한다. 이 어닐 처리에 의해 상기 제 2 실리콘 산화막(72) 및 제 3 실리콘 산화막(74)은 치밀화되고, 양호한 절연성 및 내수성을 갖는다. 즉, 어닐 온도를 350℃ 이상으로 설정하는 것에 의해, 제 2 실리콘 산화막(72)의 실라놀의 축중합 반응이 거의 완전하게 행해져, 그 막 중에 포함되는 수분이 충분하게 방출되어 치밀한 막을 형성할 수 있다. 또한 어닐 온도를 500℃ 이하로 설정하는 것에 의해, 제 1 배선층(40)을 구성하는 알루미늄 막에 악영향을 끼치지 않는다.
e. 제 4 실리콘 산화막(76)의 형성
다음으로, TEOS와 산소를 이용하여, 350 내지 400℃로 플라즈마 CVD 법으로 막 두께 1000 내지 1500 nm의 제 4 실리콘 산화막(76)을 형성한다.
(G) 다음으로, 도 3b에 나타내는 공정에 대해 설명한다.
(CMP에 의한 평활화)
상기 제 4 실리콘 산화막(76), 및 필요에 따라 상기 제 3 실리콘 산화막(74) 및 제 2 실리콘 산화막(72)을, CMP 법에 의해 소정의 막 두께로 연마하고, 평활화 한다. 이 평활화 처리에 의해, 연마로 인해 제 3 실리콘 산화막(74) 또는 제 2 실리콘 산화막(72)의 일부가 표면에 노출되어도, 평탄한 표면을 얻을 수가 있고, 따라서 연마량의 관리가 용이하다.
(H) 다음에는, 도 4a에 나타내는 공정에 대해 설명한다.
(비어(via) 홀의 형성)
CHF3와 CF4를 주 가스로 한 반응성 이온 에쳐로 제 2 층간 절연막(I2) 및 반사 방지막(36)을 선택적으로 이방성 에칭하는 것에 의해, 구경이 0.3 내지 0.5 ㎛의 비어 홀(62)이 형성된다.
비어 홀(62)은, 상기 콘택트 홀(32)과 동일하게, 상단부에서 바닥 부분을 향해 서서히 구경이 작아지는 테이퍼 형상으로 되어있다. 테이퍼 각도 θ 는, 에칭 조건에 따라 일률적으로 규정할 수 없으나, 예를 들면 5 내지 15도의 경사를 갖는다.
(I) 다음으로, 도 4b에 나타내는 공정에 대해 설명한다.
(탈 가스 처리)
먼저, 탈 가스 공정을 포함하는 열처리에 대해 설명한다.
램프 챔버로, 1.5×10-4 Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30 내지 60 초간 램프 가열[열처리(D)]을 한다. 이어서, 다른 챔버로 1×10-1 내지 15×10-1 Pa의 압력으로 아르곤 가스를 도입하여, 300 내지 500℃의 온도로 30 내지 120 초간의 열처리[탈 가스 공정; 열처리(E)]를 하는 것에 의해, 탈 가스 처리를 한다.
본 공정에 있어서, 먼저 열처리(D)에 있어서, 주로 웨이퍼의 뒷면 및 측면을 포함하는 웨이퍼 전체를 가열 처리하는 것에 의해, 웨이퍼에 부착되어 있는 수분 등을 제거 할 수 있다.
더욱이, 열처리(E)에 있어서, 주로 제 2 층간 절연막(I2) 중의 가스화 성분(H, H2O)을 제거할 수 있다. 그 결과, 다음 공정의 웨팅층 및 알루미늄 막 형성시에, 제 2 층간 절연막(I2)에서의 가스화 성분 발생을 방지할 수 있다.
본 실시예의 형태에 있어서, 웨팅층, 예를 들면 Ti 막은 수십 원자%의 가스화 성분(O, H, H2O, N)을 녹이기 때문에, 이 막을 형성하기 전에, 제 2 층간 절연막(I2) 중의 가스화 성분을 제거하는 것이, 비어 홀 내의 알루미늄 막의 성막을 양호하게 하는데 있어서, 매우 유효하다. 웨팅층의 하위의 제 2 층간 절연막(I2) 중의 가스화 성분을 충분히 제거하지 않으면, 웨팅층 형성시에, 제 2 층간 절연막(I2) 중의 가스화 성분이 방출되어, 이 가스가 웨팅층 속에 흡수된다. 더욱이, 이 가스가 알루미늄 막의 성막시에 웨팅층에서 이탈하여 웨팅층과 알루미늄 막과의 경계면에 나오므로, 알루미늄 막의 밀착성이나 유동성에 악영향을 끼친다.
(웨팅층 성막)
스퍼터 법으로, 웨팅층(63)을 구성하는 막으로서 티탄 막을 20 내지 70 nm의 막 두께로 형성한다. 스퍼터 온도는, 적합하게는 100℃ 이하, 보다 적합하게는 25℃ 이하다.
(알루미늄 막의 성막 전의 웨이퍼의 냉각)
알루미늄 막을 성막하기 전에, 기판 온도를 100℃ 이하, 적합하게는 상온에서 50℃의 온도로 낮춘다. 이 냉각 공정은, 웨팅층(63)의 스퍼터에 의해 상승한 기판 온도를 낮추기 위해 중요한 것이고, 예를 들면 냉각 기능을 갖는 스테이지 위에 웨이퍼를 놓고 그 웨이퍼 온도를 소정 온도까지 낮춘다.
이와 같이 웨이퍼의 냉각을 하는 것에 의해, 제 1 알루미늄 막을 성막할 때, 제 2 층간 절연막(I2) 및 웨팅층(63), 또한 웨이퍼 전면에서 방출되는 가스량을 매우 줄일 수 있다. 그 결과, 웨팅층(63)과 제 1 알루미늄 막(64)과의 경계면에 흡착하는, 커버리지성 또는 밀착성에 유해한 가스의 영향을 막을 수 있다.
(알루미늄 막의 성막)
우선, 200℃ 이하, 보다 적합하게는 30 내지 100℃의 온도로, 0.2 내지 1.0 중량%의 구리를 포함하는 알루미늄을 막 두께 150 내지 300 nm로 스퍼터에 의해 고속도로 성막하여, 제 1 알루미늄 막(64)이 형성된다. 이어서, 동일 챔버내에서 기판 온도를 420 내지 460℃로 가열하여, 동일하게 구리를 포함하는 알루미늄을 스퍼터에 의해 저속도로 성막하여, 막 두께 300 내지 600 nm의 제 2 알루미늄 막(65)이 형성된다.
스퍼터 장치로는, 도 6에 나타내는 장치와 동일한 것을 사용할 수 있다. 상기 스퍼터 장치의 구성, 웨이퍼 온도 제어 및 스퍼터 시의 파워에 대해서는, 제 1 금속 배선층(30)의 경우와 동일하므로, 상세한 설명은 생략한다.
동일 챔버내에서 제 1 알루미늄 막(64) 및 제 2 알루미늄 막(65)을 연속적으로 성막하는 것에 의해, 온도 및 파워의 제어를 엄밀하게 할 수 있고, 종래 보다 저온에서 안정된 알루미늄 막을 효율 좋게 형성하는 것이 가능하다.
상기 제 1 알루미늄 막(64)의 막 두께는, 양호한 스텝 커버리지에서 연속층을 형성할 수 있는 점과, 그 알루미늄 막(64)보다 하층의 웨팅층(63) 및 제 2 층간 절연막(I2)으로부터의 가스화 성분의 방출을 억제할 수 있는 점 등을 고려하여, 적당한 범위에서 선택되나, 예를 들면 100 내지 300 nm가 바람직하다. 또한, 제 2 알루미늄 막(65)은, 비어 홀(62)의 크기 및 그 에스펙트비 등에 의해 정해지나, 예를 들면 에스펙트비가 3 정도이고, 0.5 ㎛ 이하의 홀을 채우기 위해서는 300 내지 800 nm의 막 두께가 필요하다.
(반사 방지막의 성막)
더욱이, 다른 스퍼터 챔버에서, 스퍼터에 의해 TiN을 퇴적하는 것에 의해, 막 두께 30 내지 80 nm의 반사 방지막(66)이 형성된다. 그 후 Cl2 나 BCl3의 가스를 주성분으로 하는 이방성 드라이 에쳐로 상기 웨팅층(63), 제 1 알루미늄 막(64), 제 2 알루미늄 막(65) 및 반사 방지막(66)으로 구성되는 퇴적층을 선택적으로 에칭하여, 제 2 금속 배선층(60)의 패터닝을 행한다.
이와 같이 하여 형성된 금속 배선층(60)에서는, 에스펙트비가 0.5 내지 3 이고, 구경이 0.2 내지 0.8 ㎛의 비어 홀 내에 있어서, 공간을 발생시키지 않고 양호한 스텝 커버리지로 알루미늄이 메워지는 것을 확인하였다.
이후, 필요에 따라서, 제 2 배선 영역(L2)과 동일하게 하여, 제 3, 제 4 등의 다층 배선 영역을 형성할 수 있다.
(J) 다음으로, 도 5에 나타내는 공정에 대해 설명한다.
[보호 절연막(PL)의 형성]
보호 절연막(PL)은 3층의 실리콘 산화막, 즉, 아래부터 순서대로, 제 1 실리콘 산화막(80), 제 2 실리콘 산화막(82) 및 제 3 실리콘 산화막(84)과, 실리콘 질화막(86)으로 구성되어 있다. 그리고, 이들 실리콘 산화막(80, 82, 84)은, 어닐 처리 이외는, 상기 실리콘 산화막(20, 22, 24)과 동일한 방법으로 성막된다. 이하에 주요한 부분을 설명하나, 공통하는 사항에 대해서는 기재를 생략한다. 또한 제 3 실리콘 산화막(84)은, 인을 포함하지 않는 실리콘 산화막 이여도 된다.
a. 제 1 실리콘 산화막(80)의 형성
먼저, 테트라 에소시 실란(TEOS)과 산소를 300 내지 500℃로 플라즈마 화학 기상 성장(CVD)법으로 반응시키는 것에 의해, 막 두께 50 내지 500 nm의 제 1 실리콘 산화막(80)이 형성된다.
b. 제 2 실리콘 산화막(82)의 형성
다음으로, 적합하게는 2.5×102 Pa 이하, 보다 적합하게는 0.3×102 내지 2.0×102 Pa의 감압 상태에 있어서, 질소 가스를 캐리어로 하여, SiH4 및 H2O2를 0 내지 10℃의 온도로 CVD 법에 의해 반응시키는 것에 의해, 제 2 실리콘 산화막(82)이 형성된다. 제 2 실리콘 산화막(82)은 상기 제 2 실리콘 산화막(22)과 동일하게, 적어도, 하층의 제 1 실리콘 산화막(80)의 단차보다 큰 막 두께를 갖으며, 즉 그 단차를 충분하게 커버하는 막 두께로 성막된다. 또한, 제 2 실리콘 산화막(82)의 막 두께의 상한은, 그 막 중에 깨짐이 생기지 않을 정도로 설정된다. 구체적으로는, 제 2 실리콘 산화막(82)의 막 두께는, 보다 양호한 평탄성을 얻기 위해, 하층의 단차보다 두꺼운 것이 바람직하며, 적합한 것은 500 내지 1000 nm로 설정되는 것이다.
제 2 실리콘 산화막(82)의 성막 온도는, 적합한 것은 0 내지 20℃, 보다 적합한 것은 0 내지 10℃로 설정되는 것이다.
본 공정에서 형성되는 제 2 실리콘 산화막(82)은, 높은 유동성을 갖고, 평탄화 특성이 우수하다.
c. 제 3 실리콘 산화막(84)의 형성
다음으로, SiH4, N2O의 존재하는 상황에서, 온도 300 내지 450℃에서 200 내지 600 kHz의 고주파수로 플라즈마 CVD 법으로 반응시키는 것에 의해, 제 3 실리콘 산화막(84)이 형성된다.
또한, 제 3 실리콘 산화막(84)은, 상기 제 3 실리콘 산화막(24)과 동일하게, 나중에 행하는 어닐 처리에 의해 상기 제 2 실리콘 산화막(82) 중에 포함되는 물 등의 가스화 성분의 이탈이 용이하고 충분하게 행해지는 것을 고려하여, 포러스(다공성)일 필요가 있다. 그러기 위해서는, 제 3 실리콘 산화막(84)은, 예를 들면 온도가 적합하게는 450℃, 보다 적합하게는 300 내지 400℃, 적합하게는 1MHz 이하, 보다 적합하게는 200 내지 600 kHz의 고주파 플라즈마 CVD 법으로 성막되고, PH3 가스 등의 도입에 의해 인 등의 불순물이 포함되는 PSG 막인 것이 바람직하다. 제 3 실리콘 산화막(84)에 이와 같은 불순물이 포함되는 것에 의해, 제 3 실리콘 산화막(84)은 보다 다공성인 상태로 되어 막에 대한 스트레스를 완화할 수 있다. 이와 같은 불순물의 농도는, 내 스트레스 성, 게터링 효과 등의 점을 고려하여 설정된다. 예를 들면, 불순물이 인인 경우에는, 1 내지 6 중량%의 비율로 포함되는 것이 바람직하다.
또한, 플라즈마 CVD 법에 있어서, 산소를 포함하는 화합물로서 N2O를 이용하는 것에 의해, 제 2 실리콘 산화막(82) 중의 수소 본드의 이탈이 촉진된다. 그 결과, 제 2 실리콘 산화막(82)에 포함되는 수분 등의 가스화 성분을 더욱 확실하게 제거할 수 있다.
제 3 실리콘 산화막(84)의 막 두께는, 100 nm 이상, 보다 적합하게는 200 내지 600 nm 이상으로 설정된다.
d. 어닐 처리
다음으로, 온도 350 내지 500℃로 어닐 처리를 행한다. 이 어닐 처리에 의해, 상기 제 2 실리콘 산화막(82) 및 제 3 실리콘 산화막(84)은 치밀화되고, 양호한 절연성 및 내수성을 갖는다. 즉, 어닐 온도를 350℃ 이상으로 설정하는 것에 의해, 제 2 실리콘 산화막(82)에서의 실라놀의 축중합 반응이 거의 완전하게 행해져, 그 막 중에 포함되는 수분이 충분하게 방출되어 치밀한 막을 형성할 수 있다. 또한, 어닐 온도를 500℃ 이하로 설정하는 것에 의해, 제 2 배선층(60)을 구성하는 알루미늄 막에 악영향을 끼치지 않는다.
e. 실리콘 질화막(86)의 형성
다음으로, 질소 가스를 캐리어로 하여, SiH4 및 NH3을 온도 300 내지 450℃에서 플라즈마 CVD 법으로 반응시키는 것에 의해, 최상층의 실리콘 질화막(86)을 형성한다. 이 실리콘 질화막(86)은 충분한 패시베이션 기능을 고려하여, 예를 들면 300 내지 1500 nm의 막 두께를 갖는다.
그 후, 도시하지 않은 포토레지스트를 마스크로, 상기 보호 절연막(PL)을 드라이 에칭 또는 웨트 에칭으로 선택적으로 에칭하고, 외부 전극을 빼내기 위한 본딩 패드부를 구성하기 위한 홀을 형성한다. 또한, 필요에 따라서, 반도체 디바이스의 수지 몰드(mold) 시의 스트레스를 완화하기 위해, 추가로 폴리이미드(polyimide) 수지 등의 막을 적층 하여도 된다.
본 실시 형태에 있어서는, 제 1 실리콘 산화막(80) 및 제 2 실리콘 산화막(82)에 의해 고도로 평탄화가 달성되므로, 패시베이션 기능을 갖는 실리콘 질화막(86)은 부착성이 좋고 평탄하게 성막되고, 국소적으로 막 두께가 얇은 부분이나 결함이 생기지 않고, 내습성이나 내오염성에 우수한 보호 절연막(PL)을 구성할 수 있다. 더욱이, 상기 보호 절연막(PL)에서는, 제 2 금속 배선층(60)에 있어서, 인접하는 금속 배선층(60a 및 60b)의 상호간에, 질화 실리콘보다 유전율이 낮은 산화 실리콘 막이 존재하므로, 실리콘 기판(11)의 표면에 평행하는 방향(수평 방향)에 있어서 용량의 기여를 적게 할 수 있다. 그 때문에, 유전율이 높은 실리콘 질화막이 금속 배선층의 상호간에 존재하는 구조에 비해, 소자의 동작 속도 등의 전기 특성을 향상시킬 수 있다.
또한, 실리콘 화합물과 과산화수소의 중축합 반응으로 인해 형성된 제 2 실리콘 산화막(82)과, 플라즈마 CVD에 의해 형성되는 제 1 및 제 3 실리콘 산화막(80 및 84)은, 상기한 바와 같이, 에칭 속도가 동일한 정도인 것 등, 거의 같은 에칭 특성을 가지므로, 드라이 에칭은 물론이고, 예를 들면 HF 와 NH4F 등의 혼합 산으로 간단한 웨트 에칭을 적용할 수 있다.
또한, 제 2 실리콘 산화막(82)에 상당하는 막으로서, 예를 들면 SOG 막을 이용하는 경우, SOG 막의 에칭 속도가 빠르므로 사이드 에칭이 진행되어, 이 SOG 막보다 위의 막에 클리핑(chipping)이나 깨짐이 발새하기 쉽다는 문제가 있다.
본 실시 형태에 있어서, 제 1 및 제 2 층간 절연막(I1, I2) 및 보호 절연막(PL)이 우수한 평탄성을 갖는 이유로서는, 이하의 것이 고려된다.
즉, 도 1b, 도 3a 및 도 5에 나타내는 공정에서 형성되는 제 2 실리콘 산화막(22, 72 및 82)은, 실리콘 화합물과 과산화수소와의 반응에 의해 형성되는, 실라놀을 포함하는 반응 생성물이 높은 유동성을 가지므로, 웨이퍼 표면의 요철이 이들 막을 형성하는 시점에서 고도로 평탄화된다.
또한, 본 실시의 형태에 있어서, 콘택트 홀(32) 및 비어 홀(62)에, 제 1 및 제 2 알루미늄 막(34, 35), 및 제 1, 제 2 알루미늄 막(64, 65)이 각각 양호하게 메워진 이유로서, 이하의 것이 고려된다.
(a) 탈 가스 공정을 행하는 것으로서, 각 층간 절연막(I1, I2)에 포함되는 물이나 질소를 가스화 하여 충분하게 방출하는 것에 의해, 그후 제 1 알루미늄 막(34, 64) 및 제 2 알루미늄 막(35, 65)의 성막에 있어서, 층간 절연막(I1, I2)이나 배리어층(33) 또는 웨팅층(63)으로부터의 가스 발생을 방지하는 것으로 배리어층(33)과 제 1 알루미늄 막(34) 및 웨팅층(63)과 제 1 알루미늄 막(64)의 밀착성을 높여, 양호한 스텝 커버리지의 성막이 가능하였다는 점.
(b) 제 1 알루미늄 막(34, 64)의 성막에 있어서, 기판 온도를 200℃ 이하의 비교적 저온으로 설정하는 것에 의해, 층간 절연막(I1, I2) 및 배리어층(33) 및 웨팅층(63)에 포함되는 수분이나 질소를 방출시키지 않도록 하여, 상기 탈 가스 공정의 효과에 더해 제 1 알루미늄 막(34, 64)의 밀착성을 높였다는 점.
(c) 더욱이, 제 1 알루미늄 막(34, 64) 자체가, 기판 온도가 상승한 경우에는 하층으로부터의 가스 발생을 억제하는 역할을 수행하기 때문에, 다음의 제 2 알루미늄 막(35, 65)의 성막을 비교적 높은 온도에서 할 수 있으며, 제 2 알루미늄 막의 유동 확산을 양호하게 할 수 있다는 점.
(반도체 장치)
이상의 방법으로, 본실시의 형태에 관련되는 반도체 장치(도 5 참조)를 형성할 수 있다. 본 반도체 장치는, 적어도 MOS 소자를 포함하는 실리콘 기판(I1) 및 상기 실리콘 기판(I1) 위에 형성되는 제 1 배선 영역(L1)을 갖는다.
상기 제 1 배선 영역(L1)은, 베이스층이 되는 제 1 실리콘 산화막(20), 실리콘 화합물과 과산화수소의 중축합 반응에 의해 형성되는 제 2 실리콘 산화막(22), 상기 제 2 실리콘 산화막(22) 위에 형성되고, 인 등의 불순물을 함유하는 제 3 실리콘 산화막(24), 및 상기 제 3 실리콘 산화막(24) 위에 형성되어, CMP 등에 의해 평탄화된 제 4 실리콘 산화막(26)으로 구성되는 제 1 층간 절연막(I1), 상기 층간 절연막(I1)에 형성된 콘택트 홀(32), 상기 층간 절연막(I1) 및 상기 콘택트 홀(32)의 표면에 형성된 배리어층(33), 및 상기 배리어층(33) 위에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 구성되는 알루미늄 막(34, 35)을 구비한다. 그리고, 상기 알루미늄 막(34)은 배리어층(33)을 통하여 티탄 실리사이드층(19)에 접속되어 있다.
상기 제 1 배선 영역(L1)상에 형성된 제 2 배선 영역(L2)은, 베이스층이 되는 제 1 실리콘 산화막(70), 실리콘 화합물과 과산화수소와의 중축합 반응으로 인해 형성된 제 2 실리콘 산화막(72), 상기 제 2 실리콘 산화막(72) 위에 형성되고, 인 등의 불순물을 함유하는 제 3 실리콘 산화막(74), 및 상기 제 3 실리콘 산화막(74) 위에 형성되어, CMP 등에 의해 평탄화된 제 4 실리콘 산화막(76)으로 구성되는 제 2 층간 절연막(I2), 상기 층간 절연막(I2)에 형성된 비어 홀(62), 상기 층간 절연막(I2) 및 비어 홀(62)의 표면에 형성된 웨팅층(63), 및 상기 웨팅층(63) 위에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 구성되는 알루미늄 막(64, 65)을 갖는다.
상기 제 2 배선 영역(L2)상에 형성된 보호 절연막(PL)은, 베이스층이 되는 제 1 실리콘 산화막(80), 실리콘 화합물과 과산화수소와의 중축합 반응에 의해 형성된 제 2 실리콘 산화막(82), 상기 제 2 실리콘 산화막(82)상에 형성되어, 인 등의 불순물을 함유하는 제 3 실리콘 산화막(84), 및 상기 제 3 실리콘 산화막(84) 위에 형성된 실리콘 질화막(86)을 갖는다.
이상과 같이, 본 실시의 형태에 의하면, 실리콘 화합물과 과산화수소와의 기상 반응에 의해 구해지는, 실라놀의 중축물을 포함하는 실리콘 산화막을 형성하는 것에 의해, 매우 양호한 평탄성을 갖는 층간 절연막(I1, I2) 및 보호 절연막(PL)을 형성할 수 있다.
그리고, 제 1 층간 절연막(I1)은, 종래의 BPSG 막에 비해 상당히 저온에서 성막할 수 있기 때문에, 펀치-슬루(punch-through) 또는 접합 리크(junction leak) 등의 점에서 특성을 개선할 수 있고, 따라서, 소자의 미세화 및 신뢰성이 높은 콘택트 구조를 달성할 수 있고, 또한 제조 프로세스 상에서도 유리하다.
또한, 층간 절연막(I1, I2)이 고도의 평탄성을 가지므로, 배선층의 가공 등을 포함한 프로세스 마진을 증가시켜, 품질 및 수율(yield)을 향상시킬 수 있다.
더욱이, 보호 절연막(PL)에서는, 평탄성이 우수한 제 2 실리콘 산화막(82)을 가지므로, 균일한 막 두께로 결함이 적고, 높은 패시베이션 기능을 갖는 실리콘 질화막(86)을 형성할 수 있을 뿐만 아니라, 동일한 층의 금속 배선층의 상호간의 용량의 저감에 의해 전기적 특성의 향상을 달성할 수 있다.
또한, 본 실시의 형태에 있어서, 알루미늄 막의 스퍼터 이전에 적어도 탈 가스 공정과 냉각 공정을 포함하고, 더욱 적합하게는 동일 챔버 내에 연속적으로 알루미늄 막을 성막하는 것에 의해, 0.2 ㎛ 정도까지의 콘택트 홀 및 비어 홀을 알루미늄 또는 알루미늄 합금만으로 채울 수가 있고, 신뢰성 및 수율의 점에서 향상이 되었다. 또한, 콘택트부를 구성하는 알루미늄 막에 있어서 구리 등의 편석(segregation)이나 결정립의 이상 성장(abnormal crystal growth)도 없고, 마이그레이션(migration) 등을 포함한 신뢰성의 점에서 양호한 것이 확인되었다.
(다른 실시의 형태)
본 발명은 상기 실시의 형태에 한정되지 않고, 그 일부를 이하의 수단으로 치환할 수 있다.
(a) 상기 실시의 형태에 있어서, 제 3 실리콘 산화막(24, 74 및 84)의 플라즈마 CVD에 의한 성막시에, 산소를 포함하는 화합물로서 일산화 이질소를 이용하였으나, 그에 대체하여 오존을 이용할 수도 있다. 그리고 제 3 실리콘 산화막(24, 74, 84)을 형성하기 이전에, 웨이퍼를 오존 분위기에 노출시키는 것이 바람직하다.
예를 들면, 도 8에 나타내는 벨트로(belt furnace)를 이용하여, 히터(82)에 의해 400 내지 500℃로 가열된 반송 벨트(80)상에 웨이퍼(W)를 탑재하여 소정의 속도로 이동시킨다. 이때에, 제 1 가스 헤드(86a)에서 오존을 공급하고, 2 내지 8 중량%의 오존 환경 속에 상기 웨이퍼(W)를 5분 이상의 시간에 걸쳐 통과시킨다. 이어서, 제 2 및 제 3 가스 헤드(86b, 86c)로부터 오존, TEOS 및 TMP( P(OCH3)3)를 거의 상압으로 공급하고, 인의 농도가 3 내지 6 중량%의 PSG 막(24, 74, 84)(제 3 실리콘 산화막)을 막 두께 100 내지 600 nm로 성막한다. 또한, 도 8에 있어서 부호 84는 커버를 나타낸다.
이와 같이 일산화 이질소에 대체하여 오존을 이용하는 것에 의해, 상압 CVD에 의해 TEOS에 의한 실리콘 산화막을 형성할 수 있다. 또한, 벨트로를 이용하는 것에 의해, 성막을 연속적으로 효율 좋게 할 수가 있다.
또한, 오존 분위기에 웨이퍼(W)를 방치하는 것에 의해, 열 이탈 스펙트럼(spectrum)(TDS) 및 적외선 분광법(FTIR)에 의해, 제 2 실리콘 산화막(22, 72, 82)은 흡습성이나 수분이 충분히 적다는 점과, 반응 가스로서 일산화 이질소를 이용한 경우와 동일하게 층간 절연막(I1, I2)의 평탄성이 양호한 점과, MOS 트랜지스터의 특성이 양호한 점과, 및 제 2 실리콘 산화막(22, 72, 82)에 깨짐이 발생하지 않는다는 점이 확인되었다.
(b) 상기 실시의 형태에서, 제 1 실리콘 산화막(20)으로서, 플라즈마 CVD에 의한 TEOS를 이용한 실리콘 산화막을 이용하였으나, 이에 대체하여 다른 실리콘 산화막을 이용하여도 된다. 예를 들면, 이와 같은 제 1 실리콘 산화막으로서, 모노실란과 일산화 이질소를 이용한 감압 열 CVD 법으로 형성한 막이라도 된다. 이 실리콘 산화막은, 하층의 실리콘 기판의 표면 형상에 충실하게 성막되고, 커버리지성이 좋을 뿐만 아니라, 치밀하므로 패시베이션 기능이 높고, 더욱이, 어닐 처리에 있어서 급격하게 승온하여도 제 2 실리콘 산화막(22)에 깨짐이 발생하기 어렵다. 또한, 열 CVD 법을 이용하므로, 플라즈마 손상(damage)이 없는 이점이 있다.
단, 본 방법으로 성막하는 경우에는, 웨이퍼 온도를 750 내지 800℃ 정도로 설정할 필요가 있으므로, 살리사이드 구조로서 티탄 실리사이드와 같이 산화되기 쉬운 막 위에는 사용할 수 없고, 텅스텐 실리사이드 또는 몰리브덴 실리사이드를 사용할 필요가 있다.
(c) 상기 실시의 형태에서, 제 1 층간 절연막(I1)은, 4 층의 실리콘 산화막으로 구성되어 있으나, 이에 한정되지 않으며 다른 실리콘 산화막을 추가하여도 된다. 예를 들면, 제 1 실리콘 산화막(20)과 제 2 실리콘 산화막(22)과의 사이에 플라즈마 CVD 법으로 형성된, 막 두께 100 내지 300 nm의 PSG 막(인의 농도; 1 내지 6 중량%)을 형성하여도 된다. 이 PSG 막을 삽입하는 것에 의해, 가동 이온의 게터링 기능이 더욱 향상하고, 트랜지스터의 임계값 특성 및 정지 전류의 변동이 감소하는 것이 확인되었다.
(d) 상기 실시의 형태에서, 보호 절연막(PL)은, 제 3 실리콘 산화막(84)을 포함하나, 이 실리콘 산화막(84)을 제외한 구조라도 된다.
또한, 상기 실시의 형태에서, 2층의 배선 영역을 포함하는 반도체 장치에 대해 기술하였으나, 본 발명은 물론 3층 이상의 배선 영역을 포함하는 반도체 장치에도 적용할 수 있고, 또한, N 채널 MOS 소자를 포함하는 반도체 장치뿐만 아니라, P 채널형 또는 CMOS 형 소자 등의 각종의 소자를 포함하는 반도체 장치에 적용할 수 있다. 더욱이 상기 실시의 형태에서, 층간 절연막(I1, I2)의 제 4 실리콘 산화막(26, 76)을 CMP에 의해 평탄화하였으나, 제 2 실리콘 산화막(22, 72)이 우수한 평탄성을 가지므로, 이 공정은 꼭 있을 필요는 없다.
평탄성의 개선과 층간 용량 저감에 의해, 신뢰성 및 디바이스 특성이 향상된 보호 절연막을 구비하는 반도체 장치 및 그 제조 방법을 제공한다.
도 1a 내지 1c는 본 발명의 반도체 장치의 제조 방법의 한 예를 공정 순서대로 도식적으로 나타내는 단면도.
도 2a 및 2b는 도 1a 내지 도 1c에 나타내는 공정에 계속되어 행해지는 반도체 장치의 제조 방법의 한 예를 공정 순서대로 도식적으로 나타내는 단면도.
도 3a 및 3b는 도 2a 및 도 2b에 나타내는 공정에 계속되어 행해지는 반도체 장치의 제조 방법의 한 예를 공정 순서대로 도식적으로 나타내는 단면도.
도 4a 및 4b는 도 3a 및 도 3b에 나타내는 공정에 계속되어 행해지는 반도체 장치의 제조 방법의 한 예를 공정 순서대로 도식적으로 나타내는 단면도.
도 5는 도 4a 및 도 4b에 나타내는 공정에 대해 행해지는 반도체 장치의 제조 방법의 한 예를 도식적으로 나타내는 단면도.
도 6은 본 발명에 관련되는 실시의 형태에 이용되는 스퍼터(sputter) 장치의 한 예를 도식적으로 나타내는 도면.
도 7은 도 5에 나타내는 스퍼터 장치를 이용하여 기판 온도를 제어하였을 경우의, 시간과 기판 온도와의 관계를 나타내는 도면.
도 8은 반도체 장치의 제조에 이용되는 벨트로(belt furnace)를 도식적으로 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 기판 80 : 제 1 실리콘 산화막
82 : 제 2 실리콘 산화막 86 : 실리콘 질화막

Claims (12)

  1. 소자를 포함하는 반도체 기판, 상기 반도체 기판 위에 형성된 복수의 배선 영역 및 상기 배선 영역 중 최상층에 위치하는 배선 영역 위에 형성된 보호 절연막을 포함하고,
    상기 보호 절연막은,
    제 1 실리콘 산화막,
    상기 제 1 실리콘 산화막 위에 형성되고, 실리콘 화합물과 과산화수소와의 중축합 반응에 의해 형성된 제 2 실리콘 산화막, 및
    최상층을 구성하는 실리콘 질화막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 2 실리콘 산화막 위에, 다공성의 제 3 실리콘 산화막을 더 구비하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 실리콘 산화막은 막 두께가 50 내지 500 nm인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 실리콘 산화막은, 막 두께가 상기 제 1 실리콘 산화막에 의해 구성되는 요철(凹凸)의 최상면이 피복되는 막 두께를 갖는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 질화막은 막 두께가 300 내지 1500 nm인, 반도체 장치.
  6. 소자를 포함하는 반도체 기판, 상기 반도체 기판 위에 형성된 복수의 배선 영역 및 상기 배선 영역 중 최상층에 위치하는 배선 영역 위에 형성된 보호 절연막을 포함하는 반도체 장치의 제조 방법으로서,
    상기 보호 절연막을 형성하는 공정은, 적어도, 이하의 공정 (a) 내지 (d)를 포함하는 반도체 장치 제조 방법.
    (a) 실리콘 화합물과, 산소 및 산소를 포함하는 화합물의 적어도 1종과 화학 기상 성장법으로 반응시켜 제 1 실리콘 산화막을 형성하는 공정,
    (b) 실리콘 화합물과 과산화수소를 화학 기상 성장법으로 반응시켜 제 2 실리콘 산화막을 형성하는 공정,
    (c) 350 내지 500℃의 온도로 어닐 처리를 하는 공정, 및
    (d) 실리콘 질화막을 형성하는 공정.
  7. 제 6 항에 있어서, 상기 공정(b) 이후에, 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1 종, 및 불순물을 포함하는 화합물을 화학 기상 성장법으로 반응시켜 다공성의 제 3 실리콘 산화막을 형성하는 공정(e)을 포함하는 반도체 장치 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 공정(b)에 이용되는 실리콘 화합물은, 모노실란(monosilane), 디실란(disilane), SiH2Cl2, SiF4, CH3SiH3 등의 무기실란 화합물, 및 트리 프로필 실란(tripropylsilane), 테트라 에소시 실란(tetra ethoxy silane) 등의 유기 실란 화합물로부터 선택되는 적어도 1 종인, 반도체 장치 제조 방법.
  9. 제 6 항 또는 제 7 항에 있어서, 상기 공정(b)은, 상기 실리콘 화합물이 무기 실란 화합물이고, 0 내지 20℃의 온도 조건하에서 감압 화학 기상 성장법에 의해 행해지는, 반도체 장치의 제조 방법.
  10. 제 6 항 또는 제 7 항에 있어서, 상기 공정(b)은, 상기 실리콘 화합물이 유기 실란 화합물이고, 100 내지 150℃의 온도 조건하에서 감압 화학 기상 성장법에 의해 행해지는, 반도체 장치의 제조 방법.
  11. 제 6 항 또는 제 7 항에 있어서, 상기 공정(a)은, 300 내지 500℃의 온도 조건하에서 플라즈마 화학 기상 성장법에 의해 행해지는, 반도체 장치의 제조 방법.
  12. 제 6 항 또는 제 7 항에 있어서, 상기 공정(a)에 이용되는 실리콘 화합물은 유기 실란 화합물인, 반도체 장치의 제조 방법.
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