KR100424969B1 - 반도체 장치의 제조방법 - Google Patents

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유키오 모로주미
미치오 아사히나
나오히로 모리야
카즈키 마츠모토
에이지 스즈키
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세이코 엡슨 가부시키가이샤
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Abstract

소자를 포함하는 반도체 기판 위에 층간 절연막을 형성하는 공정은, 적어도 이하의 공정(a) 내지 (c)를 포함한다.
(a) 수소를 포함하는 실리콘 화합물과 과산화수소를 화학 기상 성장법에 의해서 반응시켜 제 1 실리콘 산화막을 형성하는 공정,
(b) 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1종 및 불순물을 포함하는 화합물을 화학 기상 성장법에 의해서 반응시켜 다공성의 제 2 실리콘 산화막을 형성하는 공정, 및
(C) 300 내지 850℃의 온도로 어닐링 처리를 하여, 제 1 및 제 2 실리콘 산화막을 치밀화하는 공정.
제 1 실리콘 산화막은, BPSG막에 비하여 낮은 온도로 성막되어, 그 자체로 뛰어난 자기 평탄화 특성을 갖는다.

Description

반도체 장치의 제조 방법
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 하프 미크론 이하의 미세화가 가능하며, 층간 절연막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI등의 반도체 장치에 있어서는, 소자가 미세화, 고밀도화 및 다층화에 따라, 층간 절연막의 성막 온도의 저온화 및 평탄화와, 금속 배선의 형성 기술이 중요한 과제로 되어 있다.
층간 절연막은, 예를 들면, 소자가 형성된 기판 상에, 우선 저온으로 화학 기상 성장법에 의해서 실리콘 산화막을 성장시킨 다음, 실란 화합물, 산소 또는 오존과, 인 또는 붕소 등의 불순물을 포함하는 가스를 기상 반응시켜 BPSG(Boron-Phosho Silicate Glass)막을 수백 nm 내지 1㎛ 정도의 두께로 성막한다. 그 후, 질소 분위기 속에서 고온으로 어닐링한다. 이른바 고온 플로에 의해, BPSG막을 유동화시켜 그 평탄화를 행한다. 이렇게 하여 형성된 층간 절연막에 스루 홀(콘택트 홀)을 형성하여, 티탄이나 티탄 나이트 라이드로 이루어지는 배리어층을 형성한 후, 금속 배선층을 형성한다.
이러한 BPSG막을 사용한 층간 절연막의 평탄화는, BPSG막의 고온 플로 특성을 이용하여 행하여지며, BPSG막중 불순물 농도와 어닐링 온도가 높을수록, 평탄화는 진행된다. 그리고, BPSG막이 충분한 평탄성과 치밀성을 얻기 위해서는, 어닐링 온도는 850℃ 이상인 것이 요구된다.
그러나, 미세화된 MOS 트랜지스터의 펀치 스루의 발생을 방지하기 위해서는,어닐링에 의한 지나친 소스, 드레인 불순물층의 확대를 억제하는 것이 중요하고, 그것을 위해서는 850℃ 이하로 처리하는 것이 요망된다. 또한, MOS 트랜지스터를 구성하는 소스, 드레인 불순물층의 표면에 티탄 등의 실리사이드층을 형성하는 경우에는, 고온 어닐링으로는, 실리사이드층의 영역이 필요 이상으로 확대되어, 접합 특성을 열화시키는 요인으로 되고 있다. 이러한 이유로, 층간 절연막을 저온으로 형성하는 기술의 개발이 요구된다.
본 발명의 목적은, 종래의 BPSG막을 사용한 층간 절연막과 비교하여 저온에서의 성막이 가능하고, 평탄성에 뛰어나며, 또한 신뢰성이 높은 콘택트 구조로 형성할 수 있고, 반도체 기판 위의 층간 절연막을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은, 소자를 포함하는 반도체 기판의 위에 층간 절연막을 형성하는 공정, 상기 층간 절연막에 스루홀을 형성하는 공정, 상기 층간 절연막 및 상기 스루홀의 표면에 배리어층을 형성하는 공정, 및 상기 배리어층의 표면에 도전막을 형성하는 공정을 포함하며, 상기 층간 절연막을 형성하는 공정은, 적어도 이하의 공정(a) 내지 (c)를 포함한다.
(a) 실리콘 화합물과 과산화수소를 화학 기상 성장법에 의해서 반응시켜 제 1 실리콘 산화막을 형성하는 공정,
(b) 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1종, 및 불순물을 포함하는 화합물을 화학 기상 성장법에 의해서 반응시켜, 다공성의 제 2 실리콘 산화막을 형성하는 공정, 및
(c) 30O 내지 850℃의 온도로 어닐링 처리를 하는 공정.
이 반도체 장치의 제조 방법에 의하면, 공정(a)에 의해서, 실리콘 화합물과 과산화수소를 화학 기상 성장법에 의해서 반응시켜 제 1 실리콘 산화막을 형성함으로써, 평탄성이 뛰어난 층을 형성할 수 있다. 즉, 이 공정(a)으로 형성되는 제 1 실리콘 산화막은, 그 자체로 높은 유동성을 가지며, 뛰어난 자기 평탄화 특성을 갖는다. 그 메커니즘은, 실리콘 화합물과 과산화수소를 화학 기상 성장법에 의해서 반응시키면, 기상 중에서 실라놀(silanol)이 형성되며, 이 실라놀이 웨이퍼 표면에 퇴적함에 따라 유동성이 좋은 막이 형성되는 것에 기인한다고 생각된다.
예를 들면, 실리콘 화합물로써 모노실란을 사용한 경우에는, 하기의 화학식 1, 화학식 1a 등으로 나타내어지는 반응으로 실라놀이 형성된다.
[화학식 1]
SiH4+ 2H202→Si(OH)4+ 2H2
[화학식 1a]
SiH4+ 3H2O2→Si(OH)4+ 2H20 + H2
그리고, 화학식 1, 화학식 1a로 형성된 실라놀은, 하기 화학식 2로 나타내어지는 중축합 반응으로 물이 탈리(脫離)함에 따라, 실리콘 산화물로 된다.
[화학식 2]
Si(OH)4→SiO2+ 2H20
상기 실리콘 화합물로서는, 예를 들면 모노실란, 디실란, SiH2Cl2, SiF4, CH3SiH3등의 무기 실란 화합물, 및 트리프로필실란, 테트라에톡시실란 등의 유기 실란 화합물 등을 예시할 수 있다.
또한, 상기 공정(a)의 성막 공정은, 상기 실리콘 화합물이 무기 실란 화합물인 경우에는, 0 내지 20℃의 온도 조건하에서, 상기 실리콘 화합물이 유기 실란 화합물인 경우에는, 100 내지 150℃의 온도 조건하에서, 감압 화학 기상 성장법에 의해서 행해지는 것이 바람직하다. 이 성막 공정으로, 온도가 상기 상한치보다 높으면, 상기 화학식 2의 중축합 반응이 지나치게 진행됨에 따라, 제 1 실리콘 산화막의 유동성이 낮게 되어, 양호한 평탄성이 얻어지기 어렵다. 또한, 온도가 상기 하한치 보다 낮으면, 챔버 내에서의 분해 수분의 흡착 및 챔버 외에서의 결로(結露)가 발생하여, 성막 장치의 제어가 곤란해지게 되는 문제가 있다.
상기 공정(a)에서 형성되는 제 1 실리콘 산화막은, 실리콘 기판 표면의 단차를 충분히 커버할 수 있는 정도의 막두께로 형성되는 것이 바람직하다. 제 1 실리콘 산화막의 막두께는, 그 하한치가 소자를 포함하는 실리콘 기판 표면의 요철의 높이에 의존하며, 바람직하게는 300 내지 1000nm 이다. 제 1 실리콘 산화막의 막두께가 상기 상한치를 초과하면, 막 자체의 압박으로 균열을 발생시킬 때가 있다.
상기 공정(b)에서, 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1종, 및 불순물을 포함하는 화합물을 화학 기상 성장법에 의해서 반응시켜, 상기 제 1 실리콘 산화막의 위에 다공성의 제 2 실리콘 산화막을 형성한다.
제 2 실리콘 산화막은, 캡층으로서 기능할 뿐만 아니라, 다공성으로서, 후의 공정(c)의 어닐링 처리에 있어서, 제 1 실리콘 산화막으로부터 발생하는 가스 성분을 서서히 외부로 방출할 수 있다. 또한, 제 2 실리콘 산화막은, 다공성인 것에 더하여, 해당 막에 인, 붕소 등의 불순물, 바람직하게는 인을 첨가함으로써, 해당 막을 구성하는 실리콘 산화물의 Si-O 분자간 결합력을 약하게 하는 것으로 해당 막의 응력을 완화할 수 있으며, 말하자면 적절히 부드럽게 더욱 균열되기 어려운 층을 구성할 수 있다. 또한, 상기 제 2 실리콘 산화막의 중요한 역할로서, 해당 실리콘 산화막에 포함되는 인 등의 불순물이 알칼리 이온 등의 소자의 신뢰 특성에 악영향을 미치게 하는 가동 이온의 게터(getter)로서의 기능이 있다. 제 2 실리콘 산화막에 포함되는 불순물의 농도는, 상술한 게터링 기능이나 막의 응력 완화의 점을 고려하면, 바람직하게는 1 내지 6 중량% 이다.
또한, 제 2 실리콘 산화막은, 100 내지 600MPa의 압축 압력을 갖고 있기 때문에, 제 1 실리콘 산화막이 중축합할 때에 인장 응력이 증대하여 균열이 가는 것을 방지하는 기능이 있다. 또한, 제 2 실리콘 산화막은, 제 1 실리콘 산화막의 흡습을 방지하는 기능도 갖는다.
상기 공정(b)은, 300 내지 450℃의 온도 조건하에서, 1MHz 이하의 고주파에 의한 플라즈마 화학 기상 성장법에 의해서 행하여지는 것이 바람직하다. 이 온도 조건에서 성막을 행함으로써, 공정(c)의 어닐링으로 가스 성분이 어닐링 초기 단계에서 빠지기 쉽게 되어, 장치의 신뢰성이 향상한다.
또한, 상기 공정(b)에서 사용되는, 산소를 포함하는 화합물은,일산화이질소(N2O)인 것이 바람직하다. 반응 가스로서 일산화이질소를 사용하는 것에 의해, 플라즈마 상태의 일산화이질소는 제 1 실리콘 산화막을 구성하는 실리콘 화합물의 수소 본드(-H)와 반응하기 쉽기 때문에, 제 2 실리콘 산화막을 성막 중에도 제 1 실리콘 산화막의 가스화 성분(수소, 물)의 탈리를 촉진할 수 있다.
상기 공정(b)는, 플라즈마 화학 기상 성장법의 대신에, 300 내지 550℃의 온도 조건하에서 상압 화학 기상 성장법에 의해서 행하여져도 된다. 이 경우, 상기 공정(b)에서 사용되는 상기 산소를 포함하는 화합물은 오존인 것이 바람직하다.
또한, 상기 공정(b)에서, 상기 제 2 실리콘 산화막을 성막하기 전에, 상기 제 1 실리콘 산화막을 오존 분위기에 쐬는 것이 바람직하다. 이 공정을 거치는 것에 의해, 오존이 제 1 실리콘 산화막을 구성하는 실리콘 화합물의 수소 본드(-H)나 수산기(-OH)와 반응하기 쉽기 때문에, 제 1 실리콘 산화막 중의 수소나 물의 탈리를 촉진할 수 있다.
또한, 제 2 실리콘 산화막의 막두께는, 평탄성, 균열 방지의 점을 고려하면, 바람직하게는 100nm 이상이다.
상기 공정(c)에서, 300 내지 850℃, 바람직하게는 600 내지 850℃의 온도로 어닐링 처리를 함으로써, 상기 공정(a) 및 (b)으로 형성된 제 1 및 제 2 실리콘 산화막은 치밀화되어, 절연성 및 내습성이 향상한다.
요컨대, 제 1 실리콘 산화막에 관해서 보면, 이 어닐링 처리의 초기에서, 상술한 화학식 2에 의한 중축합 반응이 완료하여, 이 반응에 따라 발생하는 물이나수소는 제 2 실리콘 산화막의 구멍을 통하여 외부로 방출되며, 제 l 실리콘 산화막은, 충분히 가스화 성분이 제거된 상태로 치밀하게 형성된다. 또한, 제 2 실리콘 산화막은, 어닐링 처리에 의해서, 다공질로부터 치밀한 막으로 이루어진다.
이 어닐링 처리에 있어서, 온도를 300℃이상으로 함으로써, 제 1 및 제 2 실리콘 산화막을 충분히 치밀하게 할 수 있음과 동시에, 예를 들면 MOS 소자를 구성하는 소스, 드레인 확산층의 불순물의 활성화를 충분하게 할 수 있다. 또한, 어닐링 온도를 850℃이하로 함으로써, 종래의 BPSG막에서 필요하게 되는 온도보다도 낮은 온도로 층간 절연막의 평탄화가 가능함과 동시에, 제 1 및 제 2 실리콘 산화막을 충분히 치밀화 할 수 있다. 또한, 어닐링 온도를 850℃를 초과한 온도로 하면, 소스, 드레인 확산층이 필요 이상으로 확대하여 펀치 스루 등의 문제를 일으켜, 소자의 미세화가 곤란하게 된다.
제 1 실리콘 산화막상에 다공성의 제 2 실리콘 산화막을 형성하여 두는 것에 의해, 공정(c)에서의 어닐링 처리에 있어서, 웨이퍼를 300 내지 850℃의 온도하에 직접 둔 경우와 같이 급격한 온도 변화가 있더라도, 상기 제 2 실리콘 산화막이 적절한 부드러움을 가져, 제 1 실리콘 산화막의 응력을 흡수할 수 있기 때문에, 해당 제 1 실리콘 산화막에 균열을 발생시키지 않고, 어닐링 처리를 할 수 있다.
상기 공정(c)에 있어서의 어닐링 처리는, 제 1 실리콘 산화막에 균열이 발생하는 것을 보다 확실하게 방지하기 위해서, 연속적 또는 단속적으로 온도를 상승시키는 램핑 어닐링에 의해서 행하여지는 것이 바람직하다.
본 발명에 있어서는, 상기 공정(a) 전에, 실리콘 화합물, 및 산소 및 산소를포함하는 화합물의 적어도 1종을 화학 기상 성장법에 의해서 반응시켜, 베이스층으로 이루어지는 실리콘 산화막을 형성하는 것이 바람직하다. 이 베이스층은, 그 하층인 실리콘 기판에 제 1 실리콘 산화막으로부터 수분이나 여분인 불순물이 이동하지 않는 패시베이션 기능, 및 실리콘 기판과 제 1 실리콘 산화막과의 밀착성을 높이는 기능을 갖는다.
또한, 본 발명에 관계되는 제조 방법에 있어서는, 상술한 제조 방법으로 얻어진 층간 절연막에 있어서, 상단부로부터 저부로 향하여 서서히 구경이 작게 되는 테이퍼 형상의 스루홀이 얻어진다. 요컨대, 상기 제 1 실리콘 산화막은 제 2 실리콘 산화막과 비교하여 에칭 속도가 약간 작고, 또한, 제 1 실리콘 산화막과 제 2 실리콘 산화막과는 양자의 계면에서 양호하게 접하고 있기 때문에, 단차가 없고 적절한 직선상 테이퍼를 갖는 스루홀이 형성된다. 이러한 테이퍼 형상의 스루홀에서는, 예를 들면 스패터에 의해서 알루미늄막 또는 알루미늄 합금막을 매입(埋入)할 수 있어, 도전성이 뛰어난 콘택트 구조를 형성할 수 있다.
상기 스루홀은, 이방성의 드라이 에칭에 의해서 형성되었지만 그 외에, 등방성의 웨트(wet) 에칭과 이방성의 드라이 에칭을 조합하여 스루홀의 상단부를 더욱 만곡한 테이퍼 형상으로 형성시킨 것이라도 된다.
또한, 상기 스루홀 내에는, 우선, 200℃ 이하의 온도로, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 1 알루미늄막을 형성하고, 그 후, 3O0℃ 이상의 온도로, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 2 알루미늄막을 형성하는 것이 바람직하다.
상기 알루미늄을 주성분으로 하는 합금으로서는, 구리, 실리콘, 게르마늄, 마그네슘, 코발트, 베릴륨 등으로부터 선택되는 적어도 1종과의, 2원소 또는 3원소 이상의 합금을 예시할 수 있다.
이상의 제조 방법에 의해서 형성된 반도체 장치는, 소자를 포함하는 반도체 기판, 상기 반도체 기판의 위에 형성된 층간 절연막, 상기 층간 절연막에 형성된 스루홀, 상기 층간 절연막 및 상기 스루홀의 표면에 형성된 배리어층, 및 상기 배리어층의 위에 형성된 도전막을 포함하며,
상기 층간 절연막은, 실리콘 화합물과 과산화수소와의 중축합 반응에 의해서 형성된 제 1 실리콘 산화막, 및 상기 제 1 실리콘 산화막의 위에 형성되며, 불순물을 함유하는 제 2 실리콘 산화막을 포함한다.
도 1a, 도 1b 및 도 1c는, 본 발명의 반도체 장치의 제조 방법의 일례를 공정순으로 모식적으로 나타내는 단면도.
도 2a 및 도 2b는, 도 1a 내지 도 1c에 나타내는 공정에 계속해서 행해지는 반도체 장치의 제조 방법의 일례를 공정순으로 모식적으로 나타내는 단면도.
도 3a 및 도 3b는, 도 2a, 도 2b에 나타내는 공정에 계속해서 행해지는 반도체 장치의 제조 방법의 일례를 공정순으로 모식적으로 나타내는 단면도.
도 4a 및 도 4b는, 도 3a, 도 3b에 나타내는 공정에 계속해서 행해지는 반도체 장치의 제조 방법의 일례를 공정순으로 모식적으로 나타내는 단면도.
도 5는, 본 발명에 따른 실시예에 사용되는 스패터 장치의 일례를 모식적으로 나타내는 도면.
도 6은, 도 5에 나타내는 스패터 장치를 사용하여 기판 온도를 제어했을 때의, 시간과 기판 온도와의 관계를 나타내는 도면.
도 7은, 반도체 장치의 제조에 사용되는 벨트 노(爐:furnace)를 모식적으로 나타내는 도면.
도 1a 내지 도 4b는, 본 발명에 관계되는 반도체 장치의 제조 방법 및 반도체 장치의 한 실시 형태를 설명하기 위한 개략단면도이다. 도 1a 내지 도 1c 및 도 2a, 도 2b는 제 1 층 배선영역(L1)을, 도 3a, 도 3b 및 도 4a, 도 4b는 제 2 층 배선영역(L2)을 제조하기 위한 공정을 나타낸다.
이하에, 반도체 장치의 제조 방법의 일례를 나타낸다.
(A) 도 1a에 나타내는 공정에 대하여 설명한다.
(소자의 형성)
우선, 일반적으로 사용되는 방법에 의해서, 실리콘 기판(11)에 MOS 소자가 형성된다. 구체적으로는, 예를 들면, 실리콘 기판(11)상에 선택 산화에 의해서 필드 절연막(12)이 형성되어, 액티브 영역에 게이트 산화막(13)이 형성된다. 채널 주입에 의해, 임계치 전압을 조정한 후, SiH4를 열분해하여 성장시킨 폴리실리콘막의 위에 텅스텐 실리사이드를 스패터하여, 그 위에 실리콘 산화막(18)을 적층하며, 그 위에 소정 패턴으로 에칭함으로써, 게이트 전극(14)이 형성된다. 이 때, 필요에 따라서, 필드 절연막(12) 상에 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어지는 배선층(37)이 형성된다.
다음으로, 인을 이온 주입함으로써 소스 영역 또는 드레인 영역의 저농도 불순물층(15)이 형성된다. 이어서, 게이트 전극(14)의 사이드에 실리콘 산화막으로 이루어지는 측벽 스페이서(17)가 형성된 후, 비소를 이온 주입하여, 할로겐 램프를 사용한 어닐링 처리에 의해서 불순물의 활성화를 행함으로써, 소스 영역 또는 드레인 영역의 고농도 불순물층(16)이 형성된다.
다음에, 100nm 이하의 기상 성장 실리콘 산화막을 형성하여, 해당 막을 불화수소(HF)와 NH4F의 혼합 수용액으로 선택적으로 에칭함으로써, 소정의 실리콘 기판 영역을 노출시킨다. 계속해서, 예를 들면 티탄올 30 내지 100nm 정도의 막두께로 스패터하여, 산소를 50ppm 이하로 제어한 질소 분위기 중에서 650 내지 750℃의 온도로 수초 내지 60초 정도의 순간 어닐링을 함으로써, 개구한 실리콘 기판 표면에 티탄의 모노 실리사이드층이, 실리콘 산화막(18)상에는 티탄리치의 티탄 니트라이드(TiN)층이 형성된다. 이어서, 수산화 암모늄(NH40H)과 과산화수소(H202)의 혼합 수용액 중에 침지하면, 상기 티탄 니트라이드층은 에칭 제거되어 실리콘 기판 표면에만 티탄의 모노 실리사이드층이 남는다. 그 위에, 750 내지 850℃의 램프 어닐링을 행하여, 상기 모노 실리사이드층을 다이 실리사이드화시켜, 고농도 불순물층(16)의 표면에 자기 정합적으로 티탄 실리사이드층(19)이 형성된다.
또한, 게이트 전극(14)을 폴리실리콘만으로 형성하여 선택 에칭으로 노출시킨 경우에는, 게이트 전극과 소스, 드레인 영역의 양자가 측벽 스페이서로 분리된 티탄 살리사이드 구조로 된다.
또한, 실리사이드 구조는, 티탄 실리사이드 대신에, 텅스텐 실리사이드, 몰리브덴 실리사이드로부터 구성되어 있어도 된다.
(B) 다음에, 도 1b에 나타내는 공정에 대하여 설명한다.
(제 1 층간 절연막(I1)의 형성)
제 1 층간 절연막(I1)은, 4층의 실리콘 산화막, 요컨대, 아래에서부터 순차적으로, 제 4 실리콘 산화막(20), 제 1 실리콘 산화막(22), 제 2 실리콘 산화막(24) 및 제 3 실리콘 산화막(26)으로부터 구성되어 있다.
a. 제 4 실리콘 산화막(2O)의 형성
우선, 테트라에톡시실란(TEOS)과 산소를 300 내지 500℃에서 플라즈마 화학 기상 성장(CVD)법으로 반응시킴에 따라, 막두께 100 내지 200nm의 제 4 실리콘 산화막(20)이 형성된다. 이 실리콘 산화막(20)은, 실리사이드층(19)의 산화나 카스핑도 없으며, 모노실란(SiH4)으로부터 성장시킨 막보다 절연성도 높고 불화수소의 수용액에 대한 에칭 속도도 느려, 치밀한 막으로 이루어진다.
여기서는, 티탄 실리사이드층(19) 상에 직접 실리콘 산화막(20)을 형성시키지만, 이때의 성막 온도가 높으면 성막 초기에 산화성 가스와 티탄 실리사이드가 반응하여 균열이나 박리를 발생하기 쉽기 때문에, 처리 온도는 바람직하게는 600℃이하, 보다 바람직하게는 250 내지 4O0℃에서 하는 것이 바람직하다. 그리고, 실리콘 산화막이 티탄 실리사이드층(19) 상에 100nm 정도의 막두께로 상술한 비교적 저온으로 형성된 후는, 수증기 이외의 산화 분위기에 쐬는 어닐링이나 기상 산화 처리이면, 온도를 900℃ 정도까지 올리더라도 문제가 되지 않는다.
b. 제 1 실리콘 산화막(22)의 형성
다음에, 바람직하게는 2.5 ×102Pa 이하, 보다 바람직하게는 0.3 ×102내지 2.0 ×102Pa의 감압 하에 있어서, 질소 가스를 캐리어로서, SiH4및 H202를 CVD법에 의해 반응시킴으로써, 제 1 실리콘 산화막(22)을 형성한다. 제 1 실리콘 산화막(22)은, 적어도, 하층의 제 4 실리콘 산화막(20)의 단차보다 큰 막두께를 가지며, 요컨대 해당 단차를 충분히 커버하는 막두께로 성막된다. 또한, 제 1 실리콘 산화막(22)의 막두께의 상한은, 해당 막 중에 균열이 발생하지 않은 정도로 설정된다. 구체적으로는, 제 1 실리콘 산화막(22)의 막두께는, 보다 양호한 평탄성을 얻기 위해서, 하층의 단차보다 두꺼운 것이 바람직하고, 바람직하게는 300 내지 1000nm로 설정된다.
제 1 실리콘 산화막(22)의 성막 온도는, 해당 막의 성막 시의 유동성에 관여하여, 성막 온도가 높으면 막의 유동성이 저하하여 평탄성을 손상하기 때문에, 성막시의 온도는 바람직하게는 0 내지 20℃, 보다 바람직하게는 0 내지 10℃로 설정된다.
또한, H202의 유량은 특히 제한되지 않지만, 예를 들면 농도는 55 내지 65 체적%으로, SiH4의 2배 이상의 유량인 것이 바람직하고, 막의 균일성 및 스루풋의 점에서, 가스 환산으로 100 내지 1000 SCCM의 유량 범위로 설정되는 것이 바람직하다.
이 공정에서 형성되는 제 1 실리콘 산화막(22)은, 실라놀폴리머의 상태에 있으며, 유동성이 좋고, 높은 자기 평탄화 특성을 갖는다. 또한, 제 1 실리콘 산화막(22)은, 많은 수산기(-OH)를 포함하기 때문에 흡습성도 높은 상태에 있다.
c. 제 2 실리콘 산화막(24)의 형성
다음에, 챔버 내에 감압하에서 30 내지 120초간 방치하여, 제 1 실리콘 산화막(22) 중의 수분을 다소 제거한 후, 계속하여, SiH4, PH3및 N2O의 존재 하에서, 온도 300 내지 450℃에서 200 내지 600kHz의 고주파수로 플라즈마 CVD법에 의해서 가스를 반응시킴에 따라, 막두께 1O0 내지 60Onm의 PSG막(제 2 실리콘 산화막)(24)이 형성된다. 제 2 실리콘 산화막(24)은, 상기 제 1 실리콘 산화막(22)의 흡습성이 높은 것을 고려하여, 상기 제 1 실리콘 산화막(22)의 형성에 계속해서 연속적으로 형성되든지, 또는 제 1 실리콘 산화막(22)이 수분을 포함하지 않는 분위기 속에서 보존된 후에 형성되는 것이 바람직하다.
또한, 제 2 실리콘 산화막(24)은, 후에 행해지는 어닐링 처리에 의해서 상기제 1 실리콘 산화막(22) 중에 포함되는 물, 수소 등의 가스화 성분의 탈리가 용이하고 또한 충분하게 행하여지는 것을 고려하여, 포러스(porous, 다공성)인 것이 필요하다. 그것을 위해서는, 제 2 실리콘 산화막(24)은, 예를 들면 온도가 바람직하게는 450℃ 이하, 보다 바람직하게는 300 내지 400℃, 바람직하게는 1MHz 이하, 보다 바람직하게는 200 내지 600kHz의 플라즈마 CVD법에 의해서 성막되며, 또한 인등의 불순물을 포함하는 것이 바람직하다. 제 2 실리콘 산화막(24)에 이러한 불순물이 포함되는 것에 의해, 제 2 실리콘 산화막(24)은, 보다 다공성인 상태가 되어 막에 대한 압력을 완화할 수 있을 뿐만 아니라, 알칼리 이온 등에 대한 게터링 효과도 구비할 수 있다. 이러한 불순물의 농도는, 게터링 효과, 내응력성(耐應力性) 등의 점을 고려하여 설정된다. 예를 들면, 불순물이 인의 경우에는, 2 내지 6 중량%의 비율로 포함되는 것이 바람직하다.
또한, 플라즈마 CVD에 있어서, 산소를 포함하는 화합물로서 N20를 사용함으로써, 제 1 실리콘 산화막(22) 중 수소 결합의 탈리가 촉진된다. 그 결과, 제 1 실리콘 산화막(22)에 포함되는 수분 및 수소 등의 가스화 성분을 보다 확실하게 제거할 수 있다.
제 2 실리콘 산화막(24)의 막두께는, 필요하게 되는 층간 절연막의 두께를 조정하는 역할과, N20 플라즈마가 수소 결합을 탈리하는 기능을 고려하며, 바람직하게는 100nm 이상, 보다 바람직하게는 100 내지 600nm로 설정된다.
d. 어닐링 처리
다음에, 질소 분위기속에서, 온도 300 내지 850℃, 바람직하게는 온도 600 내지 850℃에서 어닐링 처리를 한다. 이 어닐링 처리에 의해서, 상기 제 1 실리콘 산화막(22) 및 제 2 실리콘 산화막(24)은 치밀화되어, 양호한 절연성 및 내수성을 갖는다. 즉, 어닐링 온도를 300℃ 이상으로 설정함으로써, 제 1 실리콘 산화막(22)에서의 실라놀의 축중합 반응이 거의 완전하게 행하여지며, 해당 막 중에 포함되는 물 및 수소가 충분하게 방출되어 치밀한 막을 형성할 수 있다. 또한, 어닐링 온도를 850℃ 이하로 설정함으로써, MOS 트랜지스터를 구성하는 소스 영역 또는 드레인 영역의 확산층에 펀치 스루나 접합 리크 등의 악영향을 주는 일없이, 소자의 미세화를 달성할 수 있다.
어닐링 처리에 있어서는, 제 1 실리콘 산화막(22)에 대한 열 변형의 영향을 작게 하기 위해서, 단계적으로 또는 연속적으로 웨이퍼의 온도를 올리는, 램핑 어닐링을 하는 것이 바람직하다. 예를 들면, 웨이퍼를 약 400℃에서 보온한 후, 어닐링 온도(600 내지 850℃)로 승온하는 경우, 제 2 실리콘 산화막(24)의 불순물 농도를 상당히 낮게 할 수 있다. 예를 들면, 불순물이 인인 경우, 가동성 이온의 게터링 효과를 별도로 하여, 인의 농도가 2 중량% 이하라도, 제 1 실리콘 산화막(22)에 균열이 발생하지 않는 것을 확인하고 있다.
e. 제 3 실리콘 산화막(26)의 형성
다음에, TEOS와 산소를 사용하여, 350 내지 400℃에서 플라즈마 CVD법에 의해 막두께 10O0 내지 1500nm의 제 3 실리콘 산화막(26)을 형성한다.
플라즈마 CVD법을 사용한 TEOS-산소의 실리콘 산화막은, 어닐링을 하지 않은경우라도, 고온 어닐링한 상기 제 1 실리콘 산화막(22) 및 제 2 실리콘 산화막(24)과 같은 정도이든지 또는 조금 빠른 드라이 에칭 속도를 갖고 있다. 이것은, 후술하는 콘택트 홀의 형성에 있어서 홀 측면에 가늘어짐이나 단차를 발생하는 일없이, 양호한 형상의 콘택트 홀을 얻는 요인이 된다.
(C) 다음에, 도 1c에 나타내는 공정에 대하여 설명한다.
(CMP에 의한 평탄화)
계속하여, 상기 제 3 실리콘 산화막(26) 및 필요에 따라서 상기 제 2 실리콘 산화막(24) 및 제 1 실리콘 산화막(22)을, 화학적 기계적 연마(CMP)법에 의해서 소정의 막두께를 연마하여, 평탄화한다. 그리고, 상기 제 1 실리콘 산화막(22), 제 2 실리콘 산화막(24) 및 제 3 실리콘 산화막(26)은, 연마 속도가 거의 같기 때문에, 연마에 의해서 제 2 실리콘 산화막(24) 또는 제 1 실리콘 산화막(22)의 일부가 표면에 노출했다 해도, 평탄한 표면을 얻을 수 있으며, 따라서 연마량의 관리가 용이하다.
예를 들면, 본 발명자 등의 연구에 의하면, 각 실리콘 산화막의 연마 속도는 이하의 형태이다.
제 1 실리콘 산화막(어닐링 온도 800℃) ; 250nm/분
제 2 실리콘 산화막(어닐링 온도 800℃) ; 250nm/분
제 3 실리콘 산화막(어닐링 없음) ; 250nm/분
비교를 위한 BPSG막(어닐링 온도 900℃) ; 350nm/분
(D) 다음에, 도 2a 에 나타내는 공정에 관해서 설명한다.
(콘택트 홀의 형성)
다음으로, CHF3과 CF4를 주가스로 한 반응성 이온 에처로 제 1 층간 절연막(11)을 구성하는 실리콘 산화막(20, 22, 24 및 26)을 선택적으로 이방성 에칭하는 것에 의해, 구경이 0.2 내지 0.5㎛의 콘택트 홀(32)이 형성된다.
콘택트 홀(32)은, 상단부로부터 저부로 향하여 직선적으로 구경이 작게 이루어지는 테이퍼 형상을 이룬다. 테이퍼의 각도(θ)는, 에칭 조건 등에 의해서 일률적으로는 규정할 수 없지만, 예를 들면, 5 내지 15도의 경사를 갖는다. 이러한 테이퍼 위의 스루홀이 얻어지는 이유로서는, 제1에, 실리콘 산화막(20, 22, 24 및 26)은, 기본적으로 거의 같은 에칭 속도를 가지며, 그 위에 제 1 실리콘 산화막(22)은 제 2 실리콘 산화막(24)과 비교하여 에칭 속도가 약간 작은 것, 제2에, 각 실리콘 산화막의 계면이 매우 양호하게 밀착하고 있는 것에 있다. 이러한 테이퍼 형상의 콘택트 홀(32) 내에서는, 후술하는 바와 같이, 알루미늄막의 양호한 퇴적이 가능하다.
이하에, 본원 발명자 등이 측정한 각 실리콘 산화막의 드라이 에칭 속도를 기재한다. 또한, 드라이 에칭은, 파워; 800W, 기압; 20Pa, 에천트 가스; CF4:CHF3:He=1:2:9의 조건으로 행한다.
제 1 실리콘 산화막(어닐링 온도 800℃) ; 525nm/분
제 2 실리콘 산화막(어닐링 온도 800℃) ; 550nm/분
제 3 실리콘 산화막(어닐링 없음) ; 565nm/분
비교를 위한 BPSG막(어닐링 온도 900℃) ; 750nm/분
(E) 다음에, 도 2b에 나타내는 공정에 대하여 설명한다.
(탈가스 처리)
우선, 탈가스 공정을 포함하는 열처리에 대하여 설명한다.
램프 챔버에서, 1.5 ×10-4Pa 이하의 베이스 압력, 150 내지 350℃, 바람직하게는 150 내지 250℃의 온도로 30 내지 60초간의 램프 가열(열처리A)을 실시한다. 이어서, 별도의 챔버에서 1 ×10-1내지 15 ×10-1Pa 의 압력으로 아르곤 가스를 도입하고, 150 내지 550℃의 온도로, 30 내지 300초간의 열처리(탈가스 공정; 열처리B)를 함으로써, 탈가스 처리를 행한다.
이 공정에서는, 우선, 열처리A에 있어서, 주로, 웨이퍼의 이면 및 측면을 포함하는 웨이퍼 전체를 가열 처리함으로써, 웨이퍼에 부착하고 있는 수분 등을 제거할 수 있다.
또한, 열처리B에 있어서, 주로, 제 1 층간 절연막(11)을 구성하는 제 1 실리콘 산화막(22) 중의 가스화 성분(H, H2O)을 제거할 수 있다. 그 결과, 다음 공정의 배리어층 및 알루미늄막의 형성 시에, 제 1 층간 절연막(11)으로부터의 가스화 성분의 발생을 방지할 수 있다.
본 실시의 형태에 있어서는, 배리어층(33)은, 장벽 기능을 갖는 장벽막과, 도전막으로 이루어지는 다층막에 의해서 구성된다. 도전막은 장벽막과 실리콘 기판에 형성된 불순물 확산층, 요컨대 소스 영역 또는 드레인 영역과의 도전성을 높이기 위해서, 장벽막과 불순물 확산층과의 사이에 형성된다. 장벽막으로서는, 일반적인 물질, 예를 들면 티탄 니트라이드, 티탄, 텅스텐을 바람직하게 사용할 수 있다. 또한, 도전막으로서는, 티탄, 코발트, 텅스텐 등의 고융점 금속을 사용할 수 있다. 이것들의 티탄, 코발트, 텅스텐은 기판을 구성하는 실리콘과 반응하여 실리사이드로 이루어진다.
배리어층, 예를 들면 TiN막/Ti막은 수십 원자%의 가스화 성분(산소, 수소, 물, 질소)을 고용(固溶)하는 것으로부터, 이것들의 막을 형성하기 전에, 제 1 층간 절연막(11) 중의 가스화 성분을 제거하는 것이, 콘택트 홀내에서의 알루미늄막의 성막을 양호하게 함에 있어서, 매우 유효하다. 배리어층 하위의 제 1 층간 절연막(11) 중의 가스화 성분을 충분히 제거해 두지 않으면, 배리어층 형성시의 온도(통상, 300℃이상)에서, 제 1 층간 절연막(11) 중의 가스화 성분이 방출되어, 이 가스가 배리어층 중에 주입된다. 또한, 이 가스가 알루미늄막의 성막 시에 배리어층으로부터 이탈하여 배리어층과 알루미늄막과의 계면으로 나오기 때문에, 알루미늄막의 밀착성이나 유동성에 악영향을 준다.
(배리어층의 성막)
스패터법에 의해, 배리어층(33)을 구성하는 도전막으로서, 티탄막을 20∼70nm의 막두께로 형성하며, 이어서, 별도의 챔버에서, 장벽막으로서 TiN막을 30∼150nm의 막두께로 형성한다. 배리어층의 형성 온도는, 막두께에 따라서, 200∼450℃의 범위에서 선택된다. 또한 TiN막은, TiN을 스패터하든지, 또는, 상기 티탄막의 표면을 질화해도 된다.
다음에, 0.1 ×102내지 1.5 ×102Pa의 압력으로 산소 플라즈마 중에 10 내지 100초간 쐬면, 450 내지 700℃의 질소 또는 수소 분위기 속에서 10 내지 60분간에 걸쳐서 어닐링 처리함으로써, 배리어층 중에 산화 티탄을 섬형상으로 형성할 수 있다. 이 처리에 의해 배리어층의 장벽성을 향상시킬 수 있는 것이 확인된다.
또한, 이 어닐링 처리는, 적어도 수백 ppm 내지 수%의 산소를 포함하는 램프 어닐링 노에서의 400 내지 800℃의 열처리에 의해서도 할 수 있으며, 동일하게 배리어층의 장벽성을 향상시킬 수 있다.
또한, 도시는 생략하지만, 배리어층(33)의 표면에, 후술하는 알루미늄막에 대한 습성을 향상시킬 목적으로, 티탄, 코발트, 실리콘 등으로 구성되는 습윤층을 형성해도 된다. 이와 같이 습윤층을 설치함으로써, 제 1 알루미늄막의 유동성을 상승시킬 수 있다. 습윤층의 막두께는, 통상 수십 nm 이상이면 좋다.
(알루미늄막의 성막전의 탈가스 처리 및 웨이퍼의 냉각)
우선, 웨이퍼의 냉각을 행하기 전에, 램프 챔버내에서, 1.5 ×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30 내지 60초간의 열처리(열처리C)를 행하여, 기판에 부착한 물 등의 물질을 제거한다. 그 후, 알루미늄막을 성막하기 전에, 기판 온도를 100℃ 이하, 바람직하게는 상온 내지 50℃의 온도로 내린다. 이 냉각 공정은, 상기 열처리C에 의해 상승한 기판 온도를 내리기 위해서 중요한 것으로, 예를 들면 수냉(水冷) 기능을 갖는 스테이지 위에 웨이퍼를 얹어놓아 웨이퍼 온도를 소정 온도까지 내린다.
이와 같이 웨이퍼의 냉각을 행함으로써, 제 1 알루미늄막을 성막할 때에, 제 1 층간 절연막(I1) 및 배리어층(33), 또한 웨이퍼 전면으로부터 방출되는 가스량을 매우 적게 할 수 있다. 그 결과, 배리어층(33)과 제 1 알루미늄막(34)과의 계면에 흡착하는, 커버리지성이나 밀착성에 유해한 가스의 영향을 방지할 수 있다.
(알루미늄막의 성막)
우선, 200℃이하, 보다 바람직하게는 30 내지 100℃의 온도로, 0.2 내지 1.0중량%의 구리를 포함하는 알루미늄을 막두께 150 내지 300nm에서 스패터에 의해서 고속도로 성막하여, 제 1 알루미늄막(34)이 형성된다. 계속해서, 동일 챔버 내에서 기판 온도 420 내지 460℃로 가열하며, 마찬가지로 구리를 포함하는 알루미늄을 스패터에 의해 저속도로 성막하여, 막두께 300 내지 600nm의 제 2 알루미늄막(35)이 형성된다. 여기서, 알루미늄막의 성막에 있어서, 「고속도」란, 성막 조건이나 제조되는 장치의 설계 사항에 의해서 일률적으로 규정할 수 없지만, 대략 10nm/초 이상의 스패터 속도를 의미하며, 「저속도」란, 대략 3nm/초 이하의 스패터 속도를 의미한다.
도 5 는, 제 1 및 제 2 알루미늄막(34, 35)을 성막하기 위해서 스패터 장치의 일례를 나타낸다. 이 스패터 장치는, 챔버(50) 내에, 전극을 겸하는 타rpt(51) 및 스테이지를 겸하는 전극(52)을 가지며, 전극(52) 상에는 처리되는 기판(웨이퍼)(W)이 설치되도록 구성되어 있다. 챔버(50)에는, 제 1 가스 공급로(53)가 접속되고, 전극(52)에는, 제 2 가스 공급로(54)가 접속되어 있다. 가스 공급로(53, 54)에서는, 어느 것이나 아르곤 가스가 공급된다. 그리고, 제 2 가스 공급로(54)로부터 공급되는 가스에 의해서, 웨이퍼(W)의 온도가 제어된다. 또한, 챔버(50)내의 가스를 배출하기 위한 수단은 도시하지 않는다.
이와 같은 스패터 장치를 사용하여 기판 온도를 제어한 일례를 도 6에 나타낸다. 도 6에 있어서, 횡축은 경과 시간을 나타내며, 종축은 기판(웨이퍼)온도를 나타낸다. 또한, 도 6에 있어서, 부호 a에서 나타내는 라인은 스패터 장치의 스테이지(52)의 온도를 350℃로 설정하였을 때의 기판 온도 변화를 나타내며, 부호 b로 나타내는 라인은 제 2 가스 공급로(54)를 통하여 고온의 아르곤 가스를 챔버 내에 공급함으로써 스테이지(52)의 온도를 높였을 때의 기판 온도의 변화를 나타내고 있다.
예를 들면, 기판의 온도 제어는 아래와 같이 행하여진다. 우선, 스테이지(52)의 온도는, 미리, 제 2 알루미늄막을 형성하기 위한 온도(350 내지 500℃)로 설정되어 있다. 제 1 알루미늄막을 형성할 때는, 제 2 가스 공급로(54)로부터의 가스의 공급은 없고, 기판 온도는 스테이지(52)에 의한 가열에 의해서, 도 6의 부호 a로 나타내는 바와 같이 서서히 상승한다. 제 2 알루미늄막을 형성할 때는, 제 2 가스 공급로(54)를 통하여 가열된 가스가 공급됨에 따라 도 6의 부호 b로 나타내는 바와 같이, 기판 온도는 급격히 상승하여, 소정의 온도로 일정하게 되도록 제어된다.
도 6에 나타내는 예로서는, 스테이지 온도가 350℃로 설정되고, 그리고, 기판 온도가 125 내지 150℃로 설정되어 있는 사이에 제 1 알루미늄막(34)이 성막되고, 그 후 곧 제 2 알루미늄막(35)의 성막이 행하여진다.
알루미늄막의 성막에 있어서는, 성막 속도 및 기판 온도 제어와 동시에, 스패터 장치에 인가되는 파워의 제어도 중요하다. 결국, 성막 속도와도 관련되지만, 제 1 알루미늄막(34)의 성막은 높은 파워로 행하여지며, 제 2 알루미늄막(35)은 낮은 파워로 행하여지고, 또한 높은 파워에서 낮은 파워로 바꿀 때에 파워를 제로로 하지 않은 것이 중요하다. 파워를 제로로 하면, 감압하에 있어서도 제 1 알루미늄막의 표면에 산화막이 형성되며, 제 1 알루미늄막에 대한 제 2 알루미늄막의 습성이 저하하여, 양자의 밀착성이 나쁘게 된다. 바꿔 말하면, 파워를 항상 인가함으로써, 성막 중 알루미늄막의 표면에 활성인 알루미늄을 계속 공급할 수 있으며, 산화막의 형성을 억제할 수 있다. 또한, 파워의 크기는, 스퍼터 장치나 성막 조건 등에 의존하여 일률적으로 규정할 수 없지만, 예를 들면 도 6에 나타내는 온도 조건인 경우, 높은 파워가 5 내지 10kW, 낮은 파워가 300W 내지 1kW로 설정되는 것이 바람직하다.
이와 같이, 동일 챔버 내에서 제 1 알루미늄막(34) 및 제 2 알루미늄막(35)을 연속적으로 성막함으로써, 온도 및 파워의 제어를 엄밀하게 할 수 있으며, 종래보다도 저온으로 또한 안정한 알루미늄막을 좋은 효율로 형성하는 것이 가능해진다.
상기 제 1 알루미늄막(34)의 막두께는, 양호한 스텝 커버리지로 연속층을 형성할 수 있는 것, 및 해당 알루미늄막(34)보다 하층의 배리어층(33) 및 제 1 층간 절연막(I1)으로부터의 가스화 성분의 방출을 억제할 수 있는 것 등을 고려하여, 적정한 범위가 선택되고, 예를 들면 200 내지 400nm이 바람직하다. 또한, 제 2 알루미늄막(35)은, 콘택트 홀의 크기 및 그 종횡비등에 의해서 결정되지만, 예를 들면 종횡비가 3 정도에서 0.5㎛ 이하의 홀을 메우기 위해서는, 300 내지 1000nm의 막두께가 필요하다.
(반사 방지막의 성막)
또한, 별도의 스패터 챔버로, 스패터에 의해 TiN을 퇴적함으로써, 막두께 30 내지 80nm의 반사 방지막(36)이 형성된다. 그 후, Cl2와 BC13의 가스를 주체로 하는 이방성 드라이 에처로 상기 배리어층(33), 제 1 알루미늄막(34), 제 2 알루미늄막(35) 및 반사 방지막(36)으로 이루어지는 퇴적층을 선택적으로 에칭하여, 제 1 금속 배선층(30)의 패터닝을 행한다.
이렇게 하여 형성된 금속 배선층(30)으로서는, 종횡비가 0.5 내지 3 이고, 구경이 0.2 내지 0.8㎛의 콘택트 홀 내에서, 보이드를 발생시키지 않고 양호한 스텝 커버리지에서 알루미늄이 매입되는 것이 확인되었다.
(F) 다음에, 도 3a에 나타내는 공정에 대하여 설명한다.
(제 2 층간 절연막(I2)의 형성)
제 2 층간 절연막(I2)은, 기본적으로는 상기 제 1 층간 절연막(I1)과 같은 구성을 갖는다. 즉, 제 2 층간 절연막(I2)은, 4층의 실리콘 산화막, 결국, 아래에서부터 순차적으로, 제 8 실리콘 산화막(70), 제 5 실리콘 산화막(72), 제 6 실리콘 산화막(74) 및 제 7 실리콘 산화막(76)으로 구성되어 있다. 그리고, 이것들의 실리콘 산화막(70, 72, 74 및 76)은, 어닐링 처리 이외는, 상기 실리콘 산화막(2O,22, 24 및 26)과 같은 방법으로 성막된다. 이하에 주요한 부분을 설명하지만, 공통의 사항에 대해서는 기재를 생략한다.
a. 제 8 실리콘 산화막(7O)의 형성
우선, 테트라에톡시실란(TEOS)과 산소를 300 내지 500℃에서 플라즈마 화학 기상 성장(CVD)법으로 반응시킴으로써, 막두께 50 내지 200nm의 제 8 실리콘 산화막(70)이 형성된다.
b. 제 5 실리콘 산화막(72)의 형성
다음에, 바람직하게는 2.5 ×102Pa 이하, 보다 바람직하게는 0.3 ×102내지 2 ×102Pa 의 감압하에서, 질소 가스를 캐리어로서, SiH4및 H202를 0 내지 10℃의 온도로 CVD법에 의해 반응시킴으로써, 제 5 실리콘 산화막(72)을 형성한다. 제 5 실리콘 산화막(72)은, 상기 제 1 실리콘 산화막(22)과 마찬가지로, 적어도, 하층의 제 8 실리콘 산화막(70)의 단차보다 큰 막두께를 가지며, 결국 해당 단차를 충분히 커버하는 막두께로 성막된다. 또한, 제 5 실리콘 산화막(72)의 막두께의 상한은, 해당 막중에 균열이 발생하지 않은 정도로 설정된다. 구체적으로는, 제 5 실리콘 산화막(72)의 막두께는, 보다 양호한 평탄성을 얻기 위해서, 하층의 단차보다 두꺼운 것이 바람직하고, 바람직하게는 500 내지 1000nm으로 설정된다.
제 5 실리콘 산화막(72)의 성막 온도는, 바람직하게는 0 내지 2O℃, 보다 바람직하게는 O 내지 10℃로 설정된다.
이 공정에서 형성되는 제 5 실리콘 산화막(72)은, 높은 유동성을 가지며, 평탄화 특성에 우수하다.
c. 제 6 실리콘 산화막(74)의 형성
다음에, SiH4, PH3및 N2O의 존재 하에 있어서, 온도 300 내지 450℃에서 200 내지 600 kHz의 고주파수로 플라즈마 CVD법에 의해서 반응시킴으로써, 막두께 100 내지 60Onm의 PSG막(제 6 실리콘 산화막)(74)이 형성된다.
또한, 제 6 실리콘 산화막(74)은, 상기 제 2 실리콘 산화막(24)과 마찬가지로, 후에 행하여지는 어닐링 처리에 의해서 상기 제 5 실리콘 산화막(72) 중에 포함되는 물 등의 가스화 성분의 탈리가 용이하고 또한 충분하게 행하여지는 것을 고려하여, 포러스(다공성)인 것이 필요하다. 그것을 위해서는, 제 6 실리콘 산화막(74)은, 예를 들면 온도가 바람직하게는 450℃이하, 보다 바람직하게는 300 내지 400℃, 바람직하게는 1MHz이하, 보다 바람직하게는 200 내지 600kHz의 고주파 플라즈마 CVD법에 의해서 성막되어, 인 등의 불순물이 포함되는 것이 바람직하다. 제 6 실리콘 산화막(74)에 이러한 불순물이 포함되는 것에 의해, 제 6 실리콘 산화막(74)은, 보다 다공성인 상태로 되어 막에 대한 압력을 완화할 수 있다. 이러한 불순물의 농도는, 내압력성, 게터링 효과 등의 점을 고려하여 설정된다. 예를 들면, 불순물이 인의 경우에는, 1 내지 6 중량%의 비율로 포함되는 것이 바람직하다.
또한, 플라즈마 CVD에 있어서, 산소를 포함하는 화합물로서 N20을 사용함으로써, 제 5 실리콘 산화막(72) 중의 수소 결합의 탈리가 촉진된다. 그 결과, 제 5 실리콘 산화막(72)에 포함되는 수분 등의 가스화 성분을 보다 확실히 제거할 수 있다.
제 6 실리콘 산화막(74)의 막두께는, 바람직하게는 100nm 이상, 보다 바람직하게는 200 내지 600nm로 설정된다.
d. 어닐링 처리
다음에, 온도 350 내지 450℃에서 어닐링 처리를 행한다. 이 어닐링 처리에 의해서, 상기 제 5 실리콘 산화막(72) 및 제 6 실리콘 산화막(74)은 치밀화되어, 양호한 절연성 및 내수성을 갖는다. 즉, 어닐링 온도를 350℃이상으로 설정함으로써, 제 5 실리콘 산화막(72)에서 실라놀의 축중합 반응이 거의 완전하게 행하여지며, 해당 막 중에 포함되는 수분이 충분히 방출되어 치밀한 막을 형성할 수 있다. 또한, 어닐링 온도를 450℃이하로 설정함으로써, 제 1 배선층(30)을 구성하는 알루미늄막에 악영향을 주는 일이 없다.
e. 제 7 실리콘 산화막(76)의 형성
다음에, TEOS와 산소를 사용하여, 350 내지 400℃에서 플라즈마 CVD법에 의해 막두께 1000 내지 1500nm의 제 7 실리콘 산화막(76)을 형성한다.
(G) 다음에, 도 3b에 나타내는 공정에 대하여 설명한다.
(CMP에 의한 평탄화)
상기 제 7 실리콘 산화막(76), 및 필요에 따라서 상기 제 6 실리콘 산화막(74) 및 제 5 실리콘 산화막(72)을, CMP법에 의해서 소정의 막두께로 연마하여, 평탄화한다. 이 평탄화 처리에 의해, 연마에 따라서 제 6 실리콘 산화막(74) 또는 제 5 실리콘 산화막(72)의 일부가 표면에 노출하였다 해도, 평탄한 표면을 얻을 수 있으며, 따라서 연마량의 관리가 용이하다.
(H) 다음에, 도 4a에 나타내는 공정에 대하여 설명한다.
(비어 홀의 형성)
CHF3과 CF4를 주가스로 한 반응성 이온 에처로 제 2 층간 절연막(I2) 및 반사 방지막(36)을 선택적으로 이방성 에칭함으로써, 구경이 0.3 내지 0.5㎛ 의 비어홀(62)이 형성된다.
비어 홀(62)은, 상기 콘택트 홀(32)과 마찬가지로, 상단부로부터 저부를 향하여 조금씩 구경이 작게 되는 테이퍼 형상을 이룬다. 테이퍼의 각도(θ)는, 에칭조건 등에 의해서 일률적으로는 규정할 수 없지만, 예를 들면, 5 내지 15도의 경사를 갖는다.
(I) 다음에, 도 4b에 나타내는 공정에 대하여 설명한다.
(탈가스처리)
우선, 탈가스 공정을 포함하는 열처리에 대하여 설명한다.
램프 챔버에서, 1.5 ×10-4Pa 이하의 베이스 압력, 150 내지 350℃, 바람직하게는 150 내지 250℃의 온도로 30 내지 60초간 램프 가열(열처리D)을 실시한다. 이어서, 별도의 챔버에서 1 ×10-1내지 15 ×10-lPa 의 압력으로 아르곤 가스를 도입하고, 300 내지 500℃의 온도로, 30 내지 300초간 열처리(탈가스 공정; 열처리E)를 행함으로써, 탈가스 처리를 한다.
이 공정에서는, 우선, 열처리D에서, 주로, 웨이퍼의 이면 및 측면을 포함하는 웨이퍼 전체를 가열 처리하는 것으로, 웨이퍼에 부착되어 있는 수분 등을 제거할 수 있다.
또한, 열처리E에서, 주로, 제 2 층간 절연막(I2) 중의 가스화 성분(수소, 물)을 제거할 수가 있다. 그 결과, 다음 공정의 습윤층 및 알루미늄막의 형성시에, 제 2 층간 절연막(I2)으로부터의 가스화 성분의 발생을 방지할 수 있다.
본 실시의 형태에 있어서는, 습윤층, 예를 들면 Ti막은 수십 원자%의 가스화 성분(산소, 수소, 물, 질소)을 고용(固溶)하기 때문에, 이 막을 형성하기 전에, 제 2 층간 절연막(I2) 중의 가스화 성분을 제거하는 것이, 비어 홀 내에서의 알루미늄막의 성막을 양호하게 하는 데에 있어서, 매우 유효하다. 습윤층 하위의 제 2 층간 절연막(I2) 중의 가스화 성분을 충분히 제거하여 두지 않으면, 습윤층의 형성시 온도(통상, 300℃이상)에서, 제 2 층간 절연막(I2) 중의 가스화 성분이 방출되어, 이 가스가 습윤층 중에 주입된다. 또한, 이 가스가 알루미늄막의 성막시에 습윤층으로부터 이탈하여 습윤층과 알루미늄막과의 계면으로 나오기 때문에, 알루미늄막의 밀착성이나 유동성에 악영향을 준다.
(습윤층의 성막)
스패터법에 의해, 습윤층(63)을 구성하는 막으로서, 티탄막을 20 내지 70nm의 막두께로 형성한다. 스패터의 온도는, 막두께에 따라서, 200 내지 450℃의 범위에서 선택된다.
(알루미늄막의 성막전의 탈가스처리 및 웨이퍼의 냉각)
우선, 웨이퍼 냉각을 하기 전에 , 램프 챔버내에서, 1.5 ×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30 내지 60초간의 열처리(열처리F)를 행하여, 기판에 부착한 물등의 물질을 제거한다. 그 후, 알루미늄막을 성막하기 전에, 기판 온도를 100℃ 이하, 바람직하게는 상온 내지 50℃의 온도로 내린다. 이 냉각 공정은, 상기 열처리F에 의해 상승한 기판 온도를 내리기 위해서 중요한 것으로, 예를 들면 수냉 기능을 갖는 스테이지 위에 웨이퍼를 얹어놓아 해당 웨이퍼 온도를 소정 온도까지 내린다.
이와 같이 웨이퍼의 냉각을 행함으로써, 제 1 알루미늄막을 성막할 때에, 제 2 층간 절연막(I2) 및 습윤층(63), 또는 웨이퍼 전면으로부터 방출되는 가스량을 매우 적게 할 수 있다. 그 결과, 습윤층(63)과 제 1 알루미늄막(64)과의 계면에 흡착하는, 커버리지성이나 밀착성에 유해한 가스의 영향을 방지할 수 있다.
(알루미늄막의 성막)
우선, 200℃ 이하, 보다 바람직하게는 30 내지 100℃의 온도로, 0.2 내지 1.0 중량%의 구리를 포함하는 알루미늄을 막두께 150 내지 300nm로 스패터에 의해서 고속도로 성막하여, 제 1 알루미늄막(64)이 형성된다. 계속해서, 동일 챔버내에서 기판 온도 420 내지 46O℃로 가열하며, 마찬가지로 구리을 포함하는 알루미늄을 스패터에 의해 저속도로 성막하여, 막두께 300 내지 600nm의 제 2 알루미늄막(65)이 형성된다.
스패터 장치로서는, 도 5에 나타내는 장치와 같은 것을 사용할 수 있다. 상기 스패터 장치의 구성, 웨이퍼의 온도 제어 및 스패터 시의 파워에 관해서는, 제 1 금속 배선층(30)의 경우와 같기 때문에, 상세한 설명을 생략한다.
동일 챔버 내에서 제 1 알루미늄막(64) 및 제 2 알루미늄막(65)을 연속적으로 성막함으로써, 온도 및 파워의 제어를 엄밀히 행할 수 있으며, 종래보다도 저온으로 또한 안정한 알루미늄막을 좋은 효율로 형성하는 것이 가능해진다.
상기 제 1 알루미늄막(64)의 막두께는, 양호한 스텝 커버리지로 연속층을 형성할 수 있는 것, 및 해당 알루미늄막(64)보다 하층의 습윤층(63) 및 제 2 층간 절연막(I2)로부터의 가스화 성분의 방출을 억제할 수 있는 것 등을 고려하여, 적정한 범위가 선택되지만, 예를 들면 100 내지 300nm가 바람직하다. 또한, 제 2 알루미늄막(65)은, 비어 홀(62)의 크기 및 그 종횡비등에 의해서 결정되지만, 예를 들면 종횡비가 3 정도로 0.5㎛ 이하의 홀을 메우기 위해서는, 300 내지 800nm의 막두께가 필요하다.
(반사 방지막의 성막)
또한, 별도의 스패터 챔버에서, 스패터에 의해 TiN을 퇴적함으로써, 막두께 30 내지 80nm의 반사 방지막(66)이 형성된다. 그 후, C12와 BC13의 가스를 주체로 하는 이방성 드라이 에처로 상기 습윤층(63), 제 1 알루미늄막(64), 제 2 알루미늄막(65) 및 반사 방지막(66)으로 이루어지는 퇴적층을 선택적으로 에칭하여, 제 2 금속 배선층(60)의 패터닝을 행한다.
이렇게하여 형성된 금속 배선층(60)에서는, 종횡비가 0.5 내지 3 이고, 구경이 0.2 내지 0.8㎛ 의 비어 홀 내에서, 보이드를 발생시키는 일없이 양호한 스텝 커버리지에서 알루미늄이 매입되는 것이 확인되었다.
이후, 필요에 따라서, 제 2 배선 영역(L2)과 마찬가지로 하여 제 3, 제 4…의 다층 배선 영역을 형성할 수 있다.
본 실시 형태에 있어서, 제 1 및 제 2 층간 절연막(I1, I2)이 뛰어난 평탄성을 갖는 이유로서는, 이하의 것이 고려된다.
(a) 도 1b 및 도 3a에 나타내는 공정에서 형성되는 제 1 실리콘 산화막(22) 및 제 5 실리콘 산화막(72)은, 실리콘 화합물과 과산화수소와의 반응에 의해서 형성되며, 실라놀을 포함하는 반응 생성물이 높은 유동성을 갖기 때문에, 웨이퍼 표면의 요철이 이것들의 막을 형성한 시점에서 고도로 평탄화된다.
(b) 제 1 및 제 2 층간 절연막(I1, I2)을 구성하는 각 실리콘 산화막, 특히 제 1, 제 2 및 제 3 실리콘 산화막(22, 24, 26) 및 제 5, 제 6 및 제 7 실리콘 산화막(72, 74, 76)은, CMP에서 같은 정도의 연마 속도를 갖기 때문에, 표면에 다른 실리콘 산화막이 부분적으로 공존한 경우라도, 양호한 평탄성이 얻어진다.
또한, 본 실시 형태에 있어서, 콘택트 홀(32) 및 비어 홀(62)에, 제 1 및 제 2 알루미늄막(34, 35) 및 제 1 및 제 2 알루미늄막(64, 65)이 각각 양호하게 매입된 이유로서는, 이하의 것이 고려된다.
(a) 탈가스 공정을 행함으로써, 각 층간 절연막(I1, I2)에 포함되는 물, 수소 및 질소를 가스화하여 충분하게 방출하는 것에 의해, 그 후의 제 1 알루미늄막(34, 64) 및 제 2 알루미늄막(35, 65)의 성막에 있어서, 층간절연막(I1, I2)이나 배리어층(33) 또는 습윤층(63)으로부터의 가스 발생을 방지하는 것으로, 배리어층(33)과 제 1 알루미늄막(34), 및 습윤층(63)과 제 1 알루미늄막(64)과의 밀착성을 높여, 양호한 스텝 커버리지의 성막이 가능한 것.
(b) 제 1 알루미늄막(34, 64)의 성막에 있어서, 기판 온도를 200℃ 이하의 비교적 저온으로 설정함으로써, 층간 절연막(I1, I2) 및 배리어층(33) 또한 습윤층(63)에 포함되는 수분이나 질소를 방출시키지 않도록 하여, 상기 탈가스 공정의 효과에 첨가하여 제 1 알루미늄막(34, 64)의 밀착성을 높인 것.
(c) 또한, 제 1 알루미늄막(34, 64) 자체가, 기판 온도가 올라간 경우에 하층으로부터의 가스 발생을 억제하는 역할을 완수하기 위해서, 다음 제 2 알루미늄막(35, 65)의 성막을 비교적 높은 온도로 할 수 있으며, 제 2 알루미늄막의 유동 확산을 양호하게 할 수 있는 것.
이상의 방법에 의해서, 본 발명에 따른 반도체 장치(도 4b 참조)를 형성할 수 있다. 이 반도체 장치는, 적어도 MOS 소자를 포함하는 실리콘 기판(11), 및 상기 실리콘 기판(11)의 위에 형성된 제 1 배선 영역(L1)을 갖는다.
상기 제 1 배선 영역(L1)은, 베이스층으로 이루어지는 제 4 실리콘 산화막(20), 실리콘 화합물과 과산화수소와의 중축합 반응에 의해서 형성된 제 1 실리콘 산화막(22), 상기 제 1 실리콘 산화막(22)의 위에 형성되며, 인등의 불순물을 함유하는 제 2 실리콘 산화막(24), 및 상기 제 2 실리콘 산화막(24)의 위에 형성되고, CMP에 의해 평탄화된 제 3 실리콘 산화막(26)으로 이루어지는 제 1 층간 절연막(I1), 상기 층간 절연막(I1)에 형성된 콘택트 홀(32), 상기 층간 절연막(I1)및 상기 콘택트 홀(32)의 표면에 형성된 배리어층(33), 및 상기 배리어층(33)의 위에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄막(34, 35)을 갖는다. 그리고, 상기 알루미늄막(34)은, 배리어층(33)을 사이에 끼워 티탄 실리사이드층(19)에 접속되어 있다.
상기 제 1 배선 영역(L1) 상에 형성된 제 2 배선 영역(L2)은, 베이스층으로 이루어지는 제 8 실리콘 산화막(70), 실리콘 화합물과 과산화수소와의 중축합 반응에 의해서 형성된 제 5 실리콘 산화막(72), 상기 제 5 실리콘 산화막(72)의 위에 형성되며, 인 등의 불순물을 함유하는 제 6 실리콘 산화막(74), 및 상기 제 6 실리콘 산화막(74)의 위에 형성되어, CMP에 의해 평탄화된 제 7 실리콘 산화막(76)으로 이루어지는 제 2 층간 절연막(I2), 상기 층간 절연막(I2)에 형성된 비어 홀(62), 상기 층간 절연막(I2) 및 상기 비어 홀(62)의 표면에 형성된 습윤층(63), 및 상기 습윤층(63)의 위에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄막(64, 65)을 갖는다.
이상과 같이, 본 실시 형태에 의하면, 실리콘 화합물과 과산화수소와의 기상반응에 의해서 얻어진, 실라놀을 포함하는 실리콘 산화막을 형성하며, 또한 최상층에 CMP에 의해서 평탄화된 실리콘 산화막을 형성함으로써, 지극히 양호한 평탄성을 갖는 층간 절연막을 형성할 수 있다. 특히, 제 1 층간 절연막은, 종래의 BPSG 막과 비교하여 매우 저온으로 성막 할 수 있기 때문에, 펀치 스루나 접합 리크 등의 점에서 특성을 개선할 수 있으며, 따라서, 소자의 미세화 및 신뢰성이 높은 콘택트 구조를 달성할 수 있고, 또한 제조 프로세스 상에도 유리하다. 또한, 층간 절연막이 고도인 평탄성을 갖는 것으로, 배선층의 가공 등을 포함시킨 프로세스 마진을 증가시켜, 품질 및 제품 비율을 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, 알루미늄막의 스패터 전에 적어도 탈가스 공정과 냉각 공정을 포함하고, 더욱 바람직하게는 동일 챔버내에서 연속적으로 알루미늄막을 성막함으로써, 0.2㎛ 정도까지의 콘택트 홀 및 비어 홀을 알루미늄 또는 알루미늄 합금만으로 매입하는 것이 가능해져, 신뢰성 및 제품 비율의 점에서 향상을 도모할 수 있다. 또한, 콘택트부를 구성하는 알루미늄막에서의 구리 등의 편석(偏析)이나 결정립의 이상 성장도 없고, 이동(migration)등을 포함한 신뢰성의 점에서도 양호한 것이 확인되었다.
(다른 실시의 형태)
본 발명은 상기 실시 형태에 한정되지 않고, 그 일부를 이하의 수단으로 치환할 수 있다.
(a) 상기 실시 형태에 있어서는, 제 2 실리콘 산화막(24)의 플라즈마 CVD에 의한 성막 시에, 산소를 포함하는 화합물로서 일산화이질소를 사용하였지만, 그 대신에 오존을 사용할 수도 있다. 그리고, 제 2 실리콘 산화막(24)을 형성하기 전에, 웨이퍼를 오존 분위기에 쐬는 것이 바람직하다.
예를 들면, 도 7에 나타내는 벨트 노를 사용하면, 히터(82)에 의해서 400 내지 500℃에 가열된 반송 벨트(80)상에 웨이퍼(W)를 얹어놓아 소정의 속도로 이동시킨다. 이때, 제 1 가스 헤드(86)에서 오존을 공급하여, 2 내지 8 중량%의 오존 분위기 속을 상기 웨이퍼(W)를 5분 이상의 시간을 걸쳐 통과시킨다. 이어서, 제 2 및제 3 가스 헤드(86b, 86c)로부터 오존, TEOS 및 TMP(P(0CH3)3)을 거의 상압에서 공급하여, 인의 농도가 3 내지 6 중량%의 PSG막(제 2 실리콘 산화막)(24)을, 막두께 100 내지 600nm으로 성막한다. 또한, 도 7에 있어서 부호(84)는, 커버를 나타낸다.
이와 같이 일산화이질소의 대신에 오존을 사용함으로써, 상압 CVD에 의해서 TE0S에 의한 실리콘 산화막을 형성할 수 있다. 또한, 벨트 노를 사용함으로써, 성막을 연속적으로 효율이 좋게 행할 수 있다.
또한, 오존 분위기 중에 웨이퍼(W)를 쐬는 것에 의해, 열 탈리 스펙트럼(TDS) 및 적외 분광법(FTIR)에 의해서, 제 1 실리콘 산화막(22)은 흡습성이나 수분이 충분히 적은 것, 반응 가스로서 일산화이질소를 사용한 경우와 같이 층간 절연막(I1)의 평탄성 및 M0S 트랜지스터의 특성이 양호한 것, 및 제 1 실리콘 산화막(22)에 균열이 발생하지 않은 것이 확인되었다.
(b) 상기 실시 형태에서는, 제 4 실리콘 산화막(20)으로서, 플라즈마 CVD에 의한 TE0S를 사용한 실리콘 산화막을 사용하였지만, 이것에 대신으로 모노실란과 일산화이질소를 사용한 감압 열 CVD법에 의해서 형성한 막이라도 된다. 이 실리콘 산화막은, 하층의 실리콘 기판의 표면 형상으로 충실하게 성막되어, 커버리지성이 좋을 뿐만 아니라, 치밀하기 때문에 패시베이션 기능이 높고, 또한 어닐링 처리에 있어서 급격하게 승온하더라도 제 1 실리콘 산화막(22)에 균열이 발생하기 어렵다. 또한, 열 CVD법을 사용하기 때문에, 플라즈마 데미지가 없는 이점이 있다.
단, 이 방법에 의한 성막은, 웨이퍼 온도를 750 내지 800℃ 정도로 설정할필요가 있기 때문에, 살리사이드 구조로서 티탄 실리사이드와 같이 산화되기 쉬운 막을 사용하는 경우에는 적용할 수 없고, 텅스텐 실리사이드 또는 몰리브덴 실리사이드를 사용할 필요가 있다.
(c) 상기 실시 형태에서는, 제 1 층간 절연막(I1)는, 4층의 실리콘 산화막으로 구성되어 있지만, 이것에 한정되지 않고 다른 실리콘 산화막을 첨가해도 된다. 예를 들면, 제 4 실리콘 산화막(20)과 제 1 실리콘 산화막(22)과의 사이에, 플라즈마 CVD법에 의해 형성된, 막두께 100 내지 300nm의 PSG막(인의 농도; 1 내지 6 중량%)을 형성하더라도 좋다. 이 PSG 막을 넣음으로써, 가동 이온의 게터링 기능이 더욱 향상하며, 트랜지스터의 임계치 특성 및 정지 전류의 변동이 감소하는 것이 확인되었다.
(d) 또한, 상기 실시 형태에서는, 층간 절연막(I1, I2)에 있어서, 제 3 실리콘 산화막(26, 76)을 형성하여, 이것을 더욱 CMP에 의해서 평탄화하였다. 그러나, 제 1 실리콘 산화막(22, 72)은, 그것 자체로 뛰어난 평탄성을 갖기 때문에, 이 실리콘 산화막(26, 76)은 반드시 설치하지 않아도 된다.
또한, 상기 실시 형태에서는, 2층의 배선 영역을 포함하는 반도체 장치에 관하여 언급하였지만, 본 발명은 물론 3층 이상의 배선 영역을 포함하는 반도체 장치에도 적용할 수 있고, 또한, N 채널형 M0S 소자를 포함하는 반도체 장치뿐만 아니라, P 채널형 또는 CMOS형 소자 등 각종의 소자를 포함하는 반도체 장치에 적용할 수 있다.
본 발명에 의해 종래의 BPSG막을 사용한 층간 절연막과 비교하여 저온에서의 성막이 가능하고, 평탄성에 뛰어나며, 또한 신뢰성이 높은 콘택트 구조의 형성이 가능한, 반도체 기판상의 층간 절연막을 포함하는 반도체 장치 및 그 제조 방법이 제공된다.

Claims (14)

  1. 소자를 포함하는 반도체 기판 위에 층간 절연막을 형성하는 공정, 상기 층간 절연막에 스루홀을 형성하는 공정, 상기 층간 절연막 및 상기 스루 홀의 표면에 배리어층을 형성하는 공정, 및 상기 배리어층의 표면에 도전막을 형성하는 공정을 포함하며,
    상기 층간 절연막을 형성하는 공정은,
    (a) 실리콘 화합물과 과산화수소를 화학 기상 성장법에 의해서 반응시켜 제 1 실리콘 산화막을 형성하는 공정,
    (b) 실리콘 화합물, 산소 및 산소를 포함하는 화합물의 적어도 1종, 및 불순물을 포함하는 화합물을 화학 기상 성장법에 의해서 반응시켜 다공성의 제 2 실리콘 산화막을 형성하는 공정, 및
    (c) 300 내지 850℃의 온도로 어닐링 처리를 하는 공정을 포함하는, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 공정(a)에서 사용되는 실리콘 화합물은, 모노실란, 디실란, SiH2C12, SiF4등의 무기실란 화합물, 및 CH3SiH3, 트리프로필실란, 테트라에톡시실란 등의 유기실란 화합물로부터 선택되는 적어도 1종인, 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 공정(a)은, 상기 실리콘 화합물이 무기실란 화합물로서, 0 내지 20℃의 온도 조건하에서 감압 화학 기상 성장법에 의해서 행하여지는, 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 공정(a)은, 상기 실리콘 화합물이 유기실란 화합물로서, 100 내지 150℃의 온도 조건하에서 감압 화학 기상 성장법에 의해서 행해지는, 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(b)은, 300 내지 450℃의 온도 조건하에서 플라즈마 화학 기상 성장법에 의해서 행해지는, 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 공정(b)에서 사용되는 상기 산소를 포함하는 화합물은 일산화 이질소인, 반도체 장치의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(b)은, 300 내지 550℃의 온도 조건하에서 상압 화학 기상 성장법에 의해서 행하여지는, 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 공정(b)에서 사용되는 상기 산소를 포함하는 화합물은 오존인, 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(b)에서, 상기 제 2 실리콘 산화막을 성막하기 전에, 상기 제 1 실리콘 산화막을 오존 분위기에 쐬는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(a) 전에, 실리콘 화합물, 및 산소 및 산소를 포함하는 화합물의 적어도 1종을 화학 기상 성장법에 의해서 반응시켜 베이스층으로 이루어지는 실리콘 산화막을 형성하는, 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(c)에서의 어닐링 처리는, 연속적 또는 단속적으로 온도를 상승함으로써 행해지는, 반도체 장치의 제조 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 스루홀은 그 상단부로부터 저부를 향하여 조금씩 구경이 작아지는 테이퍼 형상인, 반도체 장치의 제조 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전막은, 200℃ 이하의 온도로, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 1 알루미늄막을 형성하고, 그 후, 300℃ 이상의 온도로, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 2 알루미늄막을 형성하는, 반도체 장치의 제조 방법.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(b)에 있어서 사용되는 불순물은 인인, 반도체 장치의 제조 방법.
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