CN106024870A - 包括栅极接触部分的半导体器件 - Google Patents

包括栅极接触部分的半导体器件 Download PDF

Info

Publication number
CN106024870A
CN106024870A CN201610173543.2A CN201610173543A CN106024870A CN 106024870 A CN106024870 A CN 106024870A CN 201610173543 A CN201610173543 A CN 201610173543A CN 106024870 A CN106024870 A CN 106024870A
Authority
CN
China
Prior art keywords
gate electrode
semiconductor device
gate
described gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610173543.2A
Other languages
English (en)
Other versions
CN106024870B (zh
Inventor
尹彰燮
权赫基
金珉彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106024870A publication Critical patent/CN106024870A/zh
Application granted granted Critical
Publication of CN106024870B publication Critical patent/CN106024870B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了包括栅极接触部分的半导体器件。半导体器件包括衬底。半导体器件包括在衬底上的栅电极。半导体器件包括在栅电极上的栅极接触部分。在一些实施例中，鳍形主体从衬底突出，并且栅电极位于鳍形主体上。而且，在一些实施例中，栅极接触部分部分地位于栅电极中。

Description

包括栅极接触部分的半导体器件
相关申请的交叉引用
本专利申请要求于2015年3月25日在韩国知识产权局提交的韩国专利申请No.10-2015-0041667的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及半导体器件。
背景技术
由于包括小尺寸、多功能和/或低成本在内的特征，半导体器件已被认为是电子工业中的重要元件。可将半导体器件分为用于存储数据的存储器器件、用于处理数据的逻辑器件以及包括存储器元件和逻辑元件二者的混合器件。为了满足对高速和/或低功耗的电子器件的增长的需求，提供具有高可靠性、高性能和/或多功能的半导体器件可以是有帮助的。为了满足这些技术规格/需求，提高了半导体器件的复杂度和/或集成密度。
发明内容
本发明构思的示例实施例可提供具有改进的电阻特性的半导体器件及其制造方法。一些示例实施例可提供相对容易地制造半导体器件的方法以及通过该方法制造的半导体器件。
根据本发明构思的一些示例实施例，一种半导体器件可包括衬底，该衬底包括通过器件隔离层限定的有源图案。有源图案可沿着一个方向延伸。所述半导体器件可包括在有源图案和器件隔离层上的栅电极。所述半导体器件可包括栅极接触部分，栅极接触部分位于有源图案之间的器件隔离层上，并且连接至栅电极。栅极接触部分可包括与栅电极接触的主体部分和从主体部分沿着栅电极的侧壁朝着器件隔离层延伸的延伸部分。
在一些示例实施例中，主体部分的底表面可比栅电极的顶表面更低。在一些示例实施例中，有源图案中的每一个可包括通过器件隔离层暴露的有源鳍，并且延伸部分的底表面可比有源鳍的顶表面更低。而且，延伸部分的底表面可位于比器件隔离层的顶表面的水平更高的水平。
根据一些示例实施例，所述半导体器件可包括在栅电极的侧壁上的栅极间隔件。栅极间隔件的至少一部分可介于栅电极的侧壁与延伸部分之间。在一些示例实施例中，所述半导体器件可包括邻近栅电极和栅极间隔件的层间绝缘层。栅极接触部分可穿过层间绝缘层并且可连接至栅电极，并且层间绝缘层的至少一部分可介于栅电极的侧壁与延伸部分之间。而且，所述半导体器件可包括在栅电极的侧壁与栅极间隔件之间的栅极绝缘图案。栅极绝缘图案可在栅电极与衬底之间延伸。
在一些示例实施例中，延伸部分可为第一延伸部分，并且栅极接触部分可包括沿着栅电极的相对侧壁朝着器件隔离层延伸的第二延伸部分。在一些示例实施例中，所述半导体器件可包括在栅电极的两个侧壁上的栅极间隔件。该栅极间隔件之一可介于第一延伸部分与栅电极之间，并且该栅极间隔件中的另一个可介于第二延伸部分与栅电极之间。
根据一些示例实施例，所述半导体器件可包括邻近栅电极和栅极间隔件的层间绝缘层。栅极接触部分可穿过层间绝缘层并且可连接至栅电极，并且层间绝缘层的至少一部分可介于第一延伸部分与栅电极之间以及介于第二延伸部分与栅电极之间。
在一些示例实施例中，所述半导体器件可包括在衬底与栅电极之间的栅极绝缘图案。栅极绝缘图案可在栅电极的两个侧壁与栅极间隔件之间延伸。
根据一些示例实施例，有源图案的延伸方向可为第一方向。有源图案可沿着与第一方向交叉的第二方向彼此间隔开。栅电极可包括沿着第二方向延伸并且沿着第一方向彼此间隔开的多个栅电极。栅极接触部分可沿着第一方向延伸，并且可连接至所述多个栅电极中的每一个。栅极接触部分的主体部分可沿着第一方向延伸并且可与所述多个栅电极接触。而且，栅极接触部分的延伸部分可包括多个延伸部分，各个延伸部分朝着栅电极之间的器件隔离层延伸。
在一些示例实施例中，所述半导体器件可包括在栅电极的两侧位于有源图案上的源极/漏极区以及连接至源极/漏极区的源极/漏极接触部分。栅极接触部分的顶表面可与源极/漏极接触部分的顶表面共面。在一些示例实施例中，源极/漏极接触部分和栅极接触部分可包括实质上相同的材料。而且，所述半导体器件可包括在源极/漏极区与源极/漏极接触部分之间的导电图案。源极/漏极接触部分可通过导电图案电连接至源极/漏极区。
根据一些示例实施例，一种半导体器件可包括在衬底上的栅电极。所述半导体器件可包括在栅电极的侧壁上的栅极间隔件。所述半导体器件可包括在栅电极和栅极间隔件上的层间绝缘层以及穿过层间绝缘层并且连接至栅电极的栅极接触部分。栅极接触部分可包括与栅电极接触的主体部分和沿着栅电极的侧壁朝着衬底延伸的延伸部分，并且栅极间隔件的至少一部分和层间绝缘层的至少一部分可介于栅电极与栅极接触部分的延伸部分之间。
在一些示例实施例中，栅极接触部分的主体部分的底表面可位于比栅电极的顶表面的水平更低的水平。在一些示例实施例中，所述半导体器件可包括位于衬底上以限定有源图案的器件隔离层。栅电极可在有源图案和器件隔离层上方延伸，并且栅极接触部分可位于器件隔离层上。
根据一些示例实施例，有源图案可具有通过器件隔离层暴露的顶表面。栅极接触部分的延伸部分的底表面的第一水平可比有源图案的顶表面的第二水平更低并且可比器件隔离层的顶表面的第三水平更高。而且，所述半导体器件可包括：源极/漏极区，其在栅电极的两侧位于有源图案上；以及源极/漏极接触部分，其连接至源极/漏极区。栅极接触部分的顶表面可与源极/漏极接触部分的顶表面共面。
根据一些示例实施例，一种半导体器件可包括衬底，衬底具有从其突出的鳍形主体。所述半导体器件可包括在鳍形主体上的栅电极。所述半导体器件可包括栅极接触部分，栅极接触部分部分地在栅电极中并且部分地在栅电极以外。在一些实施例中，栅极接触部分的一部分可位于栅电极的凹陷中。在一些实施例中，栅极接触部分的该部分可位于栅电极的三个表面上。
在一些示例实施例中，所述半导体器件可包括绝缘层，并且栅极接触部分的位于栅电极的凹陷中的那部分可为栅极接触部分的第一部分。栅极接触部分可包括位于绝缘层中的第二部分。
根据一些示例实施例，鳍形主体可为在半导体器件的PMOSFET区中的第一鳍形主体，并且半导体器件可包括第二鳍形主体，第二鳍形主体在半导体器件的NMOSFET区中。当在平面图中看时，栅极接触部分可分别在PMOSFET区的第一鳍形主体与NMOSFET区的第二鳍形主体之间延伸。
附图说明
将从以下结合附图进行的简单描述中更清楚地理解示例实施例。附图代表如本文所述的非限制性示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体器件的平面图。
图2是示出根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。
图3A、图3B和图3C分别是沿着图2的线I-I'、II-II'和III-III'截取的剖视图。
图4A、图5A、图6A、图7A、图8A和图9A是对应于图2的线I-I'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。
图4B、图5B、图6B、图7B、图8B和图9B是对应于图2的线II-II'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。
图4C、图5C、图6C、图7C、图8C和图9C是对应于图2的线III-III'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。
图10是示出根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。
图11A、图11B和图11C分别是沿着图10的线I-I'、II-II'和III-III'截取的剖视图。
图12至图15、图16A至图16C和图17A至图17C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图18是示出根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。
图19A、图19B和图19C分别是沿着图18的线I-I'、II-II'和III-III'截取的剖视图。
图20至图23、图24A至图24C和图25A至图25C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。
图26是根据本发明构思的一些示例实施例的沿着图2的线I-I'截取的剖视图。
图27是示出根据本发明构思的一些示例实施例的半导体器件的有源图案的示意图。
图28是示出根据本发明构思的一些示例实施例的半导体器件的有源图案的示意图。
图29是示出包括根据本发明构思的一些示例实施例的半导体器件的电子系统的示例的框图。
图30是示出包括根据本发明构思的一些示例实施例的半导体器件的电子装置的示例的框图。
图31至图33是示出包括根据本发明构思的一些示例实施例的半导体器件的多媒体装置的一些示例的图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的书面说明。然而，这些附图不一定按照比例绘制，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为局限或限制通过示例实施例包含的值或特性的范围。例如，为了清楚起见，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
下面参照附图描述示例实施例。在不脱离本公开的精神和教导的情况下，许多不同的形式和实施例都是可能的，因此本公开不应理解为限于本文阐述的示例实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本公开的范围传递给本领域技术人员。在图中，为了清楚起见，可夸大层和区的大小和相对大小。相同的附图标记在说明书中始终用于指代相同的元件。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包含”、“包含……的”、“包括”和/或“包括……的”当用于本说明书中时，指明存在所列特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、步骤、操作、元件、组件和/或它们的组。
应该理解，当元件被称作“耦接至”、“连接至”或“响应于”另一元件或者“位于”另一元件“上”时，其可直接耦接至、连接至或响应于另一元件或直接位于另一元件上，或者也可存在中间元件。相反，当元件被称作“直接耦接至”、“直接连接至”或“直接响应于”另一元件或者“直接位于”另一元件“上”时，不存在中间元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与其它元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语可相应地解释。
本文参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图来描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，本发明构思的示例实施例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
应该理解，虽然本文中可使用术语第一、第二等等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，“第一”元件可被称作“第二”元件，而不脱离当前实施例的教导。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该理想化地或过于正式地解释它们，除非本文中明确这样定义。
如通过本发明的实体应该理解，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路之类的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可沿着不一定正交的两个不同的方向复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照基于微电子器件的功能性的阵列和/或二维图案来布置的多个器件。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。
因此，本文所示的剖视图对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中沿着三个不同方向延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
图1是示出根据本发明构思的一些示例实施例的半导体器件的平面图。
参照图1，根据本发明构思的一些示例实施例的半导体器件可包括设置在衬底上的多个逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每一个可包括多个晶体管。作为一个示例，半导体器件可包括第一逻辑单元C1、沿着第一方向D1与第一逻辑单元C1间隔开的第二逻辑单元C2、沿着与第一方向D1交叉的第二方向D2与第一逻辑单元C1间隔开的第三逻辑单元C3和沿着第二方向D2与第二逻辑单元C2间隔开的第四逻辑单元C4。逻辑单元C1、C2、C3和C4中的每一个可包括彼此通过器件隔离层ST分离开的各有源区。各有源区可包括彼此通过器件隔离层ST分离开的PMOSFET区PR和NMOSFET区NR。
作为一个示例，PMOSFET区PR和NMOSFET区NR可沿着第二方向D2彼此间隔开。第一逻辑单元C1的PMOSFET区PR可布置为沿着第一方向D1邻近于第二逻辑单元C2的PMOSFET区PR。在本申请中，逻辑单元可指被构造为执行布尔逻辑功能(例如，如在INVERTER电路、AND电路、OR电路、NAND电路、NOR电路等中)或存储功能(例如，如在FLIP-FLOP电路中)的单元。此外，逻辑单元的数量可相对于附图中所示的数量不同地改变。
图2是示出根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。图3A、图3B和图3C分别是沿着图2的线I-I'、II-II'和III-III'截取的剖视图。本发明构思的本质表示，虽然本文中将参照图1的第一逻辑单元C1来描述本发明构思的一些实施例，但是图1的其它逻辑单元可具有与第一逻辑单元C1的结构基本相同或相似的结构。
参照图1、图2、图3A、图3B和图3C，第一逻辑单元C1可包括彼此通过器件隔离层ST间隔开的PMOSFET区PR和NMOSFET区NR。此外，第一逻辑单元C1可通过器件隔离层ST与相邻的逻辑单元C2、C3和C4隔离开。器件隔离层ST可包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可将PMOSFET区PR与NMOSFET区NR分离，并且第二器件隔离层ST2可将第一逻辑单元C1与相邻的逻辑单元C2、C3和C4分离。第一器件隔离层ST1可连接至第二器件隔离层ST2，以形成单个连续的绝缘层。器件隔离层ST可形成在衬底100的顶部。在示例实施例中，衬底100可为硅衬底、锗衬底或绝缘体上硅(SOI)衬底。器件隔离层ST可由氧化硅层形成或包括氧化硅层。
在示例实施例中，PMOSFET区PR和NMOSFET区NR可在第一器件隔离层ST1介于它们之间的情况下沿着第二方向D2彼此间隔开。虽然将PMOSFET区PR和NMOSFET区NR中的每一个示为单个区，但是其可包括彼此通过第一器件隔离层ST1分离开的多个区。
第一逻辑单元C1可包括设置在衬底100上以平行于第一方向D1延伸的多个有源图案AP。有源图案AP可沿着第二方向D2排列。在示例实施例中，沿着第一方向D1延伸的第三器件隔离层ST3可设置在有源图案AP中的每一个的两侧。在示例实施例中，有源图案AP中的每一个可包括通过第三器件隔离层ST3暴露出来(例如，突出至第三器件隔离层ST3以外)的上部(下文中，称为有源鳍AF)，但是本发明构思的示例实施例可不限于此。例如，有源图案AP可具有与第三器件隔离层ST3的顶表面基本共面的顶表面。
第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3之间可存在深度差异，或者在它们的底表面的竖直位置可存在差异。在示例实施例中，第三器件隔离层ST3可具有比第一器件隔离层ST1和第二器件隔离层ST2的深度更小(例如，更浅)的深度。在这种情况下，第三器件隔离层ST3可通过与用于第一器件隔离层ST1和第二器件隔离层ST2的工艺不同的工艺来形成。在一些示例实施例中，第三器件隔离层ST3可在形成第一器件隔离层ST1和第二器件隔离层ST2时同时形成。在这种情况下，第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3可具有实质上相同的深度。
有源图案AP可设置在PMOSFET区PR和NMOSFET区NR中的每一个上。如图2所示，三个有源图案AP可设置在有源区PR和NR中的每一个上，但是本发明构思的示例实施例可不限于此。
栅电极GE可设置在有源图案AP上，以与有源图案AP交叉并且沿着第二方向D2延伸。栅电极GE可沿着第一方向D1排列。
栅电极GE中的每一个可平行于第二方向D2延伸，从而与PMOSFET区PR和NMOSFET区NR交叉。栅极绝缘图案GI可分别设置在栅电极GE下方，并且封盖图案CAP可分别设置在各栅电极GE上。栅极间隔件GSP可设置在栅电极GE中的每一个的两侧。在一些示例实施例中，栅极绝缘图案GI可在各个栅电极GE与同其邻近的栅极间隔件GSP之间延伸。
栅电极GE中的每一个可包括与NMOSFET区NR交叉的第一栅电极GE1和与PMOSFET区PR交叉的第二栅电极GE2。第一栅电极GE1和第二栅电极GE2可在第一器件隔离层ST1上彼此接触以形成接合部分。第一栅电极GE1的功函数可与第二栅电极GE2的功函数不同。栅极绝缘图案GI可包括分别设置在第一栅电极GE1和第二栅电极GE2下方的第一栅极绝缘图案GI1和第二栅极绝缘图案GI2。第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可彼此连续地连接，以形成单个主体。
栅电极GE可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。作为一个示例，在栅电极GE包括金属和导电金属氮化物(例如，钨(W)和氮化钛(TiN))的情况下，第二栅电极GE2中的金属氮化物的浓度可高于第一栅电极GE1中的金属氮化物的浓度。栅极绝缘图案GI可包括氧化硅层、氧氮化硅层或介电常数高于氧化硅层的介电常数的高k电介质中的至少一个。例如，封盖图案CAP和栅极间隔件GSP中的每一个可包括氧化硅层、氮化硅层或者氧氮化硅层中的至少一个。
源极/漏极区SD可设置在位于栅电极GE中的每一个的两侧的有源图案AP的一些部分中。在一些示例实施例中，如图3A所示，源极/漏极区SD可为利用有源图案AP作为种子层生长的外延层。在这种情况下，PMOSFET区PR的源极/漏极区SD可被构造为引起压应变，而NMOSFET区NR的源极/漏极区SD可被构造为引起拉应变。作为一个示例，PMOSFET区PR的源极/漏极区SD可包括硅锗(SiGe)，而NMOSFET区NR的源极/漏极区SD可包括硅(Si)和/或碳化硅(SiC)。在一些示例实施例中，与图3A中所示的不同，源极/漏极区SD可为在位于栅电极GE中的每一个的两侧的有源鳍AF的一些部分中形成的杂质区。在这种情况下，PMOSFET区PR的源极/漏极区SD可为p型杂质区，而NMOSFET区NR的源极/漏极区SD可为n型杂质区。
有源图案AP可包括位于栅电极GE以下并且当在平面图中看时被栅电极GE重叠的上部(或者有源鳍AF)。有源图案AP的这种上部可用作晶体管的沟道区CH。
第一层间绝缘层110可设置在衬底100上，以覆盖栅电极GE和源极/漏极区SD。在一些示例实施例中，第一层间绝缘层110可设置在衬底100与封盖图案CAP之间。第一层间绝缘层110可包括氧化硅层或氧氮化硅层中的至少一个。导电图案TS可设置在栅电极GE中的每一个的两侧。导电图案TS可穿过封盖图案CAP和第一层间绝缘层110，并且可连接至源极/漏极区SD。在PMOSFET区PR上，导电图案TS中的每一个可被构造为将沿着第二方向D2彼此间隔开的源极/漏极区SD彼此连接，其中第三器件隔离层ST3/第一层间绝缘层110介于它们之间。导电图案TS可与源极/漏极区SD直接接触。NMOSFET区NR的源极/漏极区SD可按照相同方式通过导电图案TS彼此连接。换句话说，在NMOSFET区NR上，导电图案TS中的每一个可被构造为将沿着第二方向D2彼此分离开的源极/漏极区SD彼此连接。
导电图案TS可包括至少一种金属硅化物。例如，导电图案TS可包括硅化钛、硅化钽或硅化钨中的至少一个。导电图案TS还可包括至少一种金属。例如，导电图案TS还可包括钛、钽或钨中的至少一个。在一些示例实施例中，导电图案TS可包括金属硅化物层和设置在金属硅化物层上的金属层。
在一些示例实施例中，导电图案TS可具有与封盖图案CAP的顶表面基本共面的顶表面。
第二层间绝缘层120可设置在封盖图案CAP上。第二层间绝缘层120可包括氧化硅层或氧氮化硅层中的至少一个。
源极/漏极接触部分CA可设置在栅电极GE中的每一个的两侧。源极/漏极接触部分CA可穿过第二层间绝缘层120，并且可连接至导电图案TS。源极/漏极接触部分CA可通过导电图案TS电连接至源极/漏极区SD。源极/漏极接触部分CA的形状可不同地改变。作为一个示例，当在平面图中看时，源极/漏极接触部分CA可成形为类似于沿着第二方向D2延伸的杆。在一些实施例中，源极/漏极接触部分CA中的至少一个可在器件隔离层ST上方延伸，以将PMOSFET区PR的源极/漏极区SD与NMOSFET区NR的源极/漏极区SD连接。例如，源极/漏极接触部分CA可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。
至少一个栅极接触部分CB可设置在栅电极GE中的每一个上，并且电连接至栅电极GE中的每一个。栅极接触部分CB可穿过第二层间绝缘层120，并且可连接至对应的一个栅电极GE。
栅极接触部分CB可包括与对应的一个栅电极GE的上部接触的主体部分BP和从主体部分BP沿着对应的一个栅电极GE的两个侧壁朝着衬底100延伸的延伸部分EP。延伸部分EP可在对应的一个栅电极GE介于它们之间的情况下彼此间隔开。主体部分BP和延伸部分EP可连续地连接以形成单个主体。延伸部分EP中的每一个可具有布置为邻近于对应的一个栅电极GE的内侧壁EPi和布置为与内侧壁EPi相对的外侧壁EPj。主体部分BP的两个侧壁BPs可与延伸部分EP的外侧壁EPj分别对齐。如图3B所示，主体部分BP的底表面L1的高度可低于栅电极GE的最上面的顶表面GE_U的高度。
在一些示例实施例中，栅极接触部分CB可设置在位于邻近的一对有源图案AP之间的器件隔离层ST上。在这种情况下，延伸部分EP中的每一个可从主体部分BP沿着对应的一个栅电极GE的两个侧壁朝着器件隔离层ST延伸。作为一个示例，栅极接触部分CB可设置在位于PMOSFET区PR与NMOSFET区NR之间的第一器件隔离层ST1上。栅极接触部分CB可位于第一栅电极GE1与第二栅电极GE2之间的接合部分上，或位于第一栅电极GE1或第二栅电极GE2上。延伸部分EP中的每一个的底表面L2的高度可低于主体部分BP的底表面L1的高度。如图3A所示，延伸部分EP中的每一个的底表面L2的高度可比器件隔离层ST的顶表面ST_U的高度更高。另外，如图3A和图3B所示，延伸部分EP中的每一个的底表面L2的高度可低于有源图案AP中的每一个的顶表面AP_U(即，有源鳍AF的顶表面)的高度。
栅极间隔件GSP可介于栅电极GE中的每一个与延伸部分EP中的每一个之间。而且，第一层间绝缘层110的至少一部分也可介于栅电极GE中的每一个与延伸部分EP中的每一个之间。
源极/漏极接触部分CA的顶表面CA_U可布置在与栅极接触部分CB的顶表面CB_U的高度实质上相同的高度。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
源极/漏极接触部分CA和栅极接触部分CB可由相同材料形成或包括相同材料。栅极接触部分CB可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。
互连线可设置在衬底100上，并且可电连接至源极/漏极接触部分CA和栅极接触部分CB。互连线可分别连接至源极/漏极接触部分CA和栅极接触部分CB，因此，可将从外部传送(例如，从外部传送至该单元)的电压通过互连线施加至源极/漏极区SD和栅电极GE。
根据本发明构思的一些示例实施例，诸如图3B中所示，栅极接触部分CB的主体部分BP的底表面L1可低于栅电极GE的顶表面GE_U，因此，栅极接触部分CB的主体部分BP的至少一部分可插入/嵌入于栅电极GE中。这可引起栅极接触部分CB与栅电极GE之间的接触面积增大，因此引起栅极接触部分CB与栅电极GE之间的电阻减小。因此，可改进半导体器件的电阻特性。
图4A、图5A、图6A、图7A、图8A和图9A是对应于图2的线I-I'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。图4B、图5B、图6B、图7B、图8B和图9B是对应于图2的线II-II'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。图4C、图5C、图6C、图7C、图8C和图9C是对应于图2的线III-III'的剖视图，以示出根据本发明构思的一些示例实施例的制造半导体器件的方法。
参照图2、图4A、图4B和图4C，第一器件隔离层ST1和第二器件隔离层ST2可形成在衬底100上。在示例实施例中，例如，衬底100可为硅晶圆、锗晶圆或绝缘体上硅(SOI)晶圆。第一器件隔离层ST1可形成为沿着第一方向D1延伸，并将第一逻辑单元C1的PMOSFET区PR与第一逻辑单元C1的NMOSFET区NR分离。第二器件隔离层ST2可形成为沿着第一方向D1延伸，并且将第一逻辑单元C1与同其邻近的其它单元分离。下文中，图案或层的深度可指其沿着从衬底100的顶表面至衬底100的底表面的方向测量的竖直长度。在一些实施例中，与图中所示的不同，第二器件隔离层ST2的深度可大于第一器件隔离层ST1的深度。可通过浅沟槽隔离(STI)工艺形成第一器件隔离层ST1和第二器件隔离层ST2。
第三器件隔离层ST3可形成在衬底100上。第三器件隔离层ST3可形成为沿着第一方向D1延伸，以在PMOSFET区PR和NMOSFET区NR中限定有源图案AP。作为一个示例，有源图案AP中的每一个可包括通过第三器件隔离层ST3暴露的上部(即，有源鳍AF)。可通过浅沟槽隔离(STI)工艺形成第三器件隔离层ST3。在一些示例实施例中，第三器件隔离层ST3的深度可比第一器件隔离层ST1和第二器件隔离层ST2的对应的深度更小(例如，更浅)。可替换地，可利用相同工艺形成第一器件隔离层至第三器件隔离层(ST1、ST2和ST3)，并且在这种情况下，它们可具有实质上相同的深度。第一器件隔离层至第三器件隔离层(ST1、ST2和ST3)可由氧化硅层形成或者包括氧化硅层。
牺牲栅极图案102可形成在衬底100上，以与有源图案AP交叉并且沿着第二方向D2延伸。牺牲栅极图案102可平行于第二方向D2延伸，以与PMOSFET区PR和NMOSFET区NR交叉。牺牲栅极图案102可排列为沿着第一方向D1彼此间隔开。例如，牺牲栅极图案102可由多晶硅形成或者包括多晶硅。在示例实施例中，牺牲栅极图案102的形成可包括：在衬底100上按次序形成蚀刻停止层和牺牲栅极层，以覆盖有源图案AP；在牺牲栅极层上形成牺牲掩模图案；以及利用牺牲掩模图案作为蚀刻掩模将牺牲栅极层和蚀刻停止层图案化。结果，可分别在牺牲栅极图案102下方形成蚀刻停止图案。
栅极间隔件GSP可形成在牺牲栅极图案102的两个侧壁上。可通过形成间隔件层以覆盖牺牲栅极图案102以及各向异性地蚀刻间隔件层来形成栅极间隔件GSP。间隔件层可包括氧化硅层、氮化硅层或氧氮化硅层中的至少一个。
源极/漏极区SD可形成在牺牲栅极图案102的两侧的有源图案AP上。例如，如图4A所示，源极/漏极区SD的形成可包括：部分地去除在牺牲栅极图案102的两侧的有源鳍AF或有源图案AP的上部；以及利用已去除了上部的有源图案AP作为种子层执行选择性外延生长工艺。在这种情况下，PMOSFET区PR的源极/漏极区SD可形成为引起压应变，而NMOSFET区NR的源极/漏极区SD可形成为引起拉应变。作为一个示例，PMOSFET区PR的源极/漏极区SD可由硅锗(SiGe)形成，并且NMOSFET区NR的源极/漏极区SD可由碳化硅(SiC)形成。可替换地，与图4A中所示的不同，源极/漏极区SD的形成可包括：执行离子注入工艺以将掺杂物注射至在牺牲栅极图案102的两侧的有源鳍AF或有源图案AP的上部中。可按照p型的源极/漏极区SD形成在PMOSFET区PR中而n型的源极/漏极区SD形成在NMOSFET区NR中的方式执行离子注入工艺。
源极/漏极区SD可不形成在有源图案AP或有源鳍AF的位于牺牲栅极图案102下方并且在平面图中被牺牲栅极图案102重叠的那些部分中。
第一层间绝缘层110可形成在衬底100上，以覆盖牺牲栅极图案102。第一层间绝缘层110可包括氧化硅层或氧氮化硅层中的至少一个。可对第一层间绝缘层110执行平坦化工艺以暴露出牺牲栅极图案102的顶表面。
参照图2、图5A、图5B和图5C，可去除牺牲栅极图案102，以在栅极间隔件GSP之间形成间隙区104。间隙区104可形成为暴露出衬底100。在示例实施例中，间隙区104可包括暴露出衬底100的PMOSFET区PR的第一区104a和暴露出衬底100的NMOSFET区NR的第二区104b。间隙区104的形成可包括：执行被构造为相对于第一层间绝缘层110、栅极间隔件GSP和蚀刻停止图案具有蚀刻选择性的蚀刻处理，以去除牺牲栅极图案102；以及随后执行被构造为相对于第一层间绝缘层110、栅极间隔件GSP和衬底100具有蚀刻选择性的另一蚀刻处理，以去除蚀刻停止图案。然后，栅极绝缘层GIL可形成在第一层间绝缘层110上，以部分地填充间隙区104。
第一掩模图案M1可形成在栅极绝缘层GIL上，以填充间隙区104的第一区104a。第一掩模图案M1可形成在PMOSFET区PR上。例如，第一掩模图案M1可包括至少一种旋涂硬掩膜(SOH)材料。
在形成第一掩模图案M1之后，第一栅电极层GEL1可形成在栅极绝缘层GIL上，以填充剩余的第二区104b的空间。
参照图2、图6A、图6B和图6C，可去除第一掩模图案M1。例如，可通过灰化处理和/或剥离处理去除第一掩模图案M1。然后，第二掩模图案M2可形成在衬底100上以覆盖第一栅电极层GEL1。第二掩模图案M2可形成在NMOSFET区NR上。第二掩模图案M2可形成为暴露出PMOSFET区PR上的栅极绝缘层GIL和间隙区104的第一区104a。例如，第二掩模图案M2可包括至少一种旋涂硬掩膜(SOH)材料。
在形成第二掩模图案M2之后，第二栅电极层GEL2可形成在栅极绝缘层GIL上，以填充剩余的第一区104a的空间。
第二栅电极层GEL2可形成为具有与第一栅电极层GEL1的功函数不同的功函数。例如，第一栅电极层GEL1和第二栅电极层GEL2中的每一个可包括金属和导电金属氮化物(例如，W和TiN)，并且在这种情况下，第二栅电极层GEL2可按照其金属氮化物的浓度高于第一栅电极层GEL1的金属氮化物的浓度的方式形成。第一栅电极层GEL1和第二栅电极层GEL2可形成为在第一器件隔离层ST1上彼此接触，从而在第一器件隔离层ST1上形成接合部分。
参照图2、图7A、图7B和图7C，可去除第二掩模图案M2。例如，可通过灰化处理和/或剥离处理去除第二掩模图案M2。
然后，可对第一栅电极层GEL1和第二栅电极层GEL2以及栅极绝缘层GIL执行平坦化工艺，以暴露出第一层间绝缘层110的顶表面。作为平坦化工艺的结果，栅极间隔件GSP的顶表面也可被暴露出来。可执行平坦化工艺，直至第一栅电极层GEL1和第二栅电极层GEL2在间隙区104中具有期望厚度为止。结果，第一栅电极GE1可形成为跨过NMOSFET区NR，并且第二栅电极GE2可形成为跨过PMOSFET区PR。另外，作为平坦化工艺的结果，第一栅极绝缘图案GI1可形成在第一栅电极GE1的下方，并且第二栅极绝缘图案GI2可形成在第二栅电极GE2的下方。第一栅极绝缘图案GI1可在第一栅电极GE1与栅极间隔件GSP之间延伸，并且第二栅极绝缘图案GI2可在第二栅电极GE2与栅极间隔件GSP之间延伸。第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可彼此连续地连接，以形成单个主体。
可按照第一栅电极GE1和第一栅极绝缘图案GI1具有彼此共面的顶表面并且第二栅电极GE2和第二栅极绝缘图案GI2具有彼此基本共面的顶表面的方式执行平坦化工艺。而且，可按照第一栅电极GE1和第二栅电极GE2以及第一栅极绝缘图案GI1和第二栅极绝缘图案GI2具有与第一层间绝缘层110的顶表面实质上共面的顶表面的方式执行平坦化工艺。
然后，封盖图案CAP可形成在第一层间绝缘层110上。封盖图案CAP可形成为覆盖第一栅电极GE1和第二栅电极GE2的顶表面、第一栅极绝缘图案GI1和第二栅极绝缘图案GI2的顶表面以及栅极间隔件GSP的顶表面，并且可延伸以覆盖第一层间绝缘层110的顶表面。
第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可构成栅极绝缘图案GI，并且第一栅电极GE1和第二栅电极GE2可构成栅电极GE。栅极间隔件GSP可设置在栅电极GE的两个侧壁上，并且封盖图案CAP可设置在栅电极GE的顶表面上。
导电图案TS可形成为在栅电极GE的两侧穿过封盖图案CAP和第一层间绝缘层110，并且可连接至源极/漏极区SD。导电图案TS的形成可包括：形成凹进区R以在栅电极GE的两侧穿过封盖图案CAP和第一层间绝缘层110以及暴露出源极/漏极区SD；在封盖图案CAP上形成导电层以填充凹进区R；以及平坦化导电层，以暴露出封盖图案CAP。在示例实施例中，如图7A所示，可在用于形成凹进区R的蚀刻处理中去除源极/漏极区SD的上部。
导电图案TS可由至少一种金属硅化物形成或者包括至少一种金属硅化物。例如，导电图案TS可包括硅化钛、硅化钽或硅化钨中的至少一个。导电图案TS还可包括至少一种金属。例如，导电图案TS还可包括钛、钽或钨中的至少一个。在示例实施例中，导电图案TS可包括金属硅化物层和设置在金属硅化物层上的金属层。
在PMOSFET区PR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。在NMOSFET区NR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。
第二层间绝缘层120可形成在设有导电图案TS的结构上。第二层间绝缘层120可包括氧化硅层或氧氮化硅层。
第二层间绝缘层120可被图案化以在栅电极GE的两侧上形成暴露出导电图案TS的源极/漏极接触孔H1。源极/漏极接触孔H1中的每一个可形成为沿着导电图案TS中的每一个的顶表面延伸。例如，源极/漏极接触孔H1中的每一个可沿着第二方向D2延伸。在一些实施例中，源极/漏极接触孔H1中的至少一个可延伸至器件隔离层ST上的区域，并且可暴露出PMOSFET区PR和NMOSFET区NR上的导电图案TS。
参照图2、图8A、图8B和图8C，可在第二层间绝缘层120上形成掩模层M3以填充源极/漏极接触孔H1。例如，掩模层M3可由至少一种旋涂硬掩膜(SOH)材料形成或者包括至少一种旋涂硬掩膜(SOH)材料。
掩模层M3和第二层间绝缘层120可被图案化以形成暴露出栅电极GE的顶表面的栅极接触孔H2。栅极接触孔H2可与源极/漏极接触孔H1间隔开地形成。
栅极接触孔H2可包括暴露出栅电极GE的主体孔BH和从主体孔BH沿着栅电极GE的两个侧壁朝着衬底100延伸的延伸孔EH。主体孔BH和延伸孔EH可彼此连接。
栅极接触孔H2的形成可包括：执行相对于栅电极GE具有蚀刻选择性的蚀刻处理以图案化掩模层M3、第二层间绝缘层120和封盖图案CAP。在蚀刻处理中，可将栅电极GE的上部过度蚀刻，并且在这种情况下，主体孔BH的底表面H2_L1可形成在比栅电极GE的顶表面GE_U的水平更低的水平处。另外，在蚀刻处理中，可在栅电极GE的两侧将第一层间绝缘层110过度蚀刻。在利用相对于栅电极GE具有蚀刻选择性的蚀刻条件执行蚀刻处理的情况下，在蚀刻处理中，第一层间绝缘层110的蚀刻率可高于栅电极GE的蚀刻率。因此，如图8C所示，延伸孔可形成为具有布置为比主体孔BH的底表面H2_L1更低的底表面H2_L2。在示例实施例中，延伸孔EH的底表面H2_L2的水平或高度可比器件隔离层ST的顶表面ST_U的水平或高度更高，并且可比有源鳍AF或有源图案AP的顶表面AP_U的水平或高度更低。
延伸孔EH与栅电极GE可通过介于它们之间的栅极间隔件GSP间隔开。第一层间绝缘层110的至少一部分可介于延伸孔EH与栅电极GE之间。
根据本发明构思的一些示例实施例，在用于形成栅极接触孔H2的蚀刻处理中，第一层间绝缘层110的蚀刻率可比栅电极GE的蚀刻率更快。在蚀刻处理中将栅电极GE过度蚀刻的情况下，主体孔BH可形成为具有比栅电极GE的顶表面GE_U更低的底表面H2_L1。换句话说，可执行过度蚀刻处理以增大栅电极GE的暴露的面积，并且因此可增大将在后续工艺中形成的栅极接触部分与栅电极GE之间的接触面积。
而且，使用过度蚀刻处理可按照将底表面H2_L2布置在比主体孔BH的底表面H2_L1更低而比器件隔离层ST的顶表面ST_U更高的水平处的方式来控制延伸孔EH的底表面H2_L2的高度。因此，可相对容易地制造增大了栅极接触部分与栅电极GE之间的接触面积的半导体器件。
换句话说，作为过度蚀刻处理的结果，可相对容易地实现/产生在栅极接触部分与栅电极之间具有低电阻的半导体器件。
参照图2、图9A、图9B和图9C，可去除掩模层M3。例如，可通过灰化处理和/或剥离处理去除掩模层M3。
返回参照图2、图3A、图3B和图3C，导电层可形成在第二层间绝缘层120上，以填充源极/漏极接触孔H1和栅极接触孔H2。例如，导电层可由掺杂的半导体、金属或导电金属氮化物中的至少一个形成或包括掺杂的半导体、金属或导电金属氮化物中的至少一个。可对导电层执行平坦化工艺以暴露出第二层间绝缘层120，并且因此分别在源极/漏极接触孔H1和栅极接触孔H2中形成源极/漏极接触部分CA和栅极接触部分CB。作为平坦化工艺的结果，源极/漏极接触部分CA和栅极接触部分CB可具有布置在实质上相同的高度的顶表面CA_U和顶表面CB_U。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
互连线可形成在衬底100上，并且可电连接至源极/漏极接触部分CA和栅极接触部分CB。互连线可分别通过源极/漏极接触部分CA和栅极接触部分CB连接至源极/漏极区SD和栅电极GE，因此，可将从外部传送(例如，从外部传送至所述单元)的电压通过互连线施加至源极/漏极区SD和栅电极GE。
图26是根据一些实施例的沿着图2的线I-I'截取的剖视图。为了使描述简单，先前参照图2、图3A、图3B和图3C描述的元件可通过相似或相同的附图标记指示，而不用重复对其进行重复描述。
在根据图26的一些实施例中，栅极接触部分CB的延伸部分EP中的每一个可具有朝着器件隔离层ST变细的端部部分。例如，延伸部分EP中的每一个可按照其端部部分具有朝着器件隔离层ST大致变细的尖结构的方式设置。例如，参照图8A，与图8A所示的延伸孔EH的平坦下部区域相比，栅极接触孔H2的延伸孔EH可形成为具有朝着器件隔离层ST变细的下部区域。
图10是示出了根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。图11A、图11B和图11C分别是沿着图10的线I-I'、II-II'和III-III'截取的剖视图。为了使描述简单，先前参照图2、图3A、图3B和图3C描述的元件可通过相似或相同的附图标记指示，而不用重复对其进行重复描述。
参照图1、图10、图11A、图11B和图11C，至少一个栅极接触部分CB可设置在栅电极GE中的每一个上并且电连接至栅电极GE中的每一个。栅极接触部分CB可穿过第二层间绝缘层120，并且可连接至对应的一个栅电极GE。
根据一些实施例，栅极接触部分CB可包括与对应的一个栅电极GE的上部接触的主体部分BP和从主体部分BP沿着栅电极GE的一个侧壁朝着衬底100延伸的延伸部分EP。延伸部分EP可设为邻近于主体部分BP的一个侧壁BPs。主体部分BP和延伸部分EP可以连续方式连接，以形成单个主体。延伸部分EP可具有布置为邻近于对应的一个栅电极GE的内侧壁EPi和布置为与内侧壁EPi相对的外侧壁EPj。主体部分BP的侧壁BPs之一可与延伸部分EP的外侧壁EPj对齐。如图11B所示，主体部分BP的底表面L1的高度可低于栅电极GE的最上面的顶表面GE_U的高度。
在一些示例实施例中，栅极接触部分CB可设置在位于邻近的一对有源图案AP之间的器件隔离层ST上。在这种情况下，延伸部分EP可沿着栅电极GE中的每一个的侧壁从主体部分BP朝着器件隔离层ST延伸。作为一个示例，栅极接触部分CB可设置在位于PMOSFET区PR与NMOSFET区NR之间的第一器件隔离层ST1上。栅极接触部分CB可位于分别设置在NMOSFET区NR和PMOSFET区PR上的第一栅电极GE1与第二栅电极GE2之间的接合部分上，或者位于第一栅电极GE1或第二栅电极GE2上。如参照图3A的描述，延伸部分EP的底表面L2的高度可高于器件隔离层ST的顶表面ST_U的高度。另外，如图3A和图11B/图11C所示，延伸部分EP的底表面L2的高度可低于有源图案AP中的每一个的顶表面AP_U(即，有源鳍AF的顶表面)的高度。
栅极间隔件GSP可介于栅电极GE中的每一个的侧壁与延伸部分EP之间。而且，第一层间绝缘层110的至少一部分也可介于栅电极GE中的每一个的侧壁与延伸部分EP之间。
源极/漏极接触部分CA的顶表面CA_U可布置在与栅极接触部分CB的顶表面CB_U的高度实质上相同的高度。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
源极/漏极接触部分CA和栅极接触部分CB可由相同材料形成或包括相同材料。栅极接触部分CB可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。
图12至图15、图16A至图16C和图17A至图17C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。详细地说，图16A和图17A是对应于图10的线I-I'的剖视图，并且图16B和图17B是对应于图10的线II-II'的剖视图。图12至图15、图16C和图17C是对应于图10的线III-III'的剖视图。为了使描述简单，可通过相似或相同的附图标记指示先前参照图4A至图9C描述的元件或步骤，而不用重复对其进行重复描述。
参照图10、图4A、图4B和图12，第一器件隔离层ST1和第二器件隔离层ST2可形成在衬底100上。第一器件隔离层ST1可形成为沿着第一方向D1延伸，并且将第一逻辑单元C1的PMOSFET区PR和NMOSFET区NR彼此分离。第二器件隔离层ST2可形成为沿着第一方向D1延伸，并且将第一逻辑单元C1与同其邻近的其它逻辑单元分离。第三器件隔离层ST3可形成在衬底100上。第三器件隔离层ST3可形成为沿着第一方向D1延伸，并且在PMOSFET区PR和NMOSFET区NR中限定有源图案AP。作为一个示例，有源图案AP中的每一个可包括通过第三器件隔离层ST3暴露的上部(即，有源鳍AF)。
牺牲栅极图案102可形成在衬底100上，以与有源图案AP交叉并且沿着第二方向D2延伸。牺牲栅极图案102可平行于第二方向D2延伸，以与PMOSFET区PR和NMOSFET区NR交叉。牺牲栅极图案102可排列为沿着第一方向D1彼此间隔开。栅极间隔件GSP可形成在牺牲栅极图案102的两个侧壁上。
源极/漏极区SD可在牺牲栅极图案102的两侧形成在有源图案AP上。例如，如图4A所示，源极/漏极区SD的形成可包括：部分地去除在牺牲栅极图案102的两侧的有源鳍AF或有源图案AP的上部；以及利用已去除了上部的有源图案AP作为种子层执行选择性外延生长工艺。源极/漏极区SD可不形成在位于牺牲栅极图案102下方并且在平面图中与牺牲栅极图案102重叠的有源图案AP或有源鳍AF的那些部分中。
第一层间绝缘层110可形成在衬底100上，以覆盖牺牲栅极图案102。可对第一层间绝缘层110执行平坦化工艺以暴露出牺牲栅极图案102的顶表面。
参照图10、图5A、图5B和图13，可去除牺牲栅极图案102以在栅极间隔件GSP之间形成间隙区104。间隙区104可形成为暴露出衬底100。在示例实施例中，间隙区104可包括暴露出衬底100的PMOSFET区PR的第一区104a和暴露出衬底100的NMOSFET区NR的第二区104b。然后，栅极绝缘层GIL可形成在第一层间绝缘层110上，以部分地填充间隙区104。
第一掩模图案M1可形成在栅极绝缘层GIL上，以填充间隙区104的第一区104a。第一掩模图案M1可形成在PMOSFET区PR上。在形成第一掩模图案M1之后，第一栅电极层GEL1可形成在栅极绝缘层GIL上，以填充剩余的第二区104b的空间。
参照图10、图6A、图6B和图14，可去除第一掩模图案M1。然后，第二掩模图案M2可形成在衬底100上，以覆盖第一栅电极层GEL1。第二掩模图案M2可形成在NMOSFET区NR上。第二掩模图案M2可形成为暴露出PMOSFET区PR上的栅极绝缘层GIL和间隙区104的第一区104a。
在形成第二掩模图案M2之后，第二栅电极层GEL2可形成在栅极绝缘层GIL上以填充剩余的第一区104a的空间。
参照图10、图7A、图7B和图15，可去除第二掩模图案M2。然后，可对第一栅电极层GEL1和第二栅电极层GEL2以及栅极绝缘层GIL执行平坦化工艺，以暴露出第一层间绝缘层110的顶表面。作为平坦化工艺的结果，栅极间隔件GSP的顶表面也可被暴露出来。可执行平坦化工艺直至第一栅电极层GEL1和第二栅电极层GEL2在间隙区104中具有期望厚度为止。结果，第一栅电极GE1可形成为跨过NMOSFET区NR，并且第二栅电极GE2可形成为跨过PMOSFET区PR。另外，作为平坦化工艺的结果，第一栅极绝缘图案GI1可形成在第一栅电极GE1下方，并且第二栅极绝缘图案GI2可形成在第二栅电极GE2下方。第一栅极绝缘图案GI1可在第一栅电极GE1与栅极间隔件GSP之间延伸，并且第二栅极绝缘图案GI2可在第二栅电极GE2与栅极间隔件GSP之间延伸。第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可彼此连续地连接，以形成单个主体。
可按照第一栅电极GE1和第一栅极绝缘图案GI1具有彼此共面的顶表面以及第二栅电极GE2和第二栅极绝缘图案GI2具有彼此基本共面的顶表面的方式来执行平坦化工艺。而且，可按照第一栅电极GE1和第二栅电极GE2以及第一栅极绝缘图案GI1和第二栅极绝缘图案GI2具有与第一层间绝缘层110的顶表面基本共面的顶表面的方式来执行平坦化工艺。
封盖图案CAP可形成在第一层间绝缘层110上。封盖图案CAP可形成为覆盖第一栅电极GE1和第二栅电极GE2的顶表面、第一栅极绝缘图案GI1和第二栅极绝缘图案GI2的顶表面以及栅极间隔件GSP的顶表面，并且可延伸以覆盖第一层间绝缘层110的顶表面。
第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可构成栅极绝缘图案GI，并且第一栅电极GE1和第二栅电极GE2可构成栅电极GE。栅极间隔件GSP可设置在栅电极GE的两个侧壁上，并且封盖图案CAP可设置在栅电极GE的顶表面上。
导电图案TS可形成为在栅电极GE的两侧穿过封盖图案CAP和第一层间绝缘层110，并且可连接至源极/漏极区SD。在PMOSFET区PR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。在NMOSFET区NR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。
第二层间绝缘层120可形成在设有导电图案TS的结构上。第二层间绝缘层120可被图案化以形成在栅电极GE的两侧暴露出导电图案TS的源极/漏极接触孔H1。源极/漏极接触孔H1中的每一个可形成为沿着导电图案TS中的每一个的顶表面延伸。例如，源极/漏极接触孔H1中的每一个可沿着第二方向D2延伸。在一些实施例中，源极/漏极接触孔H1中的至少一个可延伸至器件隔离层ST上的区域，并且可暴露出PMOSFET区PR和NMOSFET区NR上的导电图案TS。
参照图10、图16A、图16B和图16C，掩模层M3可形成在第二层间绝缘层120上，以填充源极/漏极接触孔H1。掩模层M3和第二层间绝缘层120可被图案化以形成暴露出栅电极GE的顶表面的栅极接触孔H2。栅极接触孔H2可形成为与源极/漏极接触孔H1间隔开。
栅极接触孔H2可包括暴露出栅电极GE的主体孔BH和从主体孔BH沿着栅电极GE的一个侧壁朝着衬底100延伸的延伸孔EH。主体孔BH和延伸孔EH可彼此连接。
栅极接触孔H2的形成可包括：执行相对于栅电极GE具有蚀刻选择性的蚀刻处理，以将掩模层M3、第二层间绝缘层120和封盖图案CAP图案化。在蚀刻处理中，栅电极GE的上部可被过度蚀刻，并且在这种情况下，主体孔BH的底表面H2_L1可形成在比栅电极GE的顶表面GE_U的水平更低的水平处。另外，在蚀刻处理中，第一层间绝缘层110可在栅电极GE的一侧被过度蚀刻。在利用相对于栅电极GE具有蚀刻选择性的蚀刻条件执行蚀刻处理的情况下，在蚀刻处理中，第一层间绝缘层110的蚀刻率可高于栅电极GE的蚀刻率。因此，如图16C所示，延伸孔EH可形成为具有布置为比主体孔BH的底表面H2_L1更低的底表面H2_L2。在示例实施例中，延伸孔EH的底表面H2_L2的水平或高度可比器件隔离层ST的顶表面ST_U的水平或高度更高，并且可比有源鳍AF或有源图案AP的顶表面AP_U的水平或高度更低。
延伸孔EH与栅电极GE可通过介于它们之间的栅极间隔件GSP间隔开。第一层间绝缘层110的至少一部分可介于延伸孔EH与栅电极GE之间。
参照图10、图17A、图17B和图17C，可去除掩模层M3。
返回参照图10、图11A、图11B和图11C，导电层可形成在第二层间绝缘层120上，以填充源极/漏极接触孔H1和栅极接触孔H2。可对导电层执行平坦化工艺，以暴露出第二层间绝缘层120，以及分别在源极/漏极接触孔H1和栅极接触孔H2中形成源极/漏极接触部分CA和栅极接触部分CB。作为平坦化工艺的结果，源极/漏极接触部分CA和栅极接触部分CB可具有布置在实质上相同的高度的顶表面CA_U和顶表面CB_U。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
互连线可形成在衬底100上，并且可电连接至源极/漏极接触部分CA和栅极接触部分CB。互连线可分别通过源极/漏极接触部分CA和栅极接触部分CB连接至源极/漏极区SD和栅电极GE，因此，可将从外部传送(例如，从外部传送至所述单元)的电压通过互连线施加至源极/漏极区SD和栅电极GE。
图18是示出根据本发明构思的一些示例实施例的半导体器件的一部分(例如，对应于图1的第一逻辑单元C1)的平面图。图19A、图19B和图19C分别是沿着图18的线I-I'、线II-II'和线III-III'截取的剖视图。为了使描述简单，可通过相似或相同的附图标记指示先前参照图2、图3A、图3B和图3C描述的元件，而不用重复对其进行重复描述。
参照图1、图18、图19A、图19B和图19C，可将栅极接触部分CB设为电连接至多个栅电极GE。可将栅极接触部分CB设为穿过第二层间绝缘层120，并且可共同连接至所述多个栅电极GE。
根据一些实施例，栅极接触部分CB可包括主体部分BP和延伸部分EP。主体部分BP设为沿着第一方向D1延伸，并且与所述多个栅电极GE的上部接触。延伸部分EP中的每一个设置在所述多个栅电极GE之间，并且从主体部分BP朝着衬底100延伸。延伸部分EP可介于所述多个栅电极GE之间，并且主体部分BP和延伸部分EP可连续地连接以形成单个主体。如图19B所示，主体部分BP的底表面L1的高度可低于栅电极GE中的每一个的最上面的顶表面GE_U的高度。
在一些示例实施例中，栅极接触部分CB可设置在位于邻近的一对有源图案AP之间的器件隔离层ST上。在这种情况下，在所述多个栅电极GE之间，延伸部分EP可从主体部分BP朝着器件隔离层ST延伸。作为一个示例，栅极接触部分CB可设置在位于PMOSFET区PR与NMOSFET区NR之间的第一器件隔离层ST1上。栅极接触部分CB可位于第一栅电极GE1和第二栅电极GE2之间的接合部分上，或者位于第一栅电极GE1或第二栅电极GE2上。延伸部分EP中的每一个的底表面L2的高度可低于主体部分BP的底表面L1的高度。如图19A所示，延伸部分EP中的每一个的底表面L2的高度可高于器件隔离层ST的顶表面ST_U的高度。栅极间隔件GSP可介于延伸部分EP中的每一个与同其邻近的栅电极GE之间。
源极/漏极接触部分CA的顶表面CA_U可布置在与栅极接触部分CB的顶表面CB_U的高度实质上相同的高度。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
源极/漏极接触部分CA和栅极接触部分CB可由相同材料形成或者包括相同材料。栅极接触部分CB可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。
图20至图23、图24A至图24C和图25A至图25C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的剖视图。详细地说，图24A和图25A是对应于图18的线I-I'的剖视图，并且图24B和图25B是对应于图18的线II-II'的剖视图。图20至图23、图24C和图25C是对应于图18的线III-III'的剖视图。为了使描述简单，可通过相似或相同的附图标记指示先前参照图4A至图9C描述的元件或步骤，而不用重复对其进行重复描述。
参照图18、图4A、图4B和图20，第一器件隔离层ST1和第二器件隔离层ST2可形成在衬底100上。第一器件隔离层ST1可形成为沿着第一方向D1延伸，并且将第一逻辑单元C1的PMOSFET区PR与第一逻辑单元C1的NMOSFET区NR分离开。第二器件隔离层ST2可形成为沿着第一方向D1延伸，并且将第一逻辑单元C1与同其邻近的其它逻辑单元分离开。第三器件隔离层ST3可形成在衬底100上。第三器件隔离层ST3可形成为沿着第一方向D1延伸，并且在PMOSFET区PR和NMOSFET区NR中限定有源图案AP。作为一个示例，有源图案AP中的每一个可包括通过第三器件隔离层ST3暴露的上部(即，有源鳍AF)。
牺牲栅极图案102可形成在衬底100上以跨过有源图案AP，并且沿着第二方向D2延伸。牺牲栅极图案102可平行于第二方向D2延伸以跨过PMOSFET区PR和NMOSFET区NR。牺牲栅极图案102可排列为沿着第一方向D1彼此间隔开。栅极间隔件GSP可形成在牺牲栅极图案102的两个侧壁上。
源极/漏极区SD可在牺牲栅极图案102的两侧形成在有源图案AP上。例如，如图4A所示，源极/漏极区SD的形成可包括：在牺牲栅极图案102的两侧部分地去除有源鳍AF或有源图案AP的上部；以及利用已去除了上部的有源图案AP作为种子层执行选择性外延生长工艺。源极/漏极区SD可不形成在有源图案AP或有源鳍AF的位于牺牲栅极图案102下方并且在平面图中与牺牲栅极图案102重叠的那些部分中。
第一层间绝缘层110可形成在衬底100上，以覆盖牺牲栅极图案102。可对第一层间绝缘层110执行平坦化工艺，以暴露出牺牲栅极图案102的顶表面。
参照图18、图5A、图5B和图21，可去除牺牲栅极图案102，以在栅极间隔件GSP之间形成间隙区104。间隙区104可形成为暴露出衬底100。在示例实施例中，间隙区104可包括暴露出衬底100的PMOSFET区PR的第一区104a和暴露出衬底100的NMOSFET区NR的第二区104b。然后，栅极绝缘层GIL可形成在第一层间绝缘层110上，以部分地填充间隙区104。
第一掩模图案M1可形成在栅极绝缘层GIL上，以填充间隙区104的第一区104a。第一掩模图案M1可形成在PMOSFET区PR上。在形成第一掩模图案M1之后，第一栅电极层GEL1可形成在栅极绝缘层GIL上，以填充剩余的第二区104b的空间。
参照图18、图6A、图6B和图22，可去除第一掩模图案M1。然后，第二掩模图案M2可形成在衬底100上，以覆盖第一栅电极层GEL1。第二掩模图案M2可形成在NMOSFET区NR上。第二掩模图案M2可形成为暴露出PMOSFET区PR上的栅极绝缘层GIL和间隙区104的第一区104a。
在形成第二掩模图案M2之后，第二栅电极层GEL2可形成在栅极绝缘层GIL上，以填充剩余的第一区104a的空间。
参照图18、图7A、图7B和图23，可去除第二掩模图案M2。然后，可对第一栅电极层GEL1和第二栅电极层GEL2以及栅极绝缘层GIL执行平坦化工艺，以暴露出第一层间绝缘层110的顶表面。作为平坦化工艺的结果，栅极间隔件GSP的顶表面也可暴露出来。可执行平坦化工艺直至第一栅电极层GEL1和第二栅电极层GEL2在间隙区104中具有期望的厚度为止。结果，第一栅电极GE1可形成为跨过NMOSFET区NR，并且第二栅电极GE2可形成为跨过PMOSFET区PR。另外，作为平坦化工艺的结果，第一栅极绝缘图案GI1可形成在第一栅电极GE1下方，并且第二栅极绝缘图案GI2可形成在第二栅电极GE2下方。第一栅极绝缘图案GI1可在第一栅电极GE1与栅极间隔件GSP之间延伸。第二栅极绝缘图案GI2可在第二栅电极GE2与栅极间隔件GSP之间延伸。第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可彼此连续地连接以形成单个主体。
可按照第一栅电极GE1和第一栅极绝缘图案GI1具有彼此共面的顶表面以及第二栅电极GE2和第二栅极绝缘图案GI2具有彼此基本共面的顶表面的方式执行平坦化工艺。而且，可按照第一栅电极GE1和第二栅电极GE2以及第一栅极绝缘图案GI1和第二栅极绝缘图案GI2具有与第一层间绝缘层110的顶表面实质上共面的顶表面的方式执行平坦化工艺。
封盖图案CAP可形成在第一层间绝缘层110上。封盖图案CAP可形成为覆盖第一栅电极GE1和第二栅电极GE2的顶表面、第一栅极绝缘图案GI1和第二栅极绝缘图案GI2的顶表面以及栅极间隔件GSP的顶表面，而且，其可延伸以覆盖第一层间绝缘层110的顶表面。
第一栅极绝缘图案GI1和第二栅极绝缘图案GI2可构成栅极绝缘图案GI，并且第一栅电极GE1和第二栅电极GE2可构成栅电极GE。栅极间隔件GSP可设置在栅电极GE的两个侧壁上，并且封盖图案CAP可设置在栅电极GE的顶表面上。
导电图案TS可形成为在栅电极GE的两侧穿过封盖图案CAP以及第一层间绝缘层110，并且可连接至源极/漏极区SD。在PMOSFET区PR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。在NMOSFET区NR上，导电图案TS中的每一个可形成为将沿着第二方向D2通过介于它们之间的第三器件隔离层ST3彼此间隔开的源极/漏极区SD彼此连接。
第二层间绝缘层120可形成在设有导电图案TS的结构上。第二层间绝缘层120可被图案化以在栅电极GE的两侧形成暴露出导电图案TS的源极/漏极接触孔H1。源极/漏极接触孔H1中的每一个可形成为沿着导电图案TS中的每一个的顶表面延伸。例如，源极/漏极接触孔H1中的每一个可沿着第二方向D2延伸。在一些实施例中，源极/漏极接触孔H1中的至少一个可延伸至器件隔离层ST上的区域，并且可暴露出PMOSFET区PR和NMOSFET区NR上的导电图案TS。
参照图18、图24A、图24B和图24C，掩模层M3可形成在第二层间绝缘层120上，以填充源极/漏极接触孔H1。掩模层M3和第二层间绝缘层120可被图案化以形成暴露出栅电极GE的顶表面的栅极接触孔H2。栅极接触孔H2可形成为与源极/漏极接触孔H1间隔开。
栅极接触孔H2可包括主体孔BH和延伸孔EH。主体孔BH沿着第一方向D1延伸，以暴露出所述多个栅电极GE。延伸孔EH中的每一个形成在所述多个栅电极GE之间，并且从主体孔BH朝着衬底100延伸。主体孔BH和延伸孔EH可彼此连接。
栅极接触孔H2的形成可包括：执行相对于栅电极GE具有蚀刻选择性的蚀刻处理以将掩模层M3、第二层间绝缘层120和封盖图案CAP图案化。在蚀刻处理中，栅电极GE的上部可被过度蚀刻，并且在这种情况下，主体孔BH的底表面H2_L1可形成在比栅电极GE中的每一个的顶表面GE_U的水平更低的水平。另外，在蚀刻处理中，栅电极GE之间的第一层间绝缘层110可被过度蚀刻。在其中利用相对于栅电极GE具有蚀刻选择性的蚀刻条件执行蚀刻处理的情况下，在蚀刻处理中，第一层间绝缘层110的蚀刻率可高于栅电极GE的蚀刻率。因此，如图24C所示，延伸孔EH中的每一个可形成为具有位于比主体孔BH的底表面H2_L1的水平更低的水平的底表面H2_L2。在示例实施例中，延伸孔EH中的每一个的底表面H2_L2的水平或高度可比器件隔离层ST的顶表面ST_U的水平或高度更高。延伸孔EH中的每一个可通过栅极间隔件GSP与相邻的一个栅电极GE间隔开。
参照图18、图25A、图25B和图25C，可去除掩模层M3。
返回参照图18、图19A、图19B和图19C，导电层可形成在第二层间绝缘层120上，以填充源极/漏极接触孔H1和栅极接触孔H2。可对导电层执行平坦化工艺，以暴露出第二层间绝缘层120，并且分别在源极/漏极接触孔H1和栅极接触孔H2中形成源极/漏极接触部分CA和栅极接触部分CB。作为平坦化工艺的结果，源极/漏极接触部分CA和栅极接触部分CB可具有位于实质上相同的高度的顶表面CA_U和顶表面CB_U。源极/漏极接触部分CA的顶表面CA_U和栅极接触部分CB的顶表面CB_U可与第二层间绝缘层120的顶表面实质上共面。
互连线可形成在衬底100上，并且可电连接至源极/漏极接触部分CA和栅极接触部分CB。互连线可分别通过源极/漏极接触部分CA和栅极接触部分CB连接至源极/漏极区SD和栅电极GE，并且因此可将从外部传送(例如，从外部传送至所述单元)的电压通过互连线施加至源极/漏极区SD和栅电极GE。
根据本发明构思的一些示例实施例，栅极接触部分可包括与至少一个栅电极的上部接触的主体部分和从主体部分沿着栅电极的侧壁中的至少一个延伸的延伸部分。栅极接触部分的主体部分可具有位于栅电极的最上面的顶表面以下的底表面。也就是说，主体部分的至少一部分可插入栅电极中(例如，插入栅电极的凹陷中)，并且这可引起栅极接触部分与栅电极之间的接触面积增大，因此减小它们之间的电阻。因此，半导体器件可具有改进的电阻特性。
另外，可按照过度蚀刻方式执行蚀刻处理，以形成用于栅极接触部分的栅极接触孔。在这种过度蚀刻处理中，第一层间绝缘层的蚀刻率可高于栅电极的蚀刻率。这样，允许用于主体部分的主体孔的底表面比栅电极的顶表面更低。换句话说，可执行过度蚀刻处理以增大栅电极的暴露的面积，并且因此可增大栅极接触部分与栅电极之间的接触面积。而且，可执行过度蚀刻处理以允许用于延伸部分的延伸孔的底表面位于主体孔的底表面与器件隔离层的顶表面之间。因此，可相对容易地制造其中栅极接触部分与栅电极在接触面积增大的情况下彼此接触的半导体器件。换句话说，过度蚀刻处理的使用可使得相对容易地制造在栅极接触部分与栅电极之间具有低电阻的半导体器件。因此，可相对容易地制造具有改进的电阻特性的半导体器件。
虽然本文的有源图案AP被示为具有鳍形结构，但是有源图案AP的形状可按照各种方式改变。而且，鳍形结构在这里可被称作鳍形主体。例如，各个有源图案AP/有源鳍AF可被称作从衬底100向上突出的鳍形主体。
图27是示出根据本发明构思的一些示例实施例的半导体器件的有源图案的示意图。在根据图27的一些实施例中，有源图案AP可设为具有Ω形状的截面。例如，有源图案AP可包括邻近于衬底100的颈部NC和宽度大于颈部NC的宽度的主体部分BD。栅极绝缘图案GI和栅电极GE可按次序设置在有源图案AP上。栅电极GE可包括位于有源图案AP以下的至少一部分。
图28是示出根据本发明构思的一些示例实施例的半导体器件的有源图案的示意图。在根据图28的一些实施例中，半导体器件的有源图案AP可按照与衬底100竖直地分离的纳米线的形式设置。栅极绝缘图案GI和栅电极GE可按次序设置在有源图案AP上。栅电极GE可包括在有源图案AP与衬底100之间延伸的一部分。
图29是示出包括根据本发明构思的一些示例实施例的半导体器件的电子系统的示例的框图。
参照图29，根据本发明构思的一些示例实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置/单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O装置1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于电信号通过其传送的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器或被构造为与它们具有相似功能的另一逻辑装置中的至少一个。I/O装置1120可包括键区、键盘或显示单元。存储器装置1130可存储数据和/或命令。存储器装置1130可包括非易失性存储器装置(例如，FLASH存储器装置、相变存储器装置、磁存储器装置等)。而且，存储器装置1130还可包括易失性存储器装置。例如，存储器装置1130可包括具有根据本发明构思的一些示例实施例的半导体器件的静态随机存取存储器(SRAM)装置。可根据电子系统1100的用途或针对其使用电子系统1100的电子产品的类型省略存储器装置1130。接口单元1140可将电数据发送至通信网络，或者可从通信网络接收电数据。接口单元1140可按照无线方式或有线方式操作。例如，接口单元1140可包括用于无线通信的天线或者用于有线和/或无线通信的收发器。根据本发明构思的一些示例实施例的半导体器件可设为控制器1110或I/O装置1120的一部分。在一些实施例中，电子系统1100还可包括用作用于改进控制器1110的操作的高速缓冲存储器的快速DRAM装置和/或快速SRAM装置。
图30是示出包括根据本发明构思的一些示例实施例的半导体器件的电子装置的示例的框图。
参照图30，电子装置1200可包括半导体芯片1210。半导体芯片1210可包括处理器1211、内置存储器1213和高速缓冲存储器1215。
处理器1211可包括一个或多个处理器核C1-Cn。一个或多个处理器核C1-Cn可被构造为处理数据和信号。处理器核C1-Cn可包括根据本发明构思的一些示例实施例的半导体器件(例如，包括参照图1描述的逻辑单元)。
电子装置1200可被构造为利用经处理的数据和信号执行其自身的功能。作为一个示例，处理器1211可为应用处理器。
内置存储器1213可与处理器1211交换第一数据DAT1。第一数据DAT1可为经一个或多个处理器核C1-Cn处理的数据或将由一个或多个处理器核C1-Cn处理的数据。内置存储器1213可管理第一数据DAT1。例如，内置存储器1213可被构造为对第一数据DAT1执行缓冲操作。换句话说，内置存储器1213可用作处理器1211的缓冲器或工作存储器。
在示例实施例中，电子装置1200可用于实现可佩戴电子装置。通常，可佩戴电子装置可被构造为执行计算少量数据而非计算大量数据的操作。在这个意义上，在电子装置1200用于可佩戴电子装置的情况下，内置存储器1213可被构造为具有相对小的缓冲容量。
内置存储器1213可为静态随机存取存储器(SRAM)装置。SRAM装置可具有比动态随机存取存储器(DRAM)装置的操作速度更快的操作速度。因此，在SRAM内置于半导体芯片1210中的情况下，电子装置1200可具有小的大小和快操作速度。而且，在其中SRAM内置于半导体芯片1210中的情况下，可减小电子装置1200的有效功率。在示例实施例中，SRAM可包括根据本发明构思的一些示例实施例的半导体器件。
高速缓冲存储器1215可与一个或多个处理器核C1-Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可被构造为存储将由一个或多个处理器核C1-Cn使用或直接访问的高速缓存数据DATc。高速缓冲存储器1215可被构造为具有相对小的容量和非常快的操作速度。在示例实施例中，高速缓冲存储器1215可具有包括根据本发明构思的一些示例实施例的半导体器件在内的SRAM装置。在使用高速缓冲存储器1215的情况下，可减小通过处理器1211执行的对内置存储器1213的访问频率或减少访问时间。换句话说，高速缓冲存储器1215的使用可允许电子装置1200具有快操作速度。
为了提供对本发明构思的示例实施例的更好理解，高速缓冲存储器1215被示为与处理器1211分离的组件。然而，可将高速缓冲存储器1215构造为被包括在处理器1211中。
处理器1211、内置存储器1213和高速缓冲存储器1215可被构造为基于各种接口协议中的至少一个来交换或传送数据。例如，处理器1211、内置存储器1213和高速缓冲存储器1215可被构造为基于通用串行总线(USB)、小型计算机系统接口(SCSI)、高速外围组件互连(PCI)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子器件(IDE)或通用闪存(UFS)中的至少一个来交换或传送数据。
图31至图33是示出包括根据本发明构思的一些示例实施例的半导体器件在内的多媒体装置的一些示例的图。图29的电子系统1100和/或图30的电子装置1200可应用于图31所示的移动电话或智能电话2000、应用于图32所示的平板或智能平板计算机(例如，平板/智能平板个人计算机(PC))3000或者应用于图33所示的笔记本计算机4000。
根据本发明构思的一些示例实施例，栅极接触部分可包括与至少一个栅电极的上部接触的主体部分和从主体部分沿着栅电极的侧壁中的至少一个延伸的延伸部分。栅极接触部分的主体部分可具有位于栅电极的顶表面以下的底表面。也就是说，主体部分的至少一部分可插入栅电极中，并且这可导致栅极接触部分与栅电极之间的接触面积增大，并且因此导致它们之间的电阻减小。因此，半导体器件可具有改进的电阻特性。
另外，可按照过度蚀刻方式执行蚀刻处理，以形成用于栅极接触部分的栅极接触孔。在这种过度蚀刻处理中，第一层间绝缘层的蚀刻率可高于栅电极的蚀刻率。这样，可允许用于主体部分的主体孔的底表面比栅电极的顶表面更低。换句话说，可执行过度蚀刻处理以增大栅电极的暴露的面积，并且因此可增大栅极接触部分与栅电极之间的接触面积。而且，可执行过度蚀刻处理以允许用于延伸部分的延伸孔的底表面位于主体孔的底表面与器件隔离层的顶表面之间。因此，可相对容易地制造其中栅极接触部分与栅电极在接触面积增大的情况下彼此接触的半导体器件。换句话说，过度蚀刻处理的使用可相对容易地制造在栅极接触部分与栅电极之间具有低电阻的半导体器件。因此，可相对容易地制造具有改进的电阻特性的半导体器件。
应将上面公开的主题内容看作是示出性的而非限制性的，并且所附权利要求旨在覆盖落入真实的精神和范围内的所有这种修改、改进和其它实施例。因此，在法律允许的最大程度上，通过对所附权利要求及其等同物的最宽允许解释来确定所述范围，并且该范围不应受以上详细描述局限或限制。

Claims (25)

1.一种半导体器件，包括：
衬底，其包括通过器件隔离层限定的有源图案，所述有源图案沿着一个方向延伸；
栅电极，其在所述有源图案和所述器件隔离层上；以及
栅极接触部分，其位于所述有源图案之间的器件隔离层上，并且连接至所述栅电极，
其中，所述栅极接触部分包括与所述栅电极接触的主体部分和从所述主体部分沿着所述栅电极的侧壁朝着所述器件隔离层延伸的延伸部分。
2.根据权利要求1所述的半导体器件，其中，所述主体部分的底表面低于所述栅电极的顶表面。
3.根据权利要求1所述的半导体器件，
其中，所述有源图案中的每一个包括通过所述器件隔离层暴露的有源鳍，并且
其中，所述延伸部分的底表面低于所述有源鳍的顶表面。
4.根据权利要求3所述的半导体器件，其中，所述延伸部分的底表面位于比所述器件隔离层的顶表面的水平更高的水平处。
5.根据权利要求1所述的半导体器件，还包括设置在所述栅电极的侧壁上的栅极间隔件，
其中，所述栅极间隔件的至少一部分介于所述栅电极的侧壁与所述延伸部分之间。
6.根据权利要求5所述的半导体器件，还包括邻近所述栅电极和所述栅极间隔件的层间绝缘层，
其中，所述栅极接触部分穿过所述层间绝缘层并且连接至所述栅电极，并且
其中，所述层间绝缘层的至少一部分介于所述栅电极的侧壁与所述延伸部分之间。
7.根据权利要求5所述的半导体器件，还包括在所述栅电极的侧壁与所述栅极间隔件之间的栅极绝缘图案，
其中，所述栅极绝缘图案在所述栅电极与所述衬底之间延伸。
8.根据权利要求1所述的半导体器件，
其中，所述延伸部分是第一延伸部分，并且
其中，所述栅极接触部分还包括沿着所述栅电极的相对侧壁朝着所述器件隔离层延伸的第二延伸部分。
9.根据权利要求8所述的半导体器件，还包括在所述栅电极的两个侧壁上的栅极间隔件，
其中，所述栅极间隔件之一介于所述第一延伸部分与所述栅电极之间，并且
其中，所述栅极间隔件中的另一个介于所述第二延伸部分与所述栅电极之间。
10.根据权利要求9所述的半导体器件，还包括邻近所述栅电极和所述栅极间隔件的层间绝缘层，
其中，所述栅极接触部分穿过所述层间绝缘层并且连接至所述栅电极，并且
其中，所述层间绝缘层的至少一部分介于所述第一延伸部分与所述栅电极之间以及介于所述第二延伸部分与所述栅电极之间。
11.根据权利要求9所述的半导体器件，还包括在所述衬底与所述栅电极之间的栅极绝缘图案，
其中，所述栅极绝缘图案在所述栅电极的两个侧壁与所述栅极间隔件之间延伸。
12.根据权利要求1所述的半导体器件，其中：
所述有源图案所延伸的方向包括第一方向，
所述有源图案沿着与所述第一方向交叉的第二方向彼此间隔开，
所述栅电极包括沿着所述第二方向延伸并且沿着所述第一方向彼此间隔开的多个栅电极，
所述栅极接触部分沿着所述第一方向延伸，并且连接至所述多个栅电极中的每一个，
所述栅极接触部分的主体部分沿着所述第一方向延伸并且与所述多个栅电极接触，
所述栅极接触部分的延伸部分包括多个延伸部分，每个延伸部分朝着所述栅电极之间的器件隔离层延伸。
13.根据权利要求1所述的半导体器件，还包括：
源极/漏极区，其在所述栅电极的两侧位于所述有源图案上；以及
源极/漏极接触部分，其连接至所述源极/漏极区，
其中，所述栅极接触部分的顶表面与所述源极/漏极接触部分的顶表面共面。
14.根据权利要求13所述的半导体器件，其中，所述源极/漏极接触部分和所述栅极接触部分由实质上相同的材料形成。
15.根据权利要求13所述的半导体器件，还包括在所述源极/漏极区与所述源极/漏极接触部分之间的导电图案，
其中，所述源极/漏极接触部分通过所述导电图案电连接至所述源极/漏极区。
16.一种半导体器件，包括：
栅电极，其在衬底上；
栅极间隔件，其在所述栅电极的侧壁上；
层间绝缘层，其邻近所述栅电极和所述栅极间隔件；以及
栅极接触部分，其穿过所述层间绝缘层并且连接至所述栅电极，
其中，所述栅极接触部分包括与所述栅电极接触的主体部分和沿着所述栅电极的侧壁朝着所述衬底延伸的延伸部分，并且
其中，所述栅极间隔件的至少一部分和所述层间绝缘层的至少一部分介于所述栅电极与所述栅极接触部分的延伸部分之间。
17.根据权利要求16所述的半导体器件，其中，所述栅极接触部分的主体部分的底表面位于比所述栅电极的顶表面的水平更低的水平处。
18.根据权利要求16所述的半导体器件，还包括器件隔离层，该器件隔离层位于所述衬底上以限定有源图案，
其中，所述栅电极在所述有源图案和所述器件隔离层上方延伸，并且
其中，所述栅极接触部分位于所述器件隔离层上。
19.根据权利要求18所述的半导体器件，
其中，所述有源图案具有通过所述器件隔离层暴露的顶表面，并且
其中，所述栅极接触部分的延伸部分的底表面的第一水平比所述有源图案的顶表面的第二水平更低并且比所述器件隔离层的顶表面的第三水平更高。
20.根据权利要求19所述的半导体器件，还包括：
源极/漏极区，其在所述栅电极的两侧位于所述有源图案上；以及
源极/漏极接触部分，其连接至所述源极/漏极区，
其中，所述栅极接触部分的顶表面与所述源极/漏极接触部分的顶表面共面。
21.一种半导体器件，包括：
衬底，其包括从其突出的鳍形主体；
栅电极，其在所述鳍形主体上；以及
栅极接触部分，其部分地在所述栅电极中并且部分地在所述栅电极以外。
22.根据权利要求21所述的半导体器件，其中，所述栅极接触部分的一部分位于所述栅电极的凹陷中。
23.根据权利要求22所述的半导体器件，其中，所述栅极接触部分的该部分位于所述栅电极的三个表面上。
24.根据权利要求22所述的半导体器件，还包括绝缘层，
其中，所述栅极接触部分的位于所述栅电极的凹陷中的那部分包括所述栅极接触部分的第一部分，
其中，所述栅极接触部分还包括位于所述绝缘层中的第二部分。
25.根据权利要求21所述的半导体器件，其中：
所述鳍形主体包括在所述半导体器件的PMOSFET区中的第一鳍形主体；
所述半导体器件还包括第二鳍形主体，该第二鳍形主体在所述半导体器件的NMOSFET区中；并且
当在平面图中看时，所述栅极接触部分分别在所述PMOSFET区的第一鳍形主体与所述NMOSFET区的第二鳍形主体之间延伸。
CN201610173543.2A 2015-03-25 2016-03-24 包括栅极接触部分的半导体器件 Active CN106024870B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150041667A KR102307207B1 (ko) 2015-03-25 2015-03-25 전계 효과 트랜지스터를 포함하는 반도체 소자
KR10-2015-0041667 2015-03-25

Publications (2)

Publication Number Publication Date
CN106024870A true CN106024870A (zh) 2016-10-12
CN106024870B CN106024870B (zh) 2021-08-20

Family

ID=56976804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610173543.2A Active CN106024870B (zh) 2015-03-25 2016-03-24 包括栅极接触部分的半导体器件

Country Status (3)

Country Link
US (1) US9768250B2 (zh)
KR (1) KR102307207B1 (zh)
CN (1) CN106024870B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122987A (zh) * 2016-11-29 2018-06-05 三星电子株式会社 半导体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US9793407B2 (en) * 2015-12-15 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
US9818651B2 (en) * 2016-03-11 2017-11-14 Globalfoundries Inc. Methods, apparatus and system for a passthrough-based architecture
KR102557123B1 (ko) 2017-01-02 2023-07-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102542614B1 (ko) * 2017-10-30 2023-06-15 삼성전자주식회사 이미지 센서
US11843020B2 (en) 2017-10-30 2023-12-12 Samsung Electronics Co., Ltd. Image sensor
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967850A (zh) * 2005-11-15 2007-05-23 株式会社瑞萨科技 半导体装置
CN102648521A (zh) * 2009-08-31 2012-08-22 超威半导体公司 半导体器件
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539008B1 (ko) 2003-12-30 2005-12-27 동부아남반도체 주식회사 핀 트랜지스터 제조 방법
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8258577B2 (en) 2009-06-04 2012-09-04 International Business Machines Corporation CMOS inverter device with fin structures
US20110147840A1 (en) 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US8431985B2 (en) * 2010-08-06 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Layout and process of forming contact plugs
US9105498B2 (en) 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering
US8779515B2 (en) 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US8809920B2 (en) 2012-11-07 2014-08-19 International Business Machines Corporation Prevention of fin erosion for semiconductor devices
US20140306286A1 (en) 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
US8916441B2 (en) 2013-05-14 2014-12-23 Globalfoundries Inc. FinFET device and methods of fabrication
US9385127B2 (en) * 2013-08-22 2016-07-05 Xilinx, Inc. Method and apparatus for suppressing metal-gate cross-diffusion in semiconductor technology
US9640444B2 (en) * 2014-07-23 2017-05-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967850A (zh) * 2005-11-15 2007-05-23 株式会社瑞萨科技 半导体装置
CN102648521A (zh) * 2009-08-31 2012-08-22 超威半导体公司 半导体器件
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122987A (zh) * 2016-11-29 2018-06-05 三星电子株式会社 半导体装置
CN108122987B (zh) * 2016-11-29 2023-06-27 三星电子株式会社 半导体装置

Also Published As

Publication number Publication date
US9768250B2 (en) 2017-09-19
KR102307207B1 (ko) 2021-10-05
CN106024870B (zh) 2021-08-20
KR20160116104A (ko) 2016-10-07
US20160284799A1 (en) 2016-09-29

Similar Documents

Publication Publication Date Title
CN106024870A (zh) 包括栅极接触部分的半导体器件
US10867997B2 (en) Semiconductor device
TWI608615B (zh) 在凹處包括一應力件的半導體裝置及其形成方法（一）
KR102340329B1 (ko) 반도체 소자
US10079305B2 (en) Semiconductor device and method of fabricating the same
CN106128958B (zh) 制造半导体器件的方法
KR102191219B1 (ko) 반도체 소자 및 이의 제조 방법
KR102395073B1 (ko) 반도체 소자
TWI685110B (zh) 具有非主動鰭片之半導體裝置及其製造方法
CN106057793B (zh) 半导体装置和用于制造半导体装置的方法
CN106024784B (zh) 包括场效应晶体管的半导体装置
CN103515437A (zh) 用于场效应晶体管的结构和方法
KR102200345B1 (ko) 반도체 소자 및 그 제조방법
KR102395071B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US10109634B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
CN106057891B (zh) 包括场效应晶体管的半导体器件
JP2023536019A (ja) 三次元メモリデバイス及びその形成方法
US10084051B2 (en) Semiconductor devices including field effect transistors and methods of fabricating the same
KR102277334B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant