KR101728288B1 - 자기-폐쇄 비대칭 상호연결 구조 - Google Patents

자기-폐쇄 비대칭 상호연결 구조 Download PDF

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Abstract

언랜디드 전도 상호연결 피처들(unlanded conductive interconnect features)과 이웃 전도 피처들 간의 개선된 단락 마진을 가능하게 하는 기법들이 제시된다. 제시된 기법들은 특히, 예를 들어, 리소그래피 등록 오차가 이웃 전도 피처들을 예상한 것보다 물리적으로 더 가깝게 만들 때 유용하지만, 또한 그러한 근접이 의도적인 때도 이용될 수 있다. 일부 실시 예들에서, 이들 기법은 일렉트로마이그레이션 관리 재료(electromigration management material; EMM)의 층과 1 이상의 절연체 층을 이용하여 구현될 수 있고, 차별 에칭 비율(differential etch rate)을 가능하게 하기 위해서 다양한 층들이 제공된다. 특히, 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율은 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르며, 이는 비대칭 테이퍼 또는 프로필을 갖는 자기-폐쇄 전도 상호연결 피처(self-enclosed conductive interconnect feature)를 야기한다. 차별 에칭 비율은, 예들 들어, EMM 층의 구성, 또는 차별 에칭 비율을 갖는 절연체 층들의 수반에 따른 결과일 수 있다.

Description

자기-폐쇄 비대칭 상호연결 구조{SELF-ENCLOSED ASYMMETRIC INTERCONNECT STRUCTURES}
집적 회로를 제조하는데 있어서, 일반적으로 구리 다마신 공정을 이용하여 상호연결부를 반도체 기판 상에 형성한다. 그러한 공정은 통상 트렌치 및/또는 비아가 절연 층 내로 에칭되는 것을 시작으로 그 다음에 구리 금속으로 채워짐으로써 상호연결부를 형성한다. 종종 집적 회로를 형성하기 위해서는 추가의 절연체 층 및 금속-충진 피처(feature)들을 추가해서 다수의 층을 스택(stack)하는 것이 바람직하다. 그러한 경우에, 정해진 집적 회로 설계에 대해 필요에 따라서 한 층을 다른 층에 전기적으로 연결하는데 다양한 상호연결 피처가 이용될 수 있다. 그러나, 장치 치수가 계속해서 축소됨에 따라, 피처들이 점점 좁아져서 서로에 더 가까워지며 그 결과 사소하지 않은 많은 문제점들이 생긴다.
도 1은 리소그래피 등록 오차(lithography registration error)에 의해 발생하는 언랜디드 비아(unlanded via)를 보여주는 예시적인 스택형 전도 상호연결 피처(stacked conductive interconnect feature)를 보여주고 있다.
도 2a-i는 본 발명의 실시 예에 따른 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다.
도 3a-g는 본 발명의 다른 실시 예에 따른 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다.
도 4a-g는 본 발명의 다른 실시 예에 따른 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다.
도 4gg는 본 발명의 다른 실시 예에 따른 자기-폐쇄 상호연결 피처를 갖는 집적 회로 구조의 측 단면도를 보여주고 있다.
도 5a는 동적 랜덤 액세스 메모리(DRAM) 집적 회로 구조에서 밑에 있는(underlying) 금속 랜딩 패드가 하부 층의 금속 라인인 특정 예시적인 실시 예를 보여주고 있다.
도 5b 및 도 5c는 각각 도 5a에 도시되고 본 발명의 한 실시 예에 따라 구성된 언랜디드 비아의 확대 도를 보여주고 있다.
도 6a-b는 각각 본 발명의 일부 실시 예들에 따라 이용될 수 있는 다양한 절연체 재료의 전기 특성을 보여주고 있다.
도 7a는 종래의 스택형 전도 상호연결 구조와 본 발명의 실시 예에 따라서 구성된 스택형 전도 상호연결 구조에 있어서의 전계 세기 및 위치를 비교하는 시뮬레이션을 보여주고 있다.
도 7b는 종래의 스택형 전도 상호연결 구조들에 관련해서, 본 발명의 실시 예에 따라 구성된 스택형 전도 상호연결 구조의 전계 세기 감소를 그래프로 보여주고 있다.
도 8은 본 발명의 실시 예에 따라 형성된 전도 구조들로 구현된 1 이상의 장치(device)를 갖는 예시적인 컴퓨팅 시스템을 보여주고 있다.
도면들은 크기에 맞게 그려질 필요는 없고 청구된 발명을 도시된 특정 구성으로 한정하도록 의도된 것도 아님을 이해할 것이다. 예를 들어, 일부 도면들은 일반적으로 직선, 직각 및 평탄한 표면을 나타내고 있지만, 이용된 처리 설비 및 기술의 현실적인 한계를 고려할 때, 구조의 실제 구현은 완벽한 직선, 직각이 아닐 수도 있으며, 일부 피처들은 표면 토폴로지(surface topology)를 가지거나 그렇지 않으면 평탄하지 않을 수 있다. 요약하면, 도면들은 단지 예시적인 구조를 보여주기 위해서 제공되는 것이다.
집적 회로의 언랜디드(unlanded) 전도 상호연결 피처들(예로, 비아)과 이웃 전도 피처들 간의 개선된 단락 마진을 가능하게 해주는 기법들이 공개된다. 이 공개를 고려하면 이해할 수 있듯이, 언랜디드 상호연결 피처는 그 피처의 일부가 그의 타겟 랜딩 패드 상에 있고 그 피처의 일부는 타겟 랜딩 패드 상에 있지 않는 것이다. 의도된 타겟 랜딩 패드에 인접한 영역은 일반적으로 여기서 오프-타겟 랜딩 패드라 칭해진다. 제시되는 기법들은 특히, 예를 들어, 리소그래피 등록 오차가 이웃 전도 피처들을 예상한 것보다 물리적으로 더 가깝게 할 때 유용하지만, 그러한 인접이 의도적인 경우(예로 높은 패킹 밀도가 요구되는 집적 회로에서)에도 이용될 수 있다. 일부 실시 예들에서, 일렉트로마이그레이션 관리 재료(EMM) 층과 1 이상의 절연체 층들을 이용하는 기법들이 구현될 수 있고, 여기서 차별 에칭 비율을 가능하게 하기 위해서 다양한 층들이 제공될 수 있다. 특히, 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율은 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르며, 이는 결국 비대칭 테이퍼나 프로필을 갖는 자기-폐쇄 전도 상호연결 피처를 야기한다. 최종 비대칭 테이퍼는 상호연결 피처와 상호연결 피처의 랜딩 패드에 이웃하는 전도체에 관련해서 단락 마진을 효과적으로 증가시킨다. 에칭 비율의 차별 특성은, 예를 들어, EMM 층 그 자체의 특정 구성 및/또는 차별 에칭 비율을 갖는 절연체 층들(또는 다른 적합한 재료 층들)의 결합의 결과로 인해 생길 수 있다.
일반적인 개요
앞서 설명한 바와 같이, 때로는 표준 증착-리소그래피 기법을 이용하여, 추가의 절연체 층들과 금속-충진 피처들을 부가함으로써 집적 회로의 다층을 스택하는 것이 바람직하다. 좀더 작은 피처 사이즈를 제공하기 위해서 그러한 종래의 공정을 스케일링하는 것은, 예를 들어, 리소그래피 등록 오차의 중요성의 증가 때문에 어려울 수 있다. 예를 들어, 도 1은 리소그래피 등록 오차에 연관되는 문제가 있는 시프팅(shifting)을 보여주는 예시적인 상호연결 구조를 보여주고 있다. 보여지는 바와 같이, 상부 금속(예로, M3)을 하부 금속 A(예로, M2)에 연결하도록 의도된 비아는 오정렬(misalign)되어 있고, 그러므로 이웃 하부 금속 B에 더 가깝게 시프트되며, 그 결과 전도 피처들 간의 거리 D가 감소한다. 이렇게 감소한 간격은 불충분한 단락 마진 및 줄어든 시간-종속 절연 파괴(TDDB), 또는 심지어는 완전한 단락으로 이어질 수 있다. 비아가 이웃 전도체에 완전하게 단락되지 않은 경우조차도, 거리 D는, 이들을 분리하는 얇은 절연체가, 예를 들어, ~1V 전원에 의해 생성된 통상적인 필드(field)를 견딜 수 없는 지점까지 감소할 수 있다는 점에 유의한다. 최종 결과는 단락의 경우에는 수율 하락, 또는 간격 D가 오퍼레이팅 필드를 지탱할 수 없을 때는 신뢰도 한계(marginality)이다. 특정 비아 및 금속 층들이 예시 목적으로 여기에 이용되고 있지만, 이러한 이슈는 모든 하부 금속 층들(예로, M1 내지 M9, 등)에 존재할 수 있고 좀더 일반적인 의미에서, 리소그래피 등록 오차 또는 높은 패킹 밀도로 인해 생기는 불충분한 단락 마진에 민감한 다층의 전도 피처들을 갖는 임의 집적 회로 구조에 존재할 수 있다는 것이 이해될 것이다.
그래서, 일 실시 예에 따른, 집적 회로의 한 층을 이 집적 회로의 다른 층에 전기적으로 연결하기 위한 스루-비아들 및 다마신 피처들(예로, 트렌치/비아 구조들)과 같은, 전도 상호연결 피처들을 형성하기 위한 기법들이 제시된다. 일부 실시 예들에서, 이들 기법은 일렉트로마이그레이션 관리 재료(EMM)의 층 또는 다른 적합한 개재 층 및 1 이상의 절연체 층을 포함하는 집적 회로 구조로 구현되고, 여기서 차별 에칭 비율을 가능하기 하기 위해 다양한 층들이 제공된다. 이 공개에 비추어 보면 명백하듯이, 에칭 비율의 차별 특성은 EMM 층 그 자체의 특정한 구성, 및/또는 차별 에칭 비율을 갖는 절연체 층들의 결합의 결과일 수 있다. 절연체 층(예로, 연속 또는 다층)은 EMM 층 위에 증착되고, 그 다음 언랜디드 비아 또는 다른 전도 상호연결 피처는 패턴화되어 절연체 층 내로 에칭될 수 있다. 에칭 비율은 일반적으로는 EMM(또는 다른 적합한 개재 층)이 나타날 때까지는 균일하다. 이때부터, EMM 및/또는 오프-타겟 랜딩 패드 위에 제공된 절연체 층들 중 1 이상의 에칭 비율은 타겟 랜딩 패드 위의 EMM 및/또는 절연체 재료의 에칭 비율보다 느리므로, 자기-폐쇄 비아(SEV) 또는 비대칭 테이퍼를 갖는 다른 상호연결 피처가 생기며, 그럼으로써 그의 이웃 전도체에 관련한 단락 마진이 증가한다.
일부 그러한 예시적인 경우들에서, EMM 층(또는 다른 적합한 개재 층)은 밑에 있는 충진 금속 및 베이스(base)와 캡(cap) 절연체 층들을 갖는 이중층 절연체 구조 위에 균일하게 증착된다. 이러한 예시적인 경우에, EMM 층은 타겟 및 오프-타겟 랜딩 패드 위에 균일하게 제공되고, 그러므로 실제로 차별 에칭 비율에 기여하지 않는다. 정확히 말하면, 차별 에칭 비율은 베이스 절연체 층보다 느린 에칭 비율을 갖는 캡 절연체 층의 결과이고, 타겟 랜딩 패드 위의 캡 절연체 층은 이 공정에서 초기에 트렌치 형성 동안 제거되었다. 그래서, 에칭 비율은 EMM이 나타날 때까지 일반적으로 균일하다. 이때, EMM과 캡 절연체 층의 전체 에칭 비율은 베이스 절연체 층과 EMM 층의 전체 에칭 비율보다 느리므로, 비대칭 테이퍼를 갖는 자기-폐쇄 상호연결 피처가 생겨나고, 그럼으로써 그의 이웃 전도체에 관련한 단락 마진이 증가한다. 일부 특정의 그러한 경우들에서, 예를 들어, 베이스 및 캡 층들에 관한 에칭 선택도는 5:1보다 크며, 그래서 캡 절연체 재료는 정해진 베이스 층 에칭 공정 동안 베이스 절연체 재료보다 5배 넘게 더 느리게 에칭된다. 그러나, 에칭 선택도는 층 두께 및 에칭 화학적 성질과 원하는 단락 마진은 물론이고 절연체 재료와 같은 인자에 따라서 실시 예마다 변할 것이고, 청구된 발명은 임의의 특정 에칭 비율 스킴으로 한정되도록 의도되지 않는다는 점에 유의한다. 더 정확히 말하면, 여기에 기술된 바와 같은 비대칭 테이퍼를 가능하게 하는 어떤 에칭 비율 스킴(예로, 베이스 및 캡 층들에 관련한 에칭 선택도들이 1:1보다 큰, 또는 2:1보다 큰, 등등의 에칭 비율 스킴과 같은)이 이용될 수 있다. 절연체 구조는 다층(예로, 3개 유형의 절연체 또는 필요한 에칭 비율에 각각 연관되어 있는 다른 개재 재료 층들을 갖는 삼층 절연체 구조)을 가질 수 있고, 이들 층들 중 1 이상은 차별 에칭 비율에 영향을 줄 수 있다는 것 또한 이해될 것이다. 또한 일부 실시 예들이 EMM 층이 없이도 구현될 수 있고, 여기에 기술된 바와 같은 비대칭 테이퍼를 생성하기 위해 필요한 전체 차별 에칭 비율들을 제공하는 2 이상의 상이한 재료 층들(절연체 및/또는 다른 적합한 재료 층들의)을 가질 수 있음에 유의한다.
다른 예시적인 실시 예들에서, 가변 두께의 EMM 층(또는 다른 적합한 개재 층)은 절연체 구조와 밑에 있는 충진 금속 위에 증착될 수 있고, 여기서, 차별 에칭 비율은 사실상 절연체 구조 위의 위치들에서의 EMM 층 두께보다 밑에 있는 충진 금속(타겟 랜딩 패드) 위의 1 이상의 위치들에서의 EMM 층 두께가 더 얇은 것에 기인한다. 하나의 그러한 특정 실시 예에서, 1 이상의 포인트에 있는 절연체 재료 위의 EMM 층은 밑에 있는 충진 금속 위의 1 이상의 포인트에 있는 EMM 층 두께의 2배보다 크다. 에칭 비율은 일반적으로 EMM이 나타날 때까지는 균일하며, 가변 EMM 두께로 인해 비대칭 테이퍼를 갖는 자기-폐쇄 상호연결 피처가 생겨나고, 그럼으로써 그의 이웃 전도체에 관한 단락 마진이 증가한다. 그러한 경우들에서, 절연체 구조는 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율에 대한 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율의 비(정해진 에칭 공정의 경우)가 1보다 크고(예로, >2, 또는 >3...또는 >5, 등), 원하는 비대칭 테이퍼가 제공되는 한, 절연체 재료의 단일 연속 층으로 이루어진 구성, 또는 베이스 층과 캡 층을 갖는 이중층 구조 또는 임의의 다른 원하는 다층 구조으로 이루어진 구성을 포함해서, 임의의 수의 구성을 가질 수 있다.
다른 예시적인 경우들에서, 균일한 EMM 층(또는 다른 적합한 개재 층)은 하부 금속 층의 증착 전에 트렌치 형성 동안 절연체 구조 위에 증착되고 패턴화된다. 하부 금속 층이 이후 증착될 수 있고, 이후 후속 절연체 층(예로, 연속 또는 다층)이 패턴화된 EMM 층과 하부 금속 층 위에 증착될 수 있다. 언랜디드 비아 또는 다른 전도 상호연결 피처가 이후 패턴화된 다음 절연체 층 내로 에칭될 수 있다. 에칭 비율은 패턴화된 EMM이 나타날 때까지 일반적으로 균일하다는 것이 이해될 것이다. 그러나, EMM(또는 다른 적합한 개재 층)은 절연체 재료 또는 재료들보다 좀더 느리게 에칭되어, 비대칭 테이퍼를 갖는 자기-폐쇄 상호연결 피처가 생기고, 그럼으로써 그의 이웃 전도체에 관한 단락 마진이 증가한다. 일부 그러한 실시 예들에 따른 자기-폐쇄 상호연결 구조를 만들기 위해서, 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율에 대한 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율의 비(정해진 에칭 공정의 경우)가 1보다 크다.
이해될 수 있듯이, 일렉트로마이그레이션 배리어 층(EMM 층)이 모든 실시 예에서 필요한 것은 아님에 유의한다. 예를 들어, 일부 예시적인 경우들에서, 임의 필요한 재료(예로, 실리콘 질화물과 같은 패시베이션 재료, 탄탈륨 질화물과 같은 확산 배리어 재료, 실리콘 이산화물 또는 유기 실리케이트 유리와 같은 절연체 재료, 또는 임의의 다른 적합한 재료)의 균일한 캡 또는 개재 층은 금속 층의 증착 이전에, 트렌치 형성 동안 베이스 층(예로, 연속 또는 다층) 위에 증착된 다음 패턴화된다. 이후 금속 층은 베이스 층 안에 증착될 수 있고, 이후 후속 베이스 층(예로, 연속 또는 다층)이 패턴화된 캡/개재 층 및 금속 위에 증착될 수 있다. 이러한 후속 베이스 층은 또한, 필요하다면, 캡/개재 층을 포함할 수 있다. 어떤 경우에도, 언랜디드 비아 또는 다른 전도 상호연결 피처가 패턴화된 다음 후속 베이스 층 내로 에칭될 수 있다. 에칭 비율은 패턴화된 캡/개재 층이 나타날 때까지는 일반적으로 균일하다는 것이 이해될 것이다. 그러나, 캡/개재 층은 베이스 층보다 더 느리게 에칭되므로, 비대칭 테이퍼를 갖는 자기-폐쇄 상호연결 피처가 생겨나고, 그럼으로써 그의 이웃 전도체에 관한 단락 마진이 증가한다. 이 공개에 비추어 이해될 수 있는 바와 같이, 일부 그러한 실시 예들에 따른 자기-폐쇄 상호연결 구조를 만들기 위해서, 오프-타겟 랜딩 패드의 재료들의 전체 에칭 비율에 대한 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율의 비(정해진 에칭 공정의 경우)가 1보다 크다.
그래서, 나중에 본 발명의 실시 예에 따른 언랜디드 상호연결 피처를 제공할 때, 타겟 랜딩 패드 위의 1 이상의 포인트에서의 재료들의 전체 에칭 비율은 오프-타겟 랜딩 패드 위의 1 이상의 포인트에서의 재료들의 전체 에칭 비율보다 빠르며, 그 결과 비대칭 테이퍼 또는 프로필를 갖는 자기-폐쇄 전도 상호연결 피처가 생긴다. 많은 적합한 EMM(때로 여기서는 일렉트로마이그레이션 배리어 재료라 칭해짐), 절연체 재료(때로는 유전체라 칭해짐), 금속/합금 재료(때로는 충진 금속, 핵형성 금속 또는 시드 금속이라 칭해짐), 및/또는 임의의 대체 개재 재료는 물론이고, 많은 적합한 제조 공정(예로, 습식/건식 에칭, 리소그래피, 화학 기상 증착, 원자 층 증착, 스핀-온 증착, 또는 물리적 기상 증착, 전기도금, 무전해 증착)이 본 발명의 실시 예를 구현하는데 이용될 수 있다.
이중층 절연체를 갖는 상호연결 구조
도 2a-i는 본 발명의 실시 예에 따라서 구성된 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다.
보여지는 바와 같이, 도 2a는 베이스 층 및 캡 층을 포함하는 이중층(bilayer) 구성을 갖는 층간 유전체(ILD) 층을 보여주고 있다. 이 구조는 기판의 일부로서 또는 기판상에 형성될 수 있고, 이 공개에 비추어 보아 이해될 수 있듯이, 다수의 방식으로 그리고 임의의 수의 재료를 이용하여 구성될 수 있다는 것이 이해될 것이다. 베이스 및 캡 절연체 층들 각각은 화학 기상 증착(CVD), 원자 층 증착(ALD), 스핀-온 증착(SOD), 물리적 기상 증착(PVD), 또는 다른 적합한 증착 공정과 같은, 종래의 공정을 이용하여 증착될 수 있고, 이후 공통으로 평탄화가 실행될 수 있다(예로, 화학 기계 평탄화 또는 CMP에 의해). 베이스 및 캡 절연체 층 두께들은 크게 변할 수 있지만, 일부 예시적인 실시 예에서는, 베이스 절연체 층의 경우에는 50 nm 내지 5000 nm의 범위 내에 그리고 캡 절연체 층의 경우에는 2 nm 내지 200 nm의 범위 내에 있다. 베이스 및 캡 절연체 층들의 어느 하나 또는 모두는 일부 예시적인 실시 예들에서 (동일하거나 상이한 재료들의) 다수의 서브-층들을 포함할 수 있고, 아니면 각각 단일 층일 수 있다. 또 다른 실시 예들에서, 베이스 및 캡 층들은 단일 증착 방법에 의해 제공된 단일 층의 그라데이션(gradation)으로서 구현될 수 있다(예로, 뚜렷하게 다른 인터페이스가 없도록 밀도 기울기를 제공하기 위해 플라즈마 챔버 내의 처리 조건이 변경될 수 있다). 많은 절연체 층 구성이 이용될 수 있으며 청구된 발명은 어떤 특정한 세트의 재료 체계 또는 기하학적 구조로 한정되지 않는다.
이용될 수 있는 예시적인 절연체 재료는, 예를 들어, 질화물, 산화물, 산화질화물, 카바이드, 옥시카바이드, 폴리머, 실란, 실록산, 또는 다른 적합한 절연체 재료를 포함할 수 있다. 일부 실시 예들에서, 베이스 절연체 층은 초-저-k 절연체 재료로 구현될 수 있고 캡 절연체 층은 저 또는 고-k 유전 재료로 구현될 수 있다. 초-저 유전 재료는 일반적으로 더 큰 다공도(porosity)을 가질 수 있고, 그러므로 더 높은 유전 상수를 갖는 고밀도 재료에 비해서 더 빠른 에칭 비율을 가질 수 있다. 예시적인 저-k 유전 재료로는 실리콘 이산화물, 카본 도핑 산화물(CDO), 퍼플루오르시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머, 플루오로실리케이트 유리(FSG), 및 실세스퀴옥산, 실록산, 또는 유기 실리케이트 유리와 같은 유기 실리케이트를 포함한다. 초-저-k 유전 재료의 예는 일반적으로 임의의 그러한 저-k 재료를 포함하지만, 밀도와 유전 상수를 더 줄이기 위해서 포어(pore)들 또는 다른 보이드(void)들로 구성된다. 고-k 유전 재료의 예로는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타넘 산화물, 란타넘 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탄륨 산화물, 및 납 아연 니오브산염을 포함한다.
일부 특정 예시적인 실시 예들에서, 베이스 절연체 재료는, 예를 들어, 2.3보다 작은 유전 상수 k와 35 volume %보다 큰 다공도을 갖는 다공도 SiCOH와 같은 초-저 유전 재료일 수 있다. 그러한 예시적인 경우들에서, 캡 절연체 층은, 예를 들어, 약 2.8 내지 3.0의 범위 내의 유전 상수 k 및 10 volume %보다 작은 다공도를 갖는 비교적 좀더 조밀한 SiCOH일 수 있고, 또는 플라즈마-강화 CVD(PECVD) 산화물(예로, 실리콘 산화물)이나 질화물(예로, 실리콘 질화물)일 수 있다. 좀더 일반적인 면에서, 베이스 절연체 층 재료의 에칭 비율은 캡 절연체 층 재료의 에칭 비율보다 더 크다. 베이스 층을 위해 다공성 SiCOH를 이용하고 캡 층을 위해 좀더 조밀한 SiCOH를 이용하는 특정 예에 이어서, 캡과 베이스 층들의 에칭시 선택도가 2:1보다 큰 에칭 공정이 성취된다. 이 공개에 비추어 이해되는 바와 같이, 초-저-k/다공성 베이스 층을 갖는 이중층 구조의 이용은 타겟 랜딩 패드 위의 빠른 에칭과, 언랜디드 비아의 비교적 더 높은-k/좀더 조밀한 캡 층 자기-정열 포지셔닝을 제공한다.
일부 추가의 특정 예시적인 실시 예들에서, 캡 층은 다음의 기준을 충족한다: 낮은 누설; 확장된 TDDB 안정성; 베이스 층에의 양호한 부착; 베이스 층 에칭 화학적 성질에서 5:1보다 큰 에칭 선택도. 도 6a에 도시된 바와 같이, 카보-질화물 재료는 통상 초-저-k 유전체보다 수십수백 배 더 안정한 TDDB를 나타낸다. 특히, 도 6a는 통상의 CDO 재료에 비교한 옥시-카보-질화물 재료(OxyCDN)의 TDDB를 보여주고 있다. 도 6b에 도시된 바와 같이, 그러한 카보-질화물 재료는 또한 CDO와 같은 초-저-k 유전체보다 상당히 작게 누설된다. 더욱이, 그러한 카보-질화물 재료는 통상의 CDO 에칭 화학적 성질에서 매우 낮은 에칭 비율을 나타낸다. 예를 들어, 선택도 에칭 테스트는, 예시적인 실시 예에 따르면, 풀-사이즈 트렌치(예로, 50 nm 내지 100 nm)가 15 nm OxyCDN 캡 층으로부터 매우 적은 손실로 CDO 베이스 층 내에 에칭될 수 있음을 보여주고 있다.
도 2b 및 2c에 도시된 바와 같이, 종래의 처리는 트렌치들을 패턴닝한 다음 에칭하고(도 2b), 이후 이들을 금속으로 채우기(도 2c) 위해 수행될 수 있다. 단지 2개의 트렌치가 도시되어 있지만, 임의의 수의 금속화된 트렌치들이 제공될 수 있다. 임의의 적합한 리소그래피 패턴닝 및 에칭 공정들은 트렌치들을 에칭하는데(예로, 습식 및/또는 건식, 등방성 및/또는 이방성, 등) 이용될 수 있고, 트렌치들의 모양은 형성될 상호연결 피처(예로, 단일 다마신, 이중 다마신, 등)에 의존할 것임이 이해될 것이다. 이 금속은 임의의 적합한 금속(예로, 구리, 니켈, 은, 금, 백금, 코발트, 텅스텐, 또는 구리-코발트, 구리-주석, 코발트 인 텅스텐, 니켈-인-텅스텐, 또는 임의의 다른 적합한 충진 금속과 같은 이들의 합금)일 수 있다. 임의의 적합한 금속 증착 공정(예로, PVD, CVD, ALD, 전해 또는 무전해 증착)은 트렌치 프로필 및 애스펙트 비와 같은 인자들에 따라서, 상호연결 충진 금속을 트렌치들 내에 증착하기 위해 이용될 수 있다. 일부 실시 예들에서, 트렌치에는 배리어 층(절연체 층들 내로의 일렉트로마이그레이션을 방지하기 위해서) 및/또는 시드 층(트렌치의 금속화를 지원하기 위해서), 및/또는 임의의 다른 필요한 층들이 늘어설 수 있다. 금속 증착 후의 처리는, 예를 들어, 후속 처리를 위한 구조를 준비하기 위한 평탄화 및 클리닝을 더 포함할 수 있다.
어쨌든, 이후 금속 라인들은, 도 2d에 도시된 바와 같이, 캡 층들의 표면 아래로 리세스(recess)될 수 있다. 이는, 예를 들어, 시트르산/과산화물 혼합 또는 구리 또는 다른 통상적인 충진 금속들을 에칭하는데 일반적으로 이용되는 임의의 다른 그러한 화학적 성질(예로, 임의의 산 + 과산화물)로 성취될 수 있다. 일부 특정 실시 예들에서, 금속 라인들을 리세스하는 것은 에천트, 산화제, 억제제 및 용매를 포함하는 화학적 성질을 이용하여 결정학적 방향에 관계없이 금속 라인을 균일하게 습식 에칭하는 것을 수반한다. 그러한 경우들에서, 억제제 및 용매를 에천트에 첨가하면, 에칭 동안 패시베이션 층이 전도 재료상에 형성됨으로써, 결정학적 방향에 관계없이 충진 급속 재료의 균일한 에칭이 제공된다. 에천트, 산화제, 억제제 및 용매를 포함하는 습식 에칭 화학적 성질은 금속 라인들의 에칭 깊이에 대한 제어를 제공하며, 그럼으로써 금속 라인의 일부 만(예로, 5% 내지 50%)이 리세스될 수 있다. 그러한 한 특정 실시 예에서, 금속 라인을 습식 에칭하기 위한 화학적 성질은 약 1 내지 약 40의 에천트의 질량 %, 약 1 내지 약 10의 산화제 질량 %, 및 약 0.1 내지 약 1의 억제제의 질량 %, 및 약 1 내지 약 60의 유기 용매의 질량 %를 포함한다. 일 실시 예에서, 금속 라인들을 에칭하기 위한 화학적 성질은, 에천트, 예를 들어, 글리신, 에틸렌디아민트라아세틱 산, 알파-아미노 산, 폴리카르복시산, 또는 이들의 결합; 산화제, 예를 들어, 과산화물, 오존, 과망간산염, 크롬산염, 과붕산염, 하이포할라이트, 또는 이들의 결합; 억제제, 예를 들어, 아졸, 아민, 아미노산, 인산염, 포스포네이트, 또는 이들의 결합; 및 용매를 포함할 수 있다. 용매는, 예를 들어, 수성 시스템(예로, 물), 또는 유기 용매(예로, 프로필렌 카보네이트, 술포란, 글리콜 에테르, 메틸렌 염화물, 등)일 수 있다. 이 공개에 비추어 볼 때 많은 에칭 화학적 성질이 자명할 것이다. 도 2d를 더 참조하면, 도시된 예시적인 실시 예에서 리세스의 깊이는 베이스 절연체의 상단까지(예로, 약 15 nm 내지 50 nm)이지만, 다른 실시 예들은 대체 에칭 패턴은 물론이고 대체 에칭 깊이의 예를 보여주는 도 2d에 파선으로 나타낸 바와 같이, 더 얕거나 더 깊은 리세스를 가질 수 있다. 완전한 금속 충진 및 후속 리세스가 도 2c 및 도 2d에 각각 도시되어 있지만, 다른 실시 예들은 트렌치 내에 원하는 레벨까지의 부분 금속 충진을 포함할 수 있고, 그럼으로써 리세스 에칭을 제거하거나 그렇지않으면 리세스 에칭을 감소할 수 있음이 이해될 것이다.
이러한 예시적인 실시 예에서, 여기서 일반적으로 일렉트로마이그레이션 관리(EMM) 층이라 칭해지는 등각의 일렉트로마이그레이션 배리어 층이 이후 캡 층과 충진 금속상에 증착된다. EMM 층은 임의의 적합한 증착 기법(예로, ALD, CVD, PVD 등)을 이용하여 증착될 수 있다. 일부 예시적인 실시 예들에서, EMM 층은 실리콘 질화물, 실리콘 카바이드, 실리콘 카바이드 산화물, 실리콘 카바이드 질화물, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물, 몰리브데늄 질화물, 또는 다른 임의의 적합한 그러한 재료(예로, 패시베이션, 에칭 정지 및 일렉트로마이그레이션 배리어에 통상 이용되는 재료들)로 구현된다. EMM의 에칭 비율은, EMM이 타겟 및 오프-타겟 랜드 패드들 위의 전체 에칭 비율에 동등하게 영향을 준다는 것을 고려할 때, 이중층 재료의 에칭 비율보다 낮거나 높을 수 있고, 또는 동일할 수 있다는 것에 유의한다. 일부 예시적인 경우들에서, EMM 층은, 예를 들어, 2 nm 내지 200 nm(예로, 30 nm 내지 50 nm)의 범위 내의 두께를 갖는다. 이 공개에 비추어 이해되는 바와 같이, EMM 층의 두께는 크게 변할 수 있고, 청구된 발명은 임이의 특정한 범위의 두께로 한정되도록 의도되지 않는다. 사실, 일부 실시 예들은 EMM 층을 포함하지 않는다. 이후 스택형 집적 회로 구조에 포함된 차기 ILD 이중층은, 도 2f에 도시된 바와 같이, 도 2a를 참조해서 앞서 기술된 바와 같은 공정들 및/또는 베이스/캡 재료들을 이용하여, 제공될 수 있다.
이후 언랜디드 비아는 도 2g에 도시된 바와 같이 패턴화되고 에칭된다. 보여지는 바와 같이, 비아는, 비아 에칭의 일부가 타겟 랜딩 패드 위에서 이루어지고 비아 에칭의 일부가 오프-타겟 랜딩 패드 위에서 이루어지게, 이웃 트렌치 쪽으로 시프트(shift)된다. 비아는, 예를 들어, 통상 실행되는 바와 같이, 폴리싱, 클리닝 등이 뒤따르는 비아 패턴닝 및 후속 에칭 공정을 포함하는 표준 리소그래피를 이용하여, ILD 이중층 내에 형성될 수 있다. 패턴닝 및 에칭 공정은, 예를 들어, 습식 및/또는 건식 에칭 기법을 이용하여, 실행될 수 있다. 비아 치수는 응용에 따라서 변할 수 있다. 하나의 예시적인 경우에서, 비아 개구(via opening)는 약 5 nm 내지 500 nm(예로 20 nm 내지 45 nm)를 가지며, 약 8:1 내지 2:1 범위 내(예로, 4:1)의 애스펙트 비를 갖는다. 다른 실시 예들에서, 비아는 비아와 상부 넓은 트렌치 부분을 포함하는 이중 다마신 구조의 일부일 수 있음에 유의하고, 이는 도 5a-b에 도시된 예시적인 실시 예를 참조해서 차례로 논의될 것이다. 원하는 상호연결 구조의 치수 및 애스펙트 비는 실시 예마다 변할 수 있고, 청구된 발명은 임의의 특정 범위의 치수 및 구조적 구성(예로, 단일 또는 이중 다마신, 등)으로 한정되도록 의도되지 않음이 이해될 것이다.
또한 도 2g를 참조로 알 수 있듯이, 비아 에칭은 에칭 표면이 EMM 층 위에 있는 한 균일하다. EMM 층의 에칭 및 뒤이은 밑에 있는 ILD 캡의 에칭이 시작될 때, 베이스 절연체 층에 관련한 차별 에칭 비율은 도 2h에 나타낸 바와 같이 비아의 프로필이 비대칭적으로 테이퍼링(tapering)되게 하며, 그럼으로써, 비아 바닥 모양에 그리고 일반적으로 오프-타겟 랜딩 패드 위에 비대칭 테이퍼를 제공한다. 이는 일반적으로 캡 ILD 층이 베이스 ILD 층보다 낮은 에칭 비율을 갖기 때문이다. 달리 말하면, 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율이 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르다. 일부 예시적인 경우들에서, 정해진 에칭 공정에서 캡 층 에칭 비율에 대한 베이스 층 에칭 비율의 비는 1보다 크고, 또 다른 경우들에서는 5보다 크다(1.5:1, 2:1, 3:1, 4:1 등과 같은 임의의 적합한 차별 에칭 비율이 이용될 수 있더라도).
이후 비아는 (하부 금속 트렌치들의 충진에 관련해서 도 2c를 참조로 논의된 것과 유사한 재료 및 공정을 이용해서) 금속화될 수 있고, 추가 지지 층(예로, 확산 배리어, 핵형성 층, 부착 층, 및/또는 다른 필요한 층들)을 포함하거나 포함하지 않을 수 있다. 도 2i에 도시된 바와 같이, 최종적인 결론(net result)은 비아가 자기-폐쇄적이고 이웃 충진 금속에 대한 단락 가능성이 감소한다는 것이다. 도 7a는 종래의 스택형 전도 상호연결 구조(도 1에 도시된 것과 같은)와 본 발명의 실시 예에 따라 구성된 스택형 전도 상호연결 구조(도 2i에 도시된 것과 같은)에 있어서의 전계 세기 및 위치를 비교하는 시뮬레이션을 보여주고 있다. 보여지는 바와 같이, 가장 강한 필드(field)의 위치는 종래의 구조의 ILD(도 7a의 왼쪽)로부터 자기-폐쇄 비대칭 비아 흐름에서의 캡 층(도 7a의 오른쪽)으로 시프트한다. 도 7b는 최대 전계 세기(Emax)가 20~30% 만큼 감소함을 그래픽으로 보여주고 있고, 이는 절연 파괴(TDDB)에 대한 시간상 중요한 증가(예로, >5x 개선)를 가져온다.
이 공개에 비추어 볼 때 많은 변형이 자명할 것이다. 예를 들어, 일부 실시 예들에서, EMM 층은 단지 충진 금속 영역들 위에만 선택적으로 증착될 수 있다. 그러한 선택적인 증착은, 예를 들어, 충진 금속에만 핵 형성을 하는 EMM의 무전해 증착을 이용하는 금속 증착 및 평탄화 후에 실행될 수 있다. 예를 들어, 무전해 증착된 코발트는 ILD 재료를 제외한 구리 충진 금속 상에만 핵형성을 할 것이다. 좀더 일반적인 의미에서, EMM 재료는 전도 패시베이션 캡을 충진 금속 위에 효과적으로 제공하기 위해서 충진 금속 위에 선택적으로 성장될 수 있는 임의의 금속일 수 있다. 이용될 수 있는 예시적인 전도 EMM 재료는, 예를 들어, 니켈, 은, 금, 백금, 코발트, 텅스텐, 또는 구리-코발트, 구리-주석, 코발트 인 텅스텐, 니켈-인-텅스텐과 같은 합금, 또는 충진 금속을 보호하거나 덮기 위해서 선택적으로 증착될 수 있는 임의의 다른 적합한 금속 또는 합금을 포함한다. 전도 EMM 층을 갖는 그러한 경우들에서, 비아 에칭 공정은 EMM 층을 통한 에칭을 필요로 하지 않음에 유의한다. 자세히 말하면, EMM은 에칭 정지로서 효과적으로 이용될 수 있고, 이후 충진 금속이 밑에 있는 충진 금속 위에 제공된 EMM 층 상으로 증착될 수 있다. 임의 그러한 경우들에서, 비대칭 비아는 베이스 절연체 및 캡 층에 관련한 차별 에칭 비율의 결과이다.
가변 두께 일렉트로마이그레이션 배리어 층
도 3a-g는 본 발명의 다른 실시 예에 따라 구성된 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다. 이 예시적인 실시 예에서, 절연체 층은 다층 구조보다는 단일 또는 연속 재료 층일 수 있다. 바로 앞서 설명한 바와 같이, 이 절연체 층은 기판의 일부로서 형성되거나 아니면 기판상에 형성될 수 있고, 이 공개에 비추어 이해될 수 있는 바와 같이, 다수의 방식으로 그리고 임의의 수의 재료를 이용하여 구성될 수 있다. 필요한 유전 상수와 같은 인자들은, 예를 들어, 앞서 기술된 절연체 재료들 중 임의의 재료일 수 있는 절연체 재료를 선택하는데 이용될 수 있다. 절연체는 도 3a, 3b 및 3c에 각각 도시된 바와 같이 에칭, 금속화 및 리세스될 수 있고, 도 2b, 2c 및 2d에 관련한 이전의 관련 논의는 여기에 동일하게 적용될 수 있다. 도 3d에 도시된 바와 같이, 가변 두께 EMM 층은 이후 절연체 및 충진 금속 위에 제공되며, 여기서 절연체 재료 위의 EMM 층의 위치 T2의 두께는 충진 금속 위의 위치 T1의 EMM 층 두께의 적어도 2배이다. 일부 경우들에서, T2 두께는 T1 두께의 3배 이상 더 크다. 좀더 일반적인 의미에서, EMM 층의 두께는 절연체 재료에 관련한 EMM의 에칭 비율에 따라서 설정될 수 있다. 일부 예시적인 경우들에서, 가변 두께 EMM은, 예를 들어, 증착 공정 동안 두께가 선택적으로 제어되는 방향성 증착을 이용하여 제공될 수 있다. 다른 예시적인 경우들에서, 가변 두께 EMM 층은 EMM의 균일한 두꺼운 층의 블랭킷 증착(blanket deposition)과 이에 뒤이은 원하는 곳의 EMM 층의 얇은 부분들에 대한 선택적인 에칭(예로, 이방성)을 이용하여 제공된다. 실제 층 두께는 EMM 층을 따라서 포인트마다 크게 변할 수 있고, 도 3d에 도시된 바와 같이 단지 2개의 두께를 갖는 완벽한 평평한 EMM 층을 성취할 필요는 없음이 이해될 것이다.
이후 차기 절연체 층이 EMM층 위에 제공될 수 있고, 이후 언랜디드 비아가 도 3e에 도시된 바와 같이, 패턴화되고 에칭될 수 있다. 차기 절연체 층과 언랜디드 비아를 제공하는 것에 관련한 앞선 관련 논의는 여기에도 동일하게 적용될 수 있다. 도 3e를 참조로 좀더 알 수 있듯이, 비아 에칭은 에칭 표면이 EMM 층 위에 있는 한 균일하다. 상대적으로 더 두꺼운 파트의(EMM 층의) 에칭이 시작될 때, 절연체 층 및 EMM 층의 얇은 파트에 관련한 차별 에칭 비율은 도 3f에 도시된 바와 같이 비아의 프로필을 비대칭적으로 테이퍼(taper)되게 만들며, 그럼으로써 비아 바닥 모양에 그리고 일반적으로 오프-타겟 랜딩 패드 위에 비대칭 테이퍼가 제공된다. 이는 일반적으로 EMM 층의 비교적 두꺼운 파트(예로, T2 및 그의 이웃 위치들)가 EMM 층의 절연체 층 및 비교적 얇은 파트(예로, T1 및 그의 이웃 위치들)의 전체 에칭 비율보다 낮은 에칭 비율을 갖기 때문이다. 달리 말하면, 타겟 랜딩 패드위의 재료들의 전체 에칭 비율은 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르다. 일부 예시적인 경우들에서, 1.5:1. 2:1, 3:1, 4:1 등과 같은 차별 에칭 비율이 이용될 수 있고, 이는 T1과 T2 간의 차 및 EMM과 절연체 재료 간의 에칭 비율의 차에 의존할 것이다. 이후 언랜디드 비아는 도 3g에 도시된 바와 같이 그리고 앞서 논의된 바와 같은 기법 및 재료들을 이용하여 금속화될 수 있고, 그 결과 도 2i를 참조로 설명한 것과 유사한 방식으로 보다 큰 단락 마진과 감소한 전계를 갖는 자기-폐쇄 비아가 제공된다.
프리-에치된/자기-정렬된 느린 에칭 층
도 4a-g는 본 발명의 다른 실시 예에 따라 구성된 자기-폐쇄 상호연결 피처의 형성을 보여주는 일련의 집적 회로 구조의 측 단면도를 보여주고 있다. 이 예시적인 실시 예에서, 절연체 층은 또한 다층 구조라기 보다는 단일 또는 연속 재료층일 수 있고, 앞선 관련 논의는 여기에 동일하게 적용될 수 있다. 그러나, 트렌치 패턴닝과 에칭 전에, EMM의 등각 및 균일 층이 도 4a에 도시된 바와 같이, 증착될 수 있다(예로, CVD, ALD, PVD 등). 이후 최종 구조는 도 4b 및 4c에 각각 도시된 바와 같이 에칭, 금속화/리세스될 수 있고, 도 2b 2c 및 2d에 관련한 앞선 관련 논의는 여기에 동일하게 적용될 수 있다. 그래서, 일렉트로마이그레이션 배리어 층은 효과적으로 타겟 랜딩 패들로부터 프리-에칭되고 그들에 자기-정렬된다.
이후, 차기 절연체 및 EMM 층은 도 4d에 도시된 바와 같이 패턴화된 EMM 층과 충진 금속 위에 제공될 수 있고, 이후 언랜디드 비아는 도 4e에 도시된 바와 같이 패턴화 및 에칭될 수 있다. 차기 절연체 및 EMM층들 및 언랜디드 비아의 제공에 관련한 앞선 관련 논의는 여기에 동일하게 적용될 수 있다. 도 4e를 참조로 더 알 수 있듯이, 비아 에칭은 에칭 표면이 EMM 층 위에 있는 한 균일하다. EMM 층의 에칭이 시작할 때, 절연체 층에 관련한 차별 에칭 비율은 도 4f에 나타낸 바와 같이 비아의 프로필을 비대칭적으로 테이퍼하게 만들며, 그럼으로써 비아 바닥 모양에 그리고 일반적으로 오프-타겟 랜딩 패드 위에 비대칭 테이퍼가 제공된다. 이는 일반적으로 EMM 층이 절연체 층의 에칭 비율보다 낮은 에칭 비율을 갖기 때문이다. 달리 말하면, 타겟 랜딩 패드위의 재료들의 전체 에칭 비율은 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르다. 일부 예시적인 경우들에서, 1.5:1. 2:1, 3:1, 4:1 등과 같은 차별 에칭 비율이 이용될 수 있고, 이는 EMM 층의 두께 및 EMM과 절연체 재료 간의 에칭 비율의 차에 의존할 것이다. 이후, 언랜디드 비아는 도 4g에 도시된 바와 같이 그리고 앞서 논의된 바와 같은 임의의 적합한 기법 및 재료들을 이용하여 금속화될 수 있고, 그 결과 도 2i를 참조로 설명한 것과 유사한 방식으로 보다 큰 단락 마진과 감소한 전계를 갖는 자기-폐쇄 비아가 제공된다.
도 4gg는 본 발명의 다른 실시 예에 따른 자기-폐쇄 상호연결 피처를 갖는 집적 회로 구조의 측 단면도를 보여주고 있다. 보여지는 바와 같이, 이러한 예시적인 실시 예는, 이 실시 예가 빠르고 느린 에칭 층들로 구현된다는 점을 제외하고는, 도 4g에 도시된 것과 유사하다(앞선 관련 논의는 여기에 동일하게 적용된다). 그래서, 느린 에칭 층은 일렉트로마이그레이션 배리어 층일 수 있지만, 이는 필요하지 않을 수 있다. 상세히 말하자면, 이는 빠른 에칭 층보다 느린 에칭 비율을 갖는 임의의 적합한 재료일 수 있다. 마찬가지로, 빠른 에칭 층은 임의의 특정 재료일 필요는 없고; 오히려 이는 느린 에칭 비율 층보다 빠른 에칭 비율을 갖는 임의의 적합한 재료일 수 있다. 이들 각 에칭 비율 이외에, 느린 그리고 빠른 에칭 층 재료들이, 예를 들어, 각자의 필요한 반도체 특성(예로, 유전 상수, 확산 및/또는 일렉트로마이그레이션을 금지하는 능력, 정해진 에칭 화학적 성질 또는 공정 등에 관련한 에칭가능성(etchability) 등), 비용, 접근가능성, 및/또는 다른 그러한 적절한 파라미터를 기반으로 선택될 수 있다. 어떤 경우에도, 느린 에칭 비율 층은 타겟 랜딩 패드들로부터 효과적으로 프리-에칭될 수 있고 그들에 자기-정렬될 수 있다. 이후, 차기 빠른 에칭 및 느린 에칭 층들이 도 4d에 관련해서 앞서 논의한 바와 같이 패턴화된 느린 에칭 층과 충진 금속 위에 제공될 수 있고, 이후, 도 4e에 관련해서 앞서 논의한 언랜디드 비아와 같은 상호연결 피처가 패턴화되고 에칭될 수 있다. 이후, 상호연결 피처는 자기-폐쇄 상호연결 피처가 제공되도록 앞서 논의한 바와 같이 금속화될 수 있다.
이 공개에 비추어 볼 때 다른 변형들도 자명할 것이다. 예를 들어, 한 그러한 변형에서, 느린 에칭 층은 충진 금속의 증착 및 평탄화 후에 선택적인 증착 기법으로 성장될 수 있다. 그러한 경우들에서는, 금속의 리세싱이 방지될 수 있을 것이다.
도 5a는 동적 랜덤 액세스 메모리(DRAM) 집적 회로 구조에서 밑에 있는 금속 랜딩 패드가 하부 층의 금속 라인인 경우의 특정 예시적인 실시 예를 보여주고 있다. 그러나, 임의의 수의 다른 다층 집적 회로들이 유사한 스택 구조를 가질 수 있음에 유의한다. 보여지는 바와 같이, 집적 회로는 기판의 상부에 복수의 스택형 상호연결 층들을 포함한다. 이러한 예시적인 경우에, 기판은 액세스 트랜지스터 T 및 워드 라인 WL과 같은 다양한 DRAM 셀 컴포넌트들이 그 안에 통합되도록 구성된다. 그러한 DRAM 장치는 통상 복수의 비트 셀들을 포함하고, 각 셀은 일반적으로 워드 라인에 의해서 게이트되는 액세스 트랜지스터에 의해 비트라인에 통신으로 연결되는 저장 커패시터를 포함한다. 도시되지 않은 다른 통상적인 DRAM 컴포넌트들 및 피처들도 포함될 수 있다(예로, 행 및 열 선택 회로, 감지 회로, 전력 선택 회로, 등). 각 층은 층간 유전체(ILD) 재료 내에 형성된 다양한 금속 라인(M1, M1', M2, M2'... M9, 및 M9')과 대응하는 비아들(V0, V0', V1, V1'... V8 및 V8')을 포함한다. 도시된 레이아웃은 임의의 특정한 피처 간격 또는 밀도를 시사하는 것으로 의도된 것이 아님에 유의한다. 상세히 말하면, 이 레이아웃은 단순히 임의적인 예이며, 임의의 수의 레이아웃 설계는, 여기에 기술된 바와 같이 전도 상호연결 피처들이 형성되는, 본 발명의 실시 예로부터 이익을 얻을 수 있을 것이다. 이 예시적인 구조 내의 각 층은 일반적으로 느린 에칭 층에 의해서 이웃 층들로부터 분리되거나 아니면 경계가 정해진다. 대조적으로, ILD 재료는 도 5a에서 일반적으로 나타낸 바와 같이 빠른 에칭 층을 제공한다. 게다가, 이 예시적인 실시 예의 각 금속 라인 및 비아는 선택적인 배리어 층(예로, 탄탄륨 또는 다른 확산 배리어)을 이용하여 구성된다. 다른 실시 예들은 다소 많거나 적은 그러한 층들(예로, 핵형성 층들, 부착 층들, 등)을 포함할 수 있다.
이러한 특정 예시적인 경우에, 도 5a는 어떻게 비아 V1이 언랜디드되고 금속 라인 M2를 밑에 있는 금속 라인 M1에 전기적으로 연결하는지를 보여주고 있다. 이러한 언래디드 비아가 많은 비아들 중 하나일 수 있고, 언랜디드되는 바로 그 비아일 수 있으며, 또는 많은 언랜디드 비아들 중 하나일 수 있음에 유의한다. 오프-타겟 랜딩은, 예를 들어, 등록 오차에 기인할 수 있고, 아니면 의도된 것일 수 있다. 어떤 경우에도, 그리고 이 공개에 비추어 이해되는 바와 같이, 빠른 및 느린 에칭 층들은 효과적으로 비대칭 테이퍼를 갖는 상호연결 피처를 산출하는 차별 에칭 비율을 초래한다. 그래서, 예를 들어, 정해진 에칭 공정에서 느린 에칭 층 에칭 비율에 대한 빠른 에칭 층 에칭 비율의 비는 1보다 크며, 또 다른 특정 경우들에서는 5보다 크다(1.5:1, 2:1, 3:1, 4:1 등과 같은 임의의 적합한 차별 에칭 비율이 이용될 수 있을지라도).
임의의 수의 재료들이 앞서 설명한 바와 같이 느린 및 빠른 에칭 비율 층들을 구현하는데 이용될 수 있다. 일부 특정 예시적인 실시 예들에서, 빠른 에칭 층 재료는, 예를 들어, 2.3보다 작은 유전 상수 k와 35 volume %보다 큰 다공도를 갖는 다공성 SiCOH와 같은 초-저 유전 재료일 수 있다. 그러한 예시적인 경우들에서, 느린 에칭 층 재료는, 예를 들어, 약 2.8 내지 3.0의 범위 내의 유전 상수 k와 10 volume %보다 작은 다공도를 갖는 비교적 조밀한 SiCOH이거나 플라즈마-강화 CVD(PECVD) 산화물(예로, 실리콘 이산화물) 또는 질화물(예로, 실리콘 질화물)일 수 있다.
한 실시 예에서, 장치는 여기에 기술된 바와 같은 비대칭 테이퍼를 갖는 언랜디드 비아들을 갖는 1 이상의 낮은 금속화 레벨을 포함할 수 있지만, 언랜디드 비아들이 그러한 비대칭 테이퍼를 갖지 않는 1 이상의 높은 금속화 레벨도 가질 수 있다. 예를 들어, M1/V0 및 M2/V1을 포함하는 하부 층들은 여기에 기술된 바와 같은 비대칭으로 테이퍼된 언랜디드 비아들을 포함할 수 있다. 동일 장치에서, M8/V7 및 M9/V8을 포함하는 상부 층들은 비대칭으로 테이퍼되지 않는 언랜디드 비아들을 가질 수 있지만, 대신에 비아의 언랜디드 부분은 하부 금속 표면까지 아래로 연장하는 비아의 측면보다 상당히 더 많이 또는 그와는 다르게 테이퍼링되지 않고 금속 라인까지 아래로 연장할 수 있다. 그러한 높은 금속 층들은 단순히 하부 라인 및 비아에 인접한 층간 유전체(ILD) 재료를 가질 수 있고, 여기서 에칭 정지 층은 ILD 위에 있고 다른 ILD 층이 에칭 정지 층 위에 있다. 비아 홀들은 상부 ILD와 에칭 정지를 통한 에칭에 의해서 생성되고, 홀들의 언랜디드 부분들은 여기에 기술된 느린 에칭/빠른 에칭 재료 스킴 및/또는 리세스 금속 기법들이 이용된 경우보다 하부 ILD 재료 내로 더 멀리 하향 연장되며, 상당히 비대칭으로 테이퍼되지 않는다.
도 5b는 도 5a에 도시되고 본 발명의 일 실시 예에 따라 구성된 언랜디드 비아의 확대 도를 보여주고 있다. 볼 수 있듯이, 도 5b는 피처들이 정확히 직각 및 직선으로 그려져 있지 않다는 점에서 실제 공정 한계를 반영하도록 그려져 있다. 비아 V1은 느린 에칭 층이 존재하지 않는 경우의 비아 V1의 노멀 프로필(파선으로 지정된)은 물론이고 비대칭 테이퍼를 보여주고 있다. 이러한 예시적인 경우에, 비대칭 테이퍼는 효과적으로 비아 V1의 노멀 프로필을 약 25% 줄여준다. 비아의 언랜디드 부분(unlanded portion)에 대한 노멀 프로필은, 느린 에칭 층에 의해서 간섭받지 않은 랜디드 부분(landed portion)의 프로필을 살펴보면 쉽게 예측되거나 판정될 수 있다. 다른 실시 예들은 더 큰 프로필 축소(예로, 80% 내지 95%) 또는 더 작은 축소(5% 내지 15%)를 포함할 수 있다. 축소의 양은 필요한 패킹 밀도 및 상호연결을 위해 필요한 전도도와 같은 인자들에 의존할 것이다. 이러한 프로필 축소는, 예를 들어, 이 예에서 일반적으로 금속 M1과 언랜디드 비아 V1 간의 인터페이스에 있는 그의 가장 넓은 포인트에서 측정될 수 있다.
프로필 축소의 존재는, 예를 들어, 임의 포인트 또는 평면에서 비아의 단면을 취하고 비아의 중심 축 쪽의 언랜디드 프로필 범프들을 확인함으로써 판정될 수 있다. 범프의 모양은 경우마다 다를 수 있지만, 어떤 경우들에서는 느린 에칭 재료를 포함하는 비아 측벽 내의 요함지(concave depression)인 것처럼 보인다. 테이퍼가 시작하는(빠른 에칭 층으로부터 느린 에칭 층으로 전이하는 인터페이스에서) 요함지의 상부는 온-타겟 랜딩 패드 근처의 요함지의 바닥보다 앝을 수 있음에 유의한다. 이 예에 도시된 바와 같이, 테이퍼는 효과적으로 금속 M1과 빠른 에칭 층 간의 인터페이스와 안정상태를 유지하거나 자기-정렬된다. 또 다른 실시 예에서, 요함지의 상부는 요함지의 바닥과 같은 깊이를 가질 수 있음에(사실상 거의 정사각형 또는 직사각형) 유의한다. 그러한 비대칭 테이터 모양은, 예를 들어, 느린 에칭 층 에칭 비율에 대한 빠른 에칭 층 에칭 비율의 비가, 예로, 5보다 클 때 나타날 수 있다. 그러한 차별 에칭 비율은 느린 에지 재료의 에지(edge)가 랜딩 에칭 공정 동안 실질적으로 줄어들지 않거나 더 둥글어 지지 않음을 나타낸다. 비대칭 테이퍼에 대한 수많은 모양 및 프로필은 이 공개에 비추어 자명할 것이며, 청구된 발명은 임의의 특정한 테이퍼 유형로 한정되도록 의도되지 않는다. 다양한 예시적인 실시 예들에서, 테이퍼는, 언랜디드 비아 측벽의 프로필이 랜디드 비아 측벽의 프로필보다 더 비아의 중앙 쪽으로 이동되는 한, 각이 질 수 있고(예로, 테이퍼의 상부가 테이퍼의 바닥보다 좁은 경우) 또는 직선일 수 있으며(예로, 테이퍼의 상부와 바닥이 거의 같은 경우), 아니면 임의의 기하학적 프로필을 가질 수 있다.
일부 경우들에서, 비아의 양측은 에칭 공정의 결과로 자연스럽게 테이퍼링 될 것이다. 그러나, 여기에 기술된 기법들의 부재시에는, 이 테이퍼는 실질적으로 대칭이며, 모든 측면이 대략 같은 양으로 테이퍼링된다. 한편, 일부 실시 예들에서 비대칭 테이퍼는 인접한 랜디드 부분들보다 비아의 언랜디드 부분에 더 인접하게 테이퍼링된다. 일부 실시 예들에서, 대칭 테이퍼링과 비대칭 테이퍼링 간의 차이는, 대칭 테이퍼링 비아가 접점(contact)이 만들어지는 하부 금속으로부터 정해진 거리에서 서로 10% 이내의 대향 측면들의 각들을 가질 수 있는 한편, 비대칭 테이퍼링 비아는 접점이 만들어지는 하부 금속으로부터 정해진 거리에서 약 15%보다 크게 상이한 대향 측면들의 각들을 가질 수 있는 것으로 기술될 수 있다. 유사하게, 위에 기술된 오목 형상은 일부 실시 예들에서 비아의 랜디드 측면이 접촉을 이루는 금속의 상부 표면에 접근할수록 거의 연속으로 테이퍼링되는 측벽을 가짐으로써 식별될 수 있다. 언랜디드, 비대칭 테이퍼링된 측면은 상단부 내의 랜디드 측면의 테이퍼를 거의 따르는 측벽을 가지며, 다른 대향 측벽의 대응 부분보다 상당히 더 수평인 부분을 갖고, 접촉을 이루는 금속의 상부에 가까워질수록 대향 측벽의 각에 점점 더 유사한 각으로 복귀하기 시작한다. 상당히 더 수평이라는 것은 상이한 재료들, 에천트들, 금속 리세스 깊이들 및/또는 다른 변형을 이용하는 다양한 실시 예들에서 10도, 20도, 30도 또는 다른 각도 차이인 각도 차이를 의미할 수 있다. 한 실시 예에서, 비아의 중앙 3분점은 평균 각을 갖는 측벽들을 가질 수 있고, 비아가 접촉을 이루는 금속의 상부 표면으로 다가갈수록, 금속의 중앙에 더 가까운 비아의 랜디드 측벽은 평균 각과 대략 같은 각을 연속해서 갖는 한편 금속의 중앙에서 더 멀리 있는 비아의 언랜디드 측벽은 평균 각에서 상당히 더 멀어지는 측벽 각을 갖는다. 몇몇 실시 예들에서, "대략 같은(roughly the same)" 및 "상당히 더 먼(significantly farther)" 각들은 각각 (a) 5도 이내 및 7도보다 큰, (b) 3도 이내 및 5도보다 큰, (c) 5도 이내 및 10도보다 큰 각일 수 있다. 다른 예들은 다른 실시 예들에서 쉽게 알 수 있다. 이들은 비-제한 예이며, 이 공개에 비추어 비아가 비대칭일 때를 쉽게 인지할 수 있으며, 특히 비아는 여기에 기술된 바와 같은 리세스 하부 금속 및/또는 느린-에칭 영역의 포함에 의해서 비대칭으로 만들어졌음을 인지할 수 있다.
도 5c는 본 발명의 일 실시 예에서 알 수 있듯이 도 5b에 도시된 것과 유사한 확대 도를 보여주고 있다. 도 5c의 실시 예에서, M1 재료는 느린 에칭 층의 바닥까지 리세스되지 않고, 대신에 M1의 일부는 느린 에칭 층의 바닥 위에 남는다. 비아 홀이 형성될 때, 이는 에칭과 같은 방법 또는 다른 적합한 방법을 이용하여, 유전 재료가 M1의 표면에서 확실히 제거되도록, 형성될 수 있고, 이는 약간 과-에칭될 수 있어 M1의 한 측벽에 인접한 느린 에칭 층의 일부가 또한 제어된다. 이와 같이, 비아 홀은 M1의 상부 표면을 약간 지나서 연장하며, 일부 경우들에서는 빠른 에칭 층으로 연장할 수 있다. 비아에 형성된 전도 재료는 또한 M1의 상부 표면보다 약간 낮게 연장한다. 이러한 사실에도 불구하고, 비아는 여전히 여기에 다양하게 기술된 바와 같이 언랜디드 측에서 비대칭 테이퍼를 갖는다.
예시적인 시스템
도 8은 본 발명의 한 예시적인 실시 예에 따라 구성 및/또는 제조된 1 이상의 집적 회로 구조로 구현된 컴퓨팅 시스템(1000)을 보여주고 있다. 보여지는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용하고 있다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함해서(이들로 한정되지 않음) 다수의 컴포넌트를 포함할 수 있고, 이들 각각은 마더보드(1002)에 물리적 및 전기적으로 연결되거나 그 내부에 통합될 수 있다. 마더보드(1002)는, 예를 들어, 메인 보드 또는 메인 보드 상에 장착된 도터보드 또는 시스템(1000)의 유일 보드 등 어느 것이든 간에 임의의 인쇄 회로 보드일 수 있다. 컴퓨팅 시스템(1000)은, 그의 응용에 따라서, 마더보드(1002)에 물리적 및 전기적으로 연결되거나 그렇지 않을 수 있는 1 이상의 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(예로, DRAM), 비-휘발성 메모리(예로, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 위치찾기 시스템(GPS) 장치, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(하드 디스크 드라이브, 컴팩 디스크(CD), 디지털 다기능 디스크(DVD), 등과 같은)를 포함할 수 있지만 이들로 한정되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 비대칭 프로필을 갖는 1 이상의 자기-폐쇄 전도 상호연결 피처로 구성된 1 이상의 집적 회로 구조를 포함할 수 있다. 이들 집적 회로 구조는, 예를 들어, 온-보드 프로세서 캐시 또는 메모리 어레이 또는 상호연결을 포함하는 다른 회로 피처를 구현하는데 이용될 수 있다. 일부 실시 예들에서, 다수의 기능이 1 이상의 칩에 통합될 수 있다(예로, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있거나 아니면 이 프로세서에 통합될 수 있음에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)과 데이터를 주고 받을 수 있게 무선 통신을 가능하게 해준다. 용어 "무선" 및 그의 파생어는 비-고체 매체를 통해 변조된 전자기 방사선을 이용해서 데이터 통신할 수 있는 회로, 장치, 시스템, 방법, 기법, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는, 연관된 장치들이 어떤 유선도 포함하지 않음을 의미하는 것은 아니지만 일부 실시 예들에서는 이들이 유선을 사용하지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물은 물론이고, 3G, 4G, 5G 및 이를 넘어서는 것으로 지정되어 있는 임의의 다른 무선 프로토콜을 포함하지만 이들로 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 어떤 것도 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 WiFi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 원거리 무선 통신 전용일 수 있다.
통신 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지된 집적 회로 다이를 포함한다. 본 발명의 일부 실시 예들에서, 프로세서의 집적 회로 다이는 여기서 다양하게 기술된 바와 같은 비대칭 프로필을 갖는 1 이상의 자기-폐쇄 전도 상호연결 피처로 구성된 1 이상의 집적 회로 구조로 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는, 예를 들어, 레지스터 및/또는 메모리로부터의 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 이 전자 데이터를 처리하는 임의 장치 또는 이 장치의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지된 집적 회로 다이를 포함할 수 있다. 그러한 예시적인 실시 예들에 따르면, 통신 칩의 집적 회로 다이는 여기서 다양하게 기술된 바와 같이 형성된 1 이상의 집적 회로 구조로 구현된 1 이상의 장치(예로, 비대칭 상호연결 피처를 갖는 온-칩 프로세서 또는 메모리)를 포함한다. 이 공개에 비추어 이해되는 바와 같이, 멀티-표준 무선 기능이 직접 프로세서(1004)에 통합될 수 있음(예로, 개별 통신 칩들을 갖기보다는 임의의 칩들(1006)의 기능이 프로세서(1004)에 통합되어 있는 경우)에 유의한다. 또한 프로세서(1004)가 그러한 무선 기능을 갖는 칩 셋일 수 있음에 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 어떤 하나의 칩 또는 칩 셋은 내부에 통합된 다수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은 랩톱, 넷북, 노트북,스마트폰, 태블릿, 개인용 휴대 단말기(PDA), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 다른 실시 예들에서, 시스템(1000)은 데이터를 처리하거나, 여기서 다양하게 기술되어 있는 바와 같은 비대칭 프로필을 갖는 1 이상의 자기-폐쇄 전도 상호연결 피처로 구성된 집적 회로 피처들을 이용하는 임의의 다른 전자 장치일 수 있다.
수많은 실시 예들이 자명하며 여기에 기술된 피처들은 임의의 수의 구성으로 결합될 수 있다. 본 발명의 한 예시적인 실시 예는 반도체 장치를 제공한다. 이 장치는 내부에 금속 피처를 갖는 제1 절연체 구조와 내부에 금속 피처를 갖는 제2 절연체 구조를 포함한다. 이 장치는 또한 제1 및 제2 절연체 구조 간에 개재 층을 포함하며, 여기서 제1 절연체 구조, 개재 층 및 제2 절연체 구조는 스택으로 배열된다. 개재 층은, 예를 들어, 일렉트로마이그레이션 배리어 층, 패시베이션 층, 에칭 정지 층, 또는 임의의 다른 필요한 재료 층 또는 다수의 그러한 층 또는 하이브리드 층(예로, 에칭 정지 및 일렉트로마이그레이션 배리어 층)일 수 있다. 이 장치는 제1 절연체 구조의 금속 피처를 제2 절연체 구조의 금속 피처에 연결하는 전도 상호연결 피처를 더 포함하고, 전도 피처는 개재 층을 통과하며 제1 절연체 구조의 금속 피처에 랜딩(land)하도록 비대칭으로 테이퍼링 된다. 일부 경우들에서, 전도 상호연결 피처는 언랜디드 비아이다. 일부 경우들에서, 전도 상호연결 피처의 비대칭 테이퍼는 제1 절연체 구조의 금속 피처와 제1 절연체 구조의 이웃 금속 피처 간의 거리를, 비대칭 테이퍼가 존재하지 않는 경우의 2개 금속 피처들 간의 거리에 비해서, 증가시킨다. 일부 경우들에서, 전도 상호연결 피처가 랜딩하는 제1 절연체 구조의 금속 피처는 타겟 랜딩 패드를 포함하고, 정해진 에칭 공정의 경우, 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율은 비대칭 테이퍼 아래의 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르다. 일부 경우들에서, 제1 및 제2 절연체 구조 각각은 2 이상의 절연체 층의 다층 구조를 포함하고, 비대칭 테이퍼는 2 이상의 절연체 층 중 적어도 하나에 형성된다. 일부 특정 경우들에서, 제1 및 제2 절연체 층 각각은 이중층 구조를 포함하고, 각 이중층 구조는 베이스 층 및 캡 층을 포함한다. 일부 그러한 특정 경우들에서, 정해진 에칭 공정을 위한 캡 층 에칭 비율에 대한 베이스 층 에칭 비율의 비는 5보다 크다. 일부 경우들에서, 비대칭 테이퍼는 제1 절연체 층의 캡 층 내에 적어도 부분적으로 형성된다. 일부 경우들에서, 베이스 층은 실리콘 이산화물의 유전 상수 아래의 유전 상수를 갖는 초-저 유전 재료를 포함하고, 캡 층은 베이스 층의 밀도보다 더 높은 밀도를 갖는 유전 재료를 포함한다. 일부 경우들에서, 개재 층은 제1 절연체 구조의 금속 피처 위의 위치에서의 개재 층 두께가 제1 절연체 구조의 다른 부분들 위의 위치에서의 배리어 층 두께에 비해 더 얇다는 점에서 가변 두께를 갖는다. 한 그러한 경우에, 제1 절연체 구조의 금속 피처 위의 위치에서의 개재 층 두께는 제1 절연체 구조의 다른 부분들 위의 위치에서의 개재 층 두께보다 2배 넘게 더 얇다. 일부 경우들에서, 정해진 에칭 공정의 경우, 절연체 재료와 더 얇은 개재 층 재료의 전체 에칭 비율은 절연체 재료와 더 두꺼운 개재 층 재료의 전체 에칭 비율보다 빠르며, 이 비는 1보다 크다. 한 특정의 그러한 경우에, 이 비는 5보다 크다. 일부 경우들에서, 비대칭 테이퍼는 개재 층 내에(예로, 더 두꺼운 부분 내에) 적어도 부분적으로 형성된다. 일부 경우들에서, 개재 층은 균일한 두께를 가지며 제1 절연체 구조의 금속 피처 상에는 없다(그 이유는 금속 피처를 위한 트렌치가 에칭될 때 에칭되어 제거되었기 때문이다). 일부 그러한 경우들에서, 전도 상호연결 피처가 랜딩하는 제1 절연체 구조의 금속 피처는 타겟 랜딩 패드를 포함하며, 정해진 에칭 공정의 경우, 비대칭 테이퍼 아래의 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율에 대한 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율의 비는 5보다 크다. 일부 그러한 경우들에서, 비대칭 테이퍼는 개재 층 내에 적어도 부분적으로 형성된다. 일부 그러한 경우들에서, 제1 및 제2 절연체 구조 각각은 동일한 절연체 재료의 연속 층이다. 이 공개에 비추어 볼 때 수많은 변형은 자명할 것이다. 예를 들어, 다른 실시 예들은 이 절에서 다양하게 기술된 바와 같은 장치를 포함하는 전자 시스템을 제공한다. 전자 시스템은, 예를 들어, 컴퓨팅 시스템(예로, 랩톱, 데스크톱, 휴대용 통신 장치 등)일 수 있다.
본 발명의 다른 실시 예는 다층 집적 회로 장치를 제공한다. 이러한 예시적인 경우에, 이 장치는 내부에 1 이상의 금속 피처를 갖는 제1 절연체 구조, 및 내부에 1 이상의 금속 피처를 갖는 제2 절연체 구조를 포함한다. 이 장치는 제1 및 제2 절연체 구조들 간의 일렉트로마이그레이션 배리어 층을 더 포함하며, 여기서 제1 절연체 구조, 일렉트로마이그레이션 배리어, 및 제2 절연체 구조는 스택으로 배열된다. 이 장치는 제1 절연체 구조의 금속 피처들 중 하나를 제2 절연체 구조의 금속 피처들 중 하나에 연결하는 전도 상호연결 피처를 더 포함하고, 전도 피처는 일렉트로마이그레이션 배리어 층을 통과하며 제1 절연체 구조의 대응 금속 피처에 랜딩하도록 비대칭으로 테이퍼링 된다. 전도 상호연결 피처의 비대칭 테이퍼는 제1 절연체 구조의 대응 금속 피처와 제1 절연체 구조 내의 이웃 금속 피처 간의 거리를, 비대칭 테이퍼가 존재하지 않는 경우의 이들 두 금속 피처 간의 거리에 비해, 증가시킨다. 일부 경우들에서, 제1 및 제2 절연체 구조 각각은 2 이상의 절연체 층의 다층 구조를 포함하며, 비대칭 테이퍼는 2 이상의 절연체 층 중 적어도 하나에 형성된다. 일부 경우들에서, 비대칭 테이퍼는 일렉트로마이그레이션 배리어 층 내에 적어도 부분적으로 형성된다. 일부 그러한 경우들에서, 제1 및 제2 절연체 구조 각각은 동일한 절연체 재료의 연속 층이다.
본 발명의 다른 실시 예는 반도체 장치를 형성하기 위한 방법을 제공한다. 이 방법은 내부에 금속 피처를 갖는 제1 절연체 구조를 제공하고 내부에 금속 피처를 갖는 제2 절연체 구조를 제공하는 단계를 포함한다. 이 방법은 제1 및 제2 절연체 구조 간에 일렉트로마이그레이션 배리어 층을 제공하는 단계를 더 포함하며, 여기서 제1 절연체 구조, 일렉트로마이그레이션 배리어 및 제2 절연체 구조는 스택으로 배열된다. 이 방법은 제1 절연체 구조의 금속 피처를 제2 절연체 구조의 금속 피처에 연결하는 전도 상호연결 피처를 제공하는 단계를 더 포함하고, 여기서 전도 피처는 일렉트로마이그레이션 배리어 층을 통과하고 제1 절연체 구조의 금속 피처에 랜딩하도록 비대칭으로 테이퍼링 된다. 일부 그러한 경우들에서, 전도 상호연결 피처는 언랜디드 비아이다. 일부 경우들에서, 전도 상호연결 피처가 랜딩하는 제1 절연체 구조의 금속 피처는 타겟 랜딩 패드를 포함하며, 정해진 에칭 공정의 경우, 타겟 랜딩 패드 위의 재료들의 전체 에칭 비율은 비대칭 테이퍼 아래의 오프-타겟 랜딩 패드 위의 재료들의 전체 에칭 비율보다 빠르다.
본 발명의 예시적인 실시 예들에 대한 앞의 기술은 예시 및 기술 목적으로 제시되었다. 본 발명은 철저한 것으로 의도된 것이 아니고 본 발명이 공개된 세부 형태들로 한정되는 것도 아니다. 이 공개에 비추어 많은 수정과 변형이 가능하다. 본 발명의 범위는 이러한 상세한 기술에 의해 한정되는 것이 아니라 여기 첨부된 특허청구범위에 의해서 한정되도록 의도된다.

Claims (25)

  1. 반도체 장치로서,
    내부에 금속 피처(metal feature)를 갖는 제1 절연체 구조;
    내부에 금속 피처를 갖는 제2 절연체 구조;
    상기 제1 및 제2 절연체 구조 사이의 일렉트로마이그레이션 배리어 개재 층(intervening electromigration barrier layer) - 상기 제1 절연체 구조, 개재 층 및 제2 절연체 구조는 수직 스택(stack)으로 배열됨 - ; 및
    상기 제1 절연체 구조의 상기 금속 피처를 상기 제2 절연체 구조의 상기 금속 피처에 연결하는 전도 상호연결 피처(conductive interconnect feature) - 상기 전도 상호연결 피처는 상기 개재 층과 상기 제2 절연체 구조 모두를 적어도 하나의 수평 공통 평면에서 통과하며, 상기 전도 상호연결 피처는 상기 제1 절연체 구조의 상기 금속 피처에 적어도 부분적으로 랜딩(land)하도록 비대칭으로 테이퍼링(taper)됨 -
    를 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 전도 상호연결 피처는 상기 제1 절연체 구조의 상기 금속 피처에 부분적으로만 랜딩하고, 상기 제2 절연체 구조의 재료는 상기 제1 절연체 구조의 상기 금속 피처의 남아 있는 부분 위에 있는, 반도체 장치.
  3. 제1항에 있어서, 상기 전도 상호연결 피처의 비대칭 테이퍼는 상기 제1 절연체 구조의 상기 금속 피처와 상기 제1 절연체 구조 내의 이웃 금속 피처 간의 거리를, 비대칭 테이퍼가 존재하지 않는 경우의 이들 두 금속 피처 간의 거리에 비해서, 증가시키는, 반도체 장치.
  4. 제1항에 있어서, 상기 비대칭 테이퍼는 상기 개재 층 내에 적어도 부분적으로 있는, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 절연체 구조 각각은 2 이상의 절연체 층의 다층 구조를 포함하고, 상기 비대칭 테이퍼는 상기 2 이상의 절연체 층 중 적어도 하나 내에 있는, 반도체 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 절연체 구조 각각은 이중층 구조(bilayer structure)를 포함하고, 각 이중층 구조는 베이스 층과 캡 층을 포함하는, 반도체 장치.
  7. 제6항에 있어서, 정해진 에칭 공정에서 캡 층 에칭 비율에 대한 베이스 층 에칭 비율의 비는 5보다 큰, 반도체 장치.
  8. 제6항에 있어서, 상기 비대칭 테이퍼는 상기 제1 절연체 구조의 상기 캡 층 내에 적어도 부분적으로 있는, 반도체 장치.
  9. 제6항에 있어서, 상기 베이스 층은 실리콘 이산화물의 유전 상수 아래의 유전 상수를 갖는 초-저 유전 재료를 포함하고, 상기 캡 층은 상기 베이스 층의 밀도보다 큰 밀도를 갖는 유전 재료를 포함하는, 반도체 장치.
  10. 제1항에 있어서, 상기 개재 층은, 상기 개재 층이 상기 제2 절연체 구조 아래에 있는 부분들에서, 상기 제1 절연체 구조의 상기 금속 피처 위의 위치에서의 개재 층 두께가 상기 제1 절연체 구조의 다른 부분들 위의 위치에서의 개재 층 두께에 비해 더 얇다는 점에서 가변 두께를 갖는, 반도체 장치.
  11. 제10항에 있어서, 상기 제1 절연체 구조의 상기 금속 피처 위의 위치에서의 상기 개재 층 두께는 상기 제1 절연체 구조의 상기 다른 부분들 위의 위치에서의 개재 층 두께보다 2배 넘게 더 얇은, 반도체 장치.
  12. 제10항에 있어서, 정해진 에칭 공정의 경우, 상기 개재 층 재료의 에칭 비율에 대한 상기 제2 절연체 구조 재료의 에칭 비율의 비는 2보다 큰, 반도체 장치.
  13. 제10항에 있어서, 상기 비대칭 테이퍼는 상기 개재 층 내에 적어도 부분적으로 있는, 반도체 장치.
  14. 제1항에 있어서, 정해진 에칭 공정의 경우, 상기 개재 층 재료의 에칭 비율에 대한 상기 제2 절연체 구조 재료의 에칭 비율의 비는 5보다 큰, 반도체 장치.
  15. 제1항에 있어서, 상기 제1 절연체 구조와 상기 개재 층 사이에 추가적인 일렉트로마이그레이션 배리어 층을 더 포함하는, 반도체 장치.
  16. 제1항에 있어서, 상기 개재 층은 균일한 두께를 가지며 상기 제1 절연체 구조의 금속 피처 상에는 없는, 반도체 장치.
  17. 제16항에 있어서, 상기 비대칭 테이퍼는 상기 개재 층 내에 적어도 부분적으로 있는, 반도체 장치.
  18. 제16항에 있어서, 상기 제1 및 제2 절연체 구조 각각은 동일한 절연체 재료의 연속 층인, 반도체 장치.
  19. 전자 시스템으로서,
    제1항 내지 제18항 중 어느 한 항의 반도체 장치
    를 포함하는 전자 시스템.
  20. 다층 집적 회로 장치로서,
    내부에 금속 피처를 갖는 제1 절연체 구조;
    내부에 금속 피처를 갖는 제2 절연체 구조;
    상기 제1 및 제2 절연체 구조 사이의 일렉트로마이그레이션 배리어 층 - 상기 제1 절연체 구조, 일렉트로마이그레이션 배리어, 및 제2 절연체 구조는 수직 스택으로 배열됨 - ; 및
    상기 제1 절연체 구조의 상기 금속 피처를 상기 제2 절연체 구조의 상기 금속 피처에 연결하는 전도 상호연결 피처 - 상기 전도 상호연결 피처는 상기 일렉트로마이그레이션 배리어 층과 상기 제2 절연체 구조 모두를 적어도 하나의 수평 공통 평면에서 통과하며, 상기 전도 상호연결 피처는 상기 제1 절연체 구조의 금속 피처에 부분적으로만 랜딩하도록 비대칭으로 테이퍼링됨 -
    를 포함하는, 다층 집적 회로 장치.
  21. 제20항에 있어서, 상기 제1 및 제2 절연체 구조 각각은 2 이상의 절연체 층의 다층 구조를 포함하고, 상기 비대칭 테이퍼는 상기 2 이상의 절연체 층 중 적어도 하나 내에 있는, 다층 집적 회로 장치.
  22. 제20항에 있어서, 상기 비대칭 테이퍼는 상기 일렉트로마이그레이션 배리어 층 내에 적어도 부분적으로 있는, 다층 집적 회로 장치.
  23. 제20항에 있어서, 상기 일렉트로마이그레이션 배리어 층은 상기 제1 절연체 구조의 상기 금속 피처 위의 위치에서의 일렉트로마이그레이션 배리어 층 두께가 상기 제1 절연체 구조의 다른 부분들 위의 위치에서의 일렉트로마이그레이션 배리어 층 두께에 비해 더 얇다는 점에서 가변 수직 두께를 갖는, 다층 집적 회로 장치.
  24. 반도체 장치를 형성하기 위한 방법으로서,
    내부에 금속 피처를 갖는 제1 절연체 구조를 제공하는 단계;
    내부에 금속 피처를 갖는 제2 절연체 구조를 제공하는 단계;
    상기 제1 및 제2 절연체 구조 사이에 일렉트로마이그레이션 배리어 층을 제공하는 단계 - 상기 제1 절연체 구조, 일렉트로마이그레이션 배리어, 및 제2 절연체 구조는 수직 스택으로 배열됨 - ; 및
    상기 제1 절연체 구조의 상기 금속 피처를 상기 제2 절연체 구조의 상기 금속 피처에 연결하는 전도 상호연결 피처를 제공하는 단계 - 상기 전도 상호연결 피처는 상기 일렉트로마이그레이션 배리어 층과 상기 제2 절연체 구조 모두를 적어도 하나의 수평 공통 평면에서 통과하며, 상기 전도 상호연결 피처는 상기 제1 절연체 구조의 상기 금속 피처에 적어도 부분적으로 랜딩하도록 비대칭으로 테이퍼링됨 -
    를 포함하는, 방법.
  25. 제24항에 있어서, 상기 전도 상호연결 피처는 상기 제1 절연체 구조의 상기 금속 피처 상에 부분적으로만 랜딩하는, 방법.
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US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9312204B2 (en) * 2013-09-27 2016-04-12 Intel Corporation Methods of forming parallel wires of different metal materials through double patterning and fill techniques
US9583429B2 (en) * 2013-11-14 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9455220B2 (en) * 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
CN106298781B (zh) * 2015-05-13 2019-05-21 华邦电子股份有限公司 存储器装置及其制造方法
US10366950B2 (en) 2015-06-26 2019-07-30 Intel Corporation Bottom-up selective dielectric cross-linking to prevent via landing shorts
WO2017052654A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Scaled interconnect via and transistor contact by adjusting scattering
US9911623B2 (en) 2015-12-15 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Via connection to a partially filled trench
EP3208835A1 (en) * 2016-02-18 2017-08-23 IMEC vzw Self-aligned via for interconnects
US10354912B2 (en) * 2016-03-21 2019-07-16 Qualcomm Incorporated Forming self-aligned vertical interconnect accesses (VIAs) in interconnect structures for integrated circuits (ICs)
US9859218B1 (en) * 2016-09-19 2018-01-02 International Business Machines Corporation Selective surface modification of interconnect structures
US20180130702A1 (en) * 2016-11-08 2018-05-10 Globalfoundries Inc. Encapsulation of cobalt metallization
US10020260B1 (en) * 2016-12-22 2018-07-10 Globalfoundries Inc. Corrosion and/or etch protection layer for contacts and interconnect metallization integration
CN110024103B (zh) * 2016-12-29 2023-06-30 英特尔公司 自对准通孔
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US20190363048A1 (en) * 2018-05-22 2019-11-28 Lam Research Corporation Via prefill in a fully aligned via
US10867805B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Selective removal of an etching stop layer for improving overlay shift tolerance
CN109166840B (zh) * 2018-08-28 2019-07-23 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
US11462469B2 (en) 2018-09-27 2022-10-04 Intel Corporation Single mask lithography line end enhancement
US11502001B2 (en) * 2018-10-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned vias
US10957579B2 (en) 2018-11-06 2021-03-23 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same
US11139242B2 (en) 2019-04-29 2021-10-05 International Business Machines Corporation Via-to-metal tip connections in multi-layer chips
US11094588B2 (en) 2019-09-05 2021-08-17 Applied Materials, Inc. Interconnection structure of selective deposition process
US10950459B1 (en) 2019-09-13 2021-03-16 International Business Machines Corporation Back end of line structures with metal lines with alternating patterning and metallization schemes
US11227792B2 (en) * 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
KR20210049604A (ko) 2019-10-25 2021-05-06 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US11217481B2 (en) * 2019-11-08 2022-01-04 International Business Machines Corporation Fully aligned top vias
US20210265205A1 (en) * 2020-02-25 2021-08-26 Tokyo Electron Limited Dielectric etch stop layer for reactive ion etch (rie) lag reduction and chamfer corner protection
CN113764332A (zh) * 2020-06-07 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11652049B2 (en) 2021-03-10 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US20230074982A1 (en) * 2021-09-09 2023-03-09 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070178713A1 (en) 2006-01-27 2007-08-02 Jeng Shin-Puu Method for forming a dielectric layer with an air gap, and a structure including the dielectric layer with the air gap
US20090121360A1 (en) 2007-11-12 2009-05-14 Nec Electronics Corporation Semiconductor device having dual damascene structure

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214283A (en) 1991-07-23 1993-05-25 Sgs-Thomson Microelectronics, Inc. Method of determining the cause of open-via failures in an integrated circuit
US5407860A (en) 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5565707A (en) 1994-10-31 1996-10-15 International Business Machines Corporation Interconnect structure using a Al2 Cu for an integrated circuit chip
US5656543A (en) 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5702981A (en) 1995-09-29 1997-12-30 Maniar; Papu D. Method for forming a via in a semiconductor device
US5759913A (en) 1996-06-05 1998-06-02 Advanced Micro Devices, Inc. Method of formation of an air gap within a semiconductor dielectric by solvent desorption
US5880018A (en) 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6303464B1 (en) 1996-12-30 2001-10-16 Intel Corporation Method and structure for reducing interconnect system capacitance through enclosed voids in a dielectric layer
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
JP2962272B2 (ja) 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
JP3228181B2 (ja) 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
KR19990003924A (ko) * 1997-06-26 1999-01-15 김영환 콘택홀 형성을 위한 반도체 장치 제조 방법
US6577011B1 (en) 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
US6492732B2 (en) 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
SG70654A1 (en) 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
US5876798A (en) 1997-12-29 1999-03-02 Chartered Semiconductor Manufacturing, Ltd. Method of fluorinated silicon oxide film deposition
US6226171B1 (en) * 1998-04-27 2001-05-01 Fujitsu Limited Power conducting substrates with high-yield integrated substrate capacitor
US5982035A (en) 1998-06-15 1999-11-09 Advanced Micro Devices, Inc. High integrity borderless vias with protective sidewall spacer
KR100275551B1 (ko) 1998-08-26 2001-01-15 윤종용 반도체 메모리 장치의 콘택 형성 방법
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
JP3204316B2 (ja) * 1998-12-28 2001-09-04 日本電気株式会社 半導体装置の製造方法
KR100549108B1 (ko) * 1999-02-05 2006-02-06 삼성토탈 주식회사 페인트가 도장된 폴리프로필렌 범퍼로부터 페인트 도막을 제거하는 방법
KR100286126B1 (ko) 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
TW400633B (en) 1999-03-19 2000-08-01 United Microelectronics Corp The manufacture method of interconnects
US6303404B1 (en) 1999-05-28 2001-10-16 Yong Tae Moon Method for fabricating white light emitting diode using InGaN phase separation
US6365453B1 (en) 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
KR100299521B1 (ko) 1999-06-25 2001-11-01 박종섭 반도체 소자의 배선 형성방법
US6556962B1 (en) 1999-07-02 2003-04-29 Intel Corporation Method for reducing network costs and its application to domino circuits
US6207556B1 (en) 1999-07-09 2001-03-27 United Microelectronics Corp. Method of fabricating metal interconnect
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6440839B1 (en) 1999-08-18 2002-08-27 Advanced Micro Devices, Inc. Selective air gap insulation
US6252290B1 (en) 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
JP3943320B2 (ja) 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
KR100308187B1 (ko) 1999-11-05 2001-11-02 윤종용 디램 셀 제조방법 및 그에 의해 제조된 디램 셀
KR20010063852A (ko) 1999-12-24 2001-07-09 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
US6265321B1 (en) 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
JP2002050686A (ja) 2000-08-03 2002-02-15 Seiko Epson Corp 半導体装置およびその製造方法
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6423630B1 (en) 2000-10-31 2002-07-23 Lsi Logic Corporation Process for forming low K dielectric material between metal lines
US6586842B1 (en) * 2001-02-28 2003-07-01 Advanced Micro Devices, Inc. Dual damascene integration scheme for preventing copper contamination of dielectric layer
DE10109877A1 (de) 2001-03-01 2002-09-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zur Herstellung einer Leiterbahnanordnung
US7132363B2 (en) 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
JP2002319617A (ja) 2001-04-24 2002-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6472266B1 (en) 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
KR20030002523A (ko) 2001-06-29 2003-01-09 주식회사 하이닉스반도체 금속 배선 형성 방법
DE10140754A1 (de) 2001-08-20 2003-03-27 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zum Herstellen einer Leiterbahnanordnung
KR20030049563A (ko) 2001-12-15 2003-06-25 주식회사 하이닉스반도체 비아홀 형성방법
JP2003188254A (ja) 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR100419746B1 (ko) * 2002-01-09 2004-02-25 주식회사 하이닉스반도체 반도체소자의 다층 금속배선 형성방법
US6693356B2 (en) * 2002-03-27 2004-02-17 Texas Instruments Incorporated Copper transition layer for improving copper interconnection reliability
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
KR20030083035A (ko) * 2002-04-18 2003-10-30 최규원 황토와 폐유를 가지고 자갈 제조하는 방법
US6897508B2 (en) 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
US6780753B2 (en) 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US6867125B2 (en) 2002-09-26 2005-03-15 Intel Corporation Creating air gap in multi-level metal interconnects using electron beam to remove sacrificial material
US20040084774A1 (en) 2002-11-02 2004-05-06 Bo Li Gas layer formation materials
US6764919B2 (en) 2002-12-20 2004-07-20 Motorola, Inc. Method for providing a dummy feature and structure thereof
US6972217B1 (en) 2002-12-23 2005-12-06 Lsi Logic Corporation Low k polymer E-beam printable mechanical support
US7144803B2 (en) 2003-04-17 2006-12-05 Semiconductor Research Corporation Methods of forming boron carbo-nitride layers for integrated circuit devices
US7238604B2 (en) 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
US6828238B1 (en) * 2003-06-03 2004-12-07 Micron Technology, Inc. Methods of forming openings extending through electrically insulative material to electrically conductive material
US7304388B2 (en) 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US6995073B2 (en) 2003-07-16 2006-02-07 Intel Corporation Air gap integration
TWI304633B (en) 2003-08-25 2008-12-21 Promos Technologies Inc Semiconductor device and fabricating method thereof
US7361991B2 (en) 2003-09-19 2008-04-22 International Business Machines Corporation Closed air gap interconnect structure
KR101021177B1 (ko) 2003-12-11 2011-03-15 매그나칩 반도체 유한회사 반도체 소자의 층간 절연막 형성 방법
US7088003B2 (en) 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
KR100552856B1 (ko) 2004-04-23 2006-02-22 동부아남반도체 주식회사 반도체 소자의 제조방법
CN1954412A (zh) 2004-06-04 2007-04-25 国际商业机器公司 互连结构的制造
US20050285269A1 (en) 2004-06-29 2005-12-29 Yang Cao Substantially void free interconnect formation
US6974772B1 (en) 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7109068B2 (en) 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7176119B2 (en) 2004-09-20 2007-02-13 International Business Machines Corporation Method of fabricating copper damascene and dual damascene interconnect wiring
JP4646591B2 (ja) * 2004-10-15 2011-03-09 パナソニック株式会社 半導体装置及びその製造方法
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
KR100583965B1 (ko) 2004-12-31 2006-05-26 삼성전자주식회사 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
JP5180426B2 (ja) * 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7528028B2 (en) 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
FR2887252A1 (fr) * 2005-06-21 2006-12-22 Air Liquide Procede de formation d'un film dielectrique et nouveaux precurseurs pour la mise en oeuvre de ce procede
US7312512B2 (en) 2005-09-28 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with polygon cell structures
US7649239B2 (en) 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7605073B2 (en) 2006-05-19 2009-10-20 Intel Corporation Sealants for metal interconnect protection in microelectronic devices having air gap interconnect structures
US7663183B2 (en) 2006-06-21 2010-02-16 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same
US7392746B2 (en) 2006-06-29 2008-07-01 Hansen Richard D Bullet composition
US7772702B2 (en) 2006-09-21 2010-08-10 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7619310B2 (en) 2006-11-03 2009-11-17 Infineon Technologies Ag Semiconductor interconnect and method of making same
US7880303B2 (en) * 2007-02-13 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked contact with low aspect ratio
US7772706B2 (en) 2007-12-27 2010-08-10 Intel Corporation Air-gap ILD with unlanded vias
US7879720B2 (en) * 2008-09-30 2011-02-01 Samsung Electronics Co., Ltd. Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation
DE102009006798B4 (de) * 2009-01-30 2017-06-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung
JP2010287831A (ja) * 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
CN102217070B (zh) * 2009-09-03 2013-09-25 松下电器产业株式会社 半导体装置及其制造方法
KR101600217B1 (ko) 2011-12-30 2016-03-04 인텔 코포레이션 자기-폐쇄 비대칭 상호연결 구조
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070178713A1 (en) 2006-01-27 2007-08-02 Jeng Shin-Puu Method for forming a dielectric layer with an air gap, and a structure including the dielectric layer with the air gap
US20090121360A1 (en) 2007-11-12 2009-05-14 Nec Electronics Corporation Semiconductor device having dual damascene structure

Also Published As

Publication number Publication date
US9960110B2 (en) 2018-05-01
KR20140097461A (ko) 2014-08-06
TWI637477B (zh) 2018-10-01
CN104025263A (zh) 2014-09-03
KR20160028504A (ko) 2016-03-11
CN104025263B (zh) 2018-07-03
US20140117558A1 (en) 2014-05-01
KR101600217B1 (ko) 2016-03-04
WO2013101204A1 (en) 2013-07-04
US20180315700A1 (en) 2018-11-01
TW201342564A (zh) 2013-10-16

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