KR19980051518A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상의 소자분리 산화막과 워드라인 및 비트라인등을 형성하고 전표면에 절연막을 형성한후, 상기절연막의 셀영역 부분을 전하저장전극이 차지하는 높이 만큼 제거하고, 후속 전하저장전극 형성 공정을 진행하여 셀영역과 주변회로 영역간의 단차를 완화시켰으므로, 단차에 의한 금속배선 형성시의 단선이나 평탄화 불량을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체제조공정시 디바이스에서의 셀영역과 주변회로 영역에서 발생되는 단차를 제거하여 후속 공정을 용이하게 실시함으로써 반도체 소자의 특성 및 신뢰성을 향상시켜 반도체 소자의 고집적화를 가능하도록 하는 반도체 소자의 제조방법에 관한 것이다.
종래의 반도체 디바이스 제조공정에서 디바이스가 고집적화되면 될수록 커패시터의 단차가 이에 비례하여 높아지는 데, 특히 디램(DRAM)의 디바이스에서 셀영역과 주변회로 영역에서는 셀영역에서 단차가 높고, 주변회로 영역에서는 단차가 낮아 셀영역과 주변회로 영역에서의 발생되는 단차로 인해 후속 공정의 플레이트 전극이나 금속배선 형성 공정시 어려움이 따라 반도체 소자를 고집적함에 있어 반도체 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 전하저장전극을 형성하기 전단계에서 셀영역의 절연막을 일정 두께 식각한 후에 셀영역에 전하저장전극을 형성함으로서 셀영역과 주변회로 영역의 발생되는 단차를 완화시켜 반도체 소자의 특성 및 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 워드라인
14 : 절연막 16 : 제 1감광막
18 : 콘택홀 20 : 제 1다결정 실리콘막
22 : 희생막 24 : 제 2감광막
26 : 제 2다결정 실리콘막 A : 셀영역
B : 주변회로 영역
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 특징은,반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막에서 셀영역 부분을 일정 두께 제거하는 공정과, 상기 절연막에서 전하저장전극 콘택으로 예정되어있는 부분에 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 도전층을 형성하는 공정과, 상기 도전층상에 희생산화막을 형성하는 공정과, 상기 도전층에서 전하저장전극으로 예정되어있는 부분 상부의 희생산화막과 도전층이 남도록 페턴닝하여 도전층 패턴과 회생산화막 패턴을 형성하는 공정과, 상기 희생산화막 패턴의 측벽에 도전층 스페이서를 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 기판(10)상에 소저의 하부 구조물, 예를들어 소자분리 산화막(도시되지 않음)과 워드라인(12) 및 비트라인(도시 않됨)등을 형성하고, 상기 구조의 전표면에 일정 두께의 절연막(14)를 형성한다. 이때 상기 반도체기판(10)은 셀영역(A)과 주변회로 영역(B)으로 나누어진다.
다음, 상기 반도체기판(10)에서 주변회로 영역(B)으로 예정되어있는 부분의 절연막(14)상에 제 1감광막(16) 패턴을 형성한 후, 상기 제 1 감광막(16) 패턴을 마스크로 셀영역의 절연막(14)을 일정두께, 예를들어 전하저장전극이 차지하는 높이정도를 식각한다. 이때 단차의 급격한 변화를 방지하기 위하여 습식으로 실시할 수도 있다.(도 1a 참조).
그 다음, 상기 제 1 감광막(16) 패턴을 제거하고, 상가 반도체기판(10)에서 전하저장전극 콘택으로 예정되어있는 부분상의 절연막(16)을 제거하여 콘택홀(18)을 형성한 후, 상기 구조의 전표면에 도전층, 예를들어 제 1다결정 실리콘막(20)을 형성하고, 상기 제 1 다결정 실리콘막(20)상에 일정 두께의 희생막(22)을 산화막 재질로 형성한다.(도 1b 참조).
다음, 상기 희생막(22)상에 전하저장전극 패턴닝 마스크인 제 2 감광막(24)패턴을 형성하고, 상기 제 2 감광막(24) 패턴에 의해 노출되어있는 희생막(22)과 제1 다결정 실리콘막(20)을 순차적으로 이방성 식각공정으로 식각하여 희생막(22) 패턴과 제 1 다결정 실리콘막(20) 패턴을 형성한다.(도 1c 참조).
그 다음, 상기 제 2감광막(24) 패턴을 제거한 후, 상기 구조의 전표면에 제2다결정 실리콘막(26)를 일정 두께 형성하고, 전면 식각하여 상기 희생막(22) 패턴의 측벽에 상기 제 1다결정 실리콘막(20) 패턴과 연결되는 도전층 스페이서 형상의 제2 다결정 실리콘막(26)을 형성한후, 상기 희생막(22)을 제거하여 셀영역(A)과 주변회로 영역(B)의 단차를 완화시킨다.(도 1d 참조).
본 발명의 반도체 소자의 제조방법에 따르면, 반도체 기판상의 소자분리 산화막과 워드라인 및 비트라인등을 형성하고 전표면에 절연막을 형성한후, 상기 절연막의 셀영역 부분을 전하저장전극이 차지하는 높이 만큼 제거하고, 후속 전하저장전극 형성 공정을 진행하여 셀영역과 주변회로 영역간의 단차를 완화시켰으므로, 단차에 의한 금속배선 형성시의 단선이나 평탄화 불량을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막에서 셀영역 부분을 일정 두께 제거하는 공정과, 상기 절연막에서 전하저장전극 콘택으로 예정되어있는 부분에 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 도전층을 형성하는 공정과, 상기 도전층상에 희생막을 형성하는 공정과, 상기 도전층에서 전하저장전극으로 예정되어있는 부분 상부의 희생산화막과 도전층이 남도록 페턴닝하여 도전층 패턴과 희생막 패턴을 형성하는 공정과, 상기 희생막 패턴의 측벽에 도전층 스페이서를 형성하는 공정을 구비하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막의 식각은 습식식각 또는 건식식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 도전층 및 도전층 스페이서를 다결정 실리콘으로 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 희생막을 산화막 재질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960070420A KR19980051518A (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960070420A KR19980051518A (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
Publications (1)
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| KR19980051518A true KR19980051518A (ko) | 1998-09-15 |
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ID=66383795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960070420A KR19980051518A (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980051518A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680939B1 (ko) * | 2000-10-10 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
-
1996
- 1996-12-23 KR KR1019960070420A patent/KR19980051518A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680939B1 (ko) * | 2000-10-10 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
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