KR100533391B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 하부 단자와 비트라인 사이에 접지 금속층을 형성함으로써 기생 캐패시턴스 감소 및 캐패시터간 커플링비를 감소시켜 소자의 동작 속도 개선 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것으로, 소정의 하부 구조가 형성된 반도체 기판 상부에 증착되는 제 1 절연막과, 상기 절연막 상부의 비트라인 콘택 형성 부위가 노출되도록 셀 영역에 형성된 접지 금속층과, 상기 접지 금속층을 매립시킨 제 2 절연막과, 상기 제 1 및 제 2 절연막을 관통하여 상기 접지 금속층 및 반도체 기판에 접속되는 플러그와, 상기 플러그 상부에 형성되는 비트라인을 포함하여 구성된다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 하부 단자와 비트라인 사이의 기생 캐패시턴스 감소 및 비트라인간의 커플링 노이즈를 감소시켜 소자의 동작 속도를 개선하기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자, 예컨대 DRAM 소자에 있어서 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하는 기능을 하는 센스 증폭기(sense amplifier)의 감도를 향상시키는 것이 중요한데, DRAM 소자가 집적화됨에 따라 트랜지스터의 크기가 작아지고, 비트라인의 길이가 길어지며, 비트라인 사이가 인접해 짐으로 인하여, 센스 증폭기의 감도를 향상시키는 것이 어려워지고 있다. 특히, 플래너 디램을 사용하는 소자에서는 비트라인간 간격이 좁아질수록 인접한 비트라인과의 커플링이 발생하여 데이터 오류를 유발하게 된다.
이러한 비트라인 간의 커플링 발생을 방지하기 위한 방법 중의 하나로, 하나의 금속 비트라인에 대하여 그 주변에 제 1 및 제 2 메탈층을 형성하여 기생 캐패시턴스를 감소시키는 동시에 커플링 비율도 줄이고자 하나, 이 또한 비트 라인간에 발생하는 커플링 현상을 완전히 제거할 수 없었다.
이에 따라 비트라인 간 커플링을 완전히 제거하기 위한 방법으로 접지 금속층을 삽입하는 방법을 이용하게 된다. 그런데, 폴디드 비트라인(folded bit line) 구조의 소자에서는 메탈 1 비트라인 상부의 메탈2 또는 메탈3로 형성되는 비트라인이 비아와 하부의 메탈을 통해 비트라인 콘택과 연결될 때 메탈 1 비트라인 사이에 형성되어야 하는데 접지 금속층이 연결될 공간이 부족하기 때문에 비트라인 사이에 접지 금속층을 삽입할 수 없게 된다. 다시 말하면 인접한 비트라인을 위로 올려 그만큼의 공간이 생기긴 했지만 비트라인 컨택에 연결되는 위로 올린 비트라인의 비아 때문에 접지 금속층을 삽입할 수 없는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 비트라인과 하부 단자 사이에 접지 금속층을 형성하여 비트라인과 하부 단자 사이의 기생 캐패시턴스를 최호화할 뿐만 아니라, 비트라인과 비트라인 사이에 커플링을 현상을 방지하여 반도체 소자의 동작 속도를 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상부에 증착되는 제 1 절연막과, 상기 절연막 상부의 비트라인 콘택 형성 부위가 노출되도록 셀 영역에 형성된 접지 금속층과, 상기 접지 금속층을 매립시킨 제 2 절연막과, 상기 제 1 및 제 2 절연막을 관통하여 상기 접지 금속층 및 반도체 기판에 접속되는 플러그와, 상기 플러그 상부에 형성되는 비트라인을 포함하여 구성되는 반도체 소자를 제공한다.
또한, 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 접지금속층을 착한 후 비트라인 콘택 형성 부위가 노출되도록 식각하는 단계와, 상기 접지금속층을 식각한 결과물에 제 1 절연막을 증착하는 단계와, 상기 접지 금속층 및 상기 반도체 기판에 접속되도록 콘택홀을 형성한 후 금속을 매립하여 플러그를 형성하는 단계와, 상기 플러그 상부에 제 1 비트라인을 형성하는 단계 포함하여 구성되는 반도체 소자의 제조 방법을 제공한다.
상기 본 발명에 의한 반도체 소자 및 제조 방법에 있어서, 상기 접지금속층은 통상적으로 이용되는 금속을 모두 이용가능하나, 텅스텐막을 이용함으로써 비트라인과 하부 단자 사이의 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 이때, 텅스텐막은 가능한 최소 두께로 증착함으로써 텅스텐막이 제거되는 영역과의 단차를 최소화하는 것이 바람직하다.
이와 같은 본 발명에 따르면, 소정의 하부 단자와 비트라인 사이에 접지 금속층을 형성하고, 접지 금속층과 비트라인이 연결되도록 플러그를 형성한 후 그라운드를 잡아줌으로써 비트라인과 하부 단자 사이의 기생 캐패시턴스를 최소화할 뿐만 아니라, 비트라인과 비트라인간의 커플링 비율을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도8은 본 발명에 의해 형성된 반도체 소자의 구조를 나타낸 단면도이다.
상기 도8을 참조하면, 본 발명에 의한 반도체 소자는 반도체 기판(100) 상의 셀 영역(101) 및 페리/로직 영역에 형성되는 소정의 게이트 전극(103) 및 평판 캐패시터(104)와, 상기 게이트 전극(103) 및 평판 캐패시터(104)의 소자 절연을 위한 제 1 절연막(105)과, 비트 라인 콘택 형성 영역 노출시키면서 상기 셀 영역의 제 1 절연막(105) 상부에 형성되는 접지 금속층(106)과, 상기 접지 금속층을 다른층과 절연시키기 위한 제 2 절연막(107)과, 상기 제 1 절연막과 제 2 절연막을 관통하는 플러그(108)와, 상기 프럴그 상부에 연결되는 제 1 비트라인(109)과, 상기 비트라인을 매립하는 제 3 절연막(110)과 상기 제 3 절연막 상부에 형성된 제 2 비트라인(111) 및 제 3 비트라인(112)으로 구성된다.
우선, 도1에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(100) 상의 셀 영역(101) 및 페리/로직 영역(102)에 게이트 전극(103) 및 평판형 캐패시터(104)를 형성한 후 제 1 절연막(105)을 이용하여 매립한다.
이어서, 도2에 도시된 바와 같이 상기 제 1 절연막(105) 상부에 접지 금속층(106)을 증착하되, 접지 금속층은 일반적으로 반도체 제조 공정에서 이용되는 금속 물질을 이용하여 형성할 수 있다. 이때, 상기 접지 금속층(106)은 비트라인과 하부 단자 사이의 기생 캐패시턴스를 효율적으로 제거하기 위하여 텅스텐을 이용하며, 후속 공정에서 접지 금속층이 제거될 영역과의 단차를 최소화하기 위하여 가능한한 얇게 증착하는 것이 바람직하다.
상기 접지 금속층에 대한 식각 공정을 진행하여 도3a에 도시된 바와 같이 디램 셀 영역의 비트라인 콘택이 형성될 영역과 페리/로직 영역의 접지 금속층(106)을 제거한다. 도3b는 상기 접지 금속층에 대한 식각 공정을 진행하고 난 후의 평면도를 나타낸 것으로, 비트라인 콘택이 형성될 영역의 접지 금속층이 제거된 것을 볼 수 있다.
그리고 나서, 상기 접지 금속층에 대한 식각 공정을 진행한 결과물에 대해 도4에 도시된 바와 같이 제 2 절연막(107)을 증착함으로써 상기 접지 금속층(106)을 매립한다.
이어서, 도5에 도시된 바와 같이 상기 제 1 및 제 2 절연막을 관통하여 반도체 기판(100) 및 접지 금속층(106)에 접속되는 플러그(108)를 형성한 후 도6에 도시된 바와 같이 상기 플러그 상부에 제 1 비트 라인(109)을 형성한다.
이후, 도7에 도시된 바와 같이 제 3 절연막(110)을 증착하여 제 1 비트라인(109)을 매립한 후 도8에 도시된 바와 같이 상기 셀 영역(101)의 제 3 절연막 상부에 제 2 비트라인(111) 및 제 3 비트라인(112)을 형성한다.
도9와 10은 본 발명에 의한 반도체 소자의 각각의 비트라인을 개략적으로 도시한 평면도로, 도9에 도시된 바와 같이 제 1 비트라인 사이사이에 제 2 비트라인(111) 및 제 3 비트라인(112)이 교차 형성되며, 도10에 도시된 바와 같이 제 1 비트라인 사이에는 제 2 비트라인과 제 3 비트라인에 연결되는 랜딩 플러그가 형성되기 때문에 접지 금속층을 비트라인처럼 길게 형성할 수 없으므로, 제 1 비트라인 하부에 접지 금속층을 형성한 후 플러그(108)를 통해 접지 금속층에 그라운드를 잡아주어 커플링을 방지한다.
이와 같이 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 제 1 비트라인(109) 사이에 접지 금속층을 형성한 후 플러그를 통해 그라운드를 잡아줌으로써 비트라인간의 커플링비율을 감소시키고, 비트라인과 하부 단자 사이의 기생 캐패시턴스를 최소화하여 소자의 신뢰성을 향상시킬 수 있다.
상기와 같은 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 비트라인과 하부 단자 사이의 기생 캐패시턴스를 최소화할 수 있게된다.
또한, 비트라인간 커플링비율을 감소시킬 뿐만 아니라, 전압 변화에 따른 노이즈를 제거할 수 있다. 결국, 소자의 신뢰성을 향상시킴으로써 반도체 수율을 향상할 수 있는 이점이 있다.
도 1 내지 8은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 것이다.
도9와 도10은 본 발명에 의해 형성된 반도체 소자의 비트라인을 개략적으로 나타낸 평면도이다.
******주요부분의 설명******
101 : 디램 셀 영역 102 : 페리/로직 영역
103 : 게이트 전극 104 : 캐패시터
105 : 제 1 절연막 106 : 접지 금속층
107 : 제 2 절연막 108 : 플러그
109 : 제 1 비트라인 110 : 제 3 절연막
111 : 제 2 비트라인 112 : 제 3 비트라인
Claims (4)
- 소정의 하부 구조가 형성된 반도체 기판 상부에 증착되는 제 1 절연막과,상기 절연막 상부의 비트라인 콘택 형성 부위가 노출되도록 셀 영역에 텅스텐으로 형성된 접지 금속층과,상기 접지 금속층을 매립시킨 제 2 절연막과,상기 제 1 및 제 2 절연막을 관통하여 상기 접지 금속층 및 반도체 기판에 접속 되는 플러그와,상기 플러그 상부에 형성되는 비트라인을포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 소정의 하부 구조가 형성된 반도체 기판 상에 텅스텐으로된 접지금속층을 착한 후 비트라인 콘택 형성 부위가 노출되도록 식각하는 단계와,상기 접지금속층을 식각한 결과물에 제 1 절연막을 증착하는 단계와,상기 접지 금속층 및 상기 반도체 기판에 접속되도록 콘택홀을 형성한 후 금속을 매립하여 플러그를 형성하는 단계와,상기 플러그 상부에 제 1 비트라인을 형성하는 단계포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 삭제
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