KR20070027952A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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KR20070027952A
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Abstract

본 발명은 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 방법은, 비트라인 콘택용 플러그가 형성된 반도체기판을 제공하는 단계와, 상기 기판 결과물 상에 몰드절연막을 형성하는 단계와, 상기 몰드절연막의 일부 두께에 해당하는 비트라인 형성 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 몰드절연막을 식각하여 비트라인 콘택용 플러그를 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물 전면 상에 콘택홀 및 트렌치를 매립하도록 비트라인용 금속막을 형성하는 단계와, 상기 비트라인용 금속막을 몰드절연막이 노출될 때까지 전면 식각하는 단계를 포함한다.

Description

반도체 소자의 비트라인 형성방법{METHOD FOR FORMING BIT LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
200 : 반도체기판 201 : 소자분리막
202 : 게이트 203 : 게이트 스페이서
204a : 소오스 영역 204b : 드레인 영역
205 : 층간절연막 206a, 206b : 랜딩플러그
207 : 몰드절연막 208 : 베리어용 금속막
209 : 텅스텐막 210 : 하드마스크용 질화막
H : 비트라인용 콘택홀 BL : 비트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 비트라인 형성시 비트라인의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자의 배선 재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이중에서 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 비트라인으로 대표되는 캐패시터 형성 이전의 금속배선 공정에 이용되고 있다. 상기 비트라인은 셀지역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier)에 전달하는 역할을 한다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래의 텅스텐을 이용한 비트라인 형성방법을 설명하도록 한다.
도 1a를 참조하면, 소자분리막(101)이 구비되고, 게이트(102)와 게이트 스페이서(103)가 형성됨과 아울러, 상기 게이트 스페이서(103)를 포함한 게이트(102) 사이의 기판(100) 상에 게이트(102) 높이의 랜딩플러그(106a, 106b) 및 제1층간절연막(105)이 형성된 반도체기판(100)을 마련한다.
미설명된 도면부호 104a는 소오스 영역을, 그리고 104b는 드레인 영역을 각각 나타낸다.
다음으로, 상기 기판 결과물 상에 제2층간절연막(107)을 형성한 후, 상기 제 2층간절연막(107)을 식각하여 드레인 영역(104b) 상에 형성된 랜딩플러그(106b)를 선택적으로 노출시키는 비트라인용 콘택홀(H)을 형성한다.
그런다음, 상기 콘택홀(H)을 포함한 결과물 전면 상에 일정한 두께로 베리어용 금속막(108)을 형성한 후, 상기 베리어용 금속막(108) 상에 콘택홀(H)을 매립하도록 비트라인용 텅스텐막(109)을 형성한다. 이어서, 상기 텅스텐막(109) 상에 하드마스크용 질화막(110)과 감광막(111)을 차례로 형성한다.
도 1b를 참조하면, 상기 감광막(111), 하드마스크용 질화막(110), 텅스텐막(109) 및 베리어용 금속막(108)을 차례로 식각하여 드레인 영역(104b) 상에 형성된 랜딩플러그(106b)들과 콘택되는 수 개의 비트라인(BL)들을 형성한다.
도 1c를 참조하면, 식각된 감광막을 제거한 상태에서, 상기 하드마스크용 질화막(110)을 포함한 비트라인(BL)을 덮도록 결과물 전면에 일정한 두께로 절연막을 형성한 후, 상기 절연막을 이방성 식각하여 비트라인(BL) 양측 벽에 비트라인 스페이서(112)를 형성한다.
그런 후, 상기 하드마스크용 질화막(110) 및 비트라인 스페이서(112)를 포함한 비트라인(BL)을 덮도록 제3층간절연막(113)을 형성하고, 상기 제3층간절연막(113)을 하드마스크용 질화막(110)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다.
이후, 도시하지는 않았으나, 상기 제3층간절연막(113) 및 제2층간절연막(107)을 식각하여 소오스 영역(104a) 상에 형성된 랜딩플러그(106a)를 노출시키는 스토리지 노드용 콘택홀을 형성하고나서, 상기 스토리지 노드용 콘택홀을 도전막으 로 매립하여 스토리지 노드용 콘택플러그를 형성한다.
그러나, 전술한 종래 기술에서는 반도체 소자의 고집적화로 비트라인의 폭이 감소함에 따라 비트라인(BL) 형성을 위한 텅스텐막(109) 식각시 식각된 텅스텐막(109)이 쓰러지는 비트라인 붕괴(collapse) 현상이 유발된다는 문제점이 있다. 이에 따라, 비트라인 불량률이 증가하여 배선의 신뢰성 및 제조 수율이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비트라인 형성시 비트라인의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성방법은, 비트라인 콘택용 플러그가 형성된 반도체기판을 제공하는 단계; 상기 기판 결과물 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막의 일부 두께에 해당하는 비트라인 형성 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 몰드절연막을 식각하여 비트라인 콘택용 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 전면 상에 콘택홀 및 트렌치를 매립하도록 비트라인용 금속막을 형성하는 단계; 및 상기 비트라인용 금속막을 몰드절연막이 노출될 때까지 전면 식각하는 단계;를 포함한다.
(실시예)
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(201)이 구비된 반도체기판(200)을 마련한 후, 상기 기판(200) 상에 게이트(202) 및 게이트 스페이서(203)를 형성하고, 계속해서, 상기 게이트 스페이서(203)를 포함한 게이트(202) 사이의 기판(200) 내에 소오스 영역(204a)과 드레인 영역(204b)를 포함하는 접합영역을 형성한다.
그 다음, 상기 결과물을 덮도록 게이트(202) 높이로 층간절연막(205)을 형성하고, 상기 층간절연막(205) 부분을 선택적으로 식각하여 접합영역을 노출시키는 홀을 형성한 후, 상기 홀을 플러그용 도전막으로 매립하여 접합영역과 콘택되는 게이트(202) 높이의 랜딩플러그(206a, 206b)들을 형성한다. 그런다음, 상기 기판 결과물 상에 질화막 재질의 몰드절연막(207)을 형성한다.
도 2b를 참조하면, 상기 몰드절연막(207)의 일부 두께에 해당하는 비트라인 형성 영역을 식각하여 트렌치(T)를 형성한다. 그런 후, 상기 트렌치(T)가 형성된 몰드절연막(207)을 식각하여 비트라인 콘택용 랜딩플러그를 노출시키는, 즉 드레인 영역(204b) 상에 형성된 랜딩플러그(206b)를 노출시키는 비트라인용 콘택홀(H)을 형성한다. 여기서, 상기 식각된 몰드절연막(207)은 비트라인 형성을 위한 성형틀로서 이용된다.
도 2c를 참조하면, 상기 비트라인용 콘택홀(H) 및 트렌치(T)를 포함한 결과물 전면 상에 일정한 두께로 Ti/TiN의 적층막과 같은 베리어용 금속막(208)을 형성 한 후, 상기 베리어용 금속막(208) 상에 비트라인용 콘택홀(H) 및 트렌치(T)를 매립하도록 비트라인용 텅스텐막(209)을 형성한다. 이때 상기 트렌치(T)는 비트라인용 텅스텐막(209)으로 완전 매립되지 않을수도 있다.
도 2d를 참조하면, 상기 텅스텐막(209)을 몰드절연막(207)이 노출될 때까지 에치-백(Etch-back) 방식으로 전면 식각하여 비트라인(BL)을 형성한 후, 상기 결과물 상에 하드마스크용 질화막(210)을 증착하고 그 표면을 평탄화한다.
이후, 도시하지는 않았으나, 상기 몰드절연막(207)을 식각하여 소오스 영역(204a) 상에 형성된 랜딩플러그(206a)를 노출시키는 스토리지 노드용 콘택홀을 형성하고나서, 상기 스토리지 노드용 콘택홀을 도전막으로 매립하여 스토리지 노드용 콘택플러그를 형성한다.
이와 같이, 본 발명은 반도체 소자의 비트라인을 형성함에 있어서, 기판 상에 비트라인을 위한 몰드절연막을 형성한 후, 상기 몰드절연막의 비트라인 형성 영역 및 비트라인 콘택홀 영역을 식각하여 비트라인을 위한 성형틀을 만들고나서, 상기 성형틀 내에 비트라인용 텅스텐막을 매립하여 비트라인을 형성하는 방식을 따른다. 이 경우, 상기 비트라인용 성형틀에 의해 텅스텐막이 배선 형태를 갖도록 형성되므로 종래와 같이 텅스텐막을 배선 형태로 식각할 필요가 없다. 그러므로, 본 발명은 텅스텐막 식각시 유발되는 텅스텐막의 붕괴(collapse) 현상을 원천적으로 방지할 수 있고, 보다 안정적으로 비트라인을 형성할 수 있다.
아울러, 본 발명은 질화막 재질의 성형틀, 즉 몰드절연막에 의해 비트라인들이 절연되어 있으므로, 별도로 비트라인 스페이서를 형성할 필요가 없어서 제조 공 정을 단순화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 비트라인을 형성함에 있어서, 비트라인을 위한 질화막 재질의 성형틀을 만들고나서, 상기 성형틀 내에 비트라인용 텅스텐막을 매립하여 비트라인을 형성함으로써, 텅스텐막 식각시 유발될 수 있는 텅스텐막의 붕괴(collapse) 현상을 원천적으로 방지하고 안정적으로 비트라인을 형성할 수 있다. 이에 따라, 배선의 신뢰성 및 제조 수율을 개선할 수 있다.
아울러, 본 발명은 질화막 재질의 성형틀이 비트라인들을 절연시켜, 별도로 비트라인 스페이서를 형성할 필요가 없기 때문에 종래에 비해 제조 공정을 단순화할 수 있다.

Claims (1)

  1. 비트라인 콘택용 플러그가 형성된 반도체기판을 제공하는 단계;
    상기 기판 결과물 상에 몰드절연막을 형성하는 단계;
    상기 몰드절연막의 일부 두께에 해당하는 비트라인 형성 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 몰드절연막을 식각하여 비트라인 콘택용 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 결과물 전면 상에 콘택홀 및 트렌치를 매립하도록 비트라인용 금속막을 형성하는 단계; 및
    상기 비트라인용 금속막을 몰드절연막이 노출될 때까지 전면 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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* Cited by examiner, † Cited by third party
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