KR100428656B1

KR100428656B1 - 캐패시터의 제조 방법

Info

Publication number: KR100428656B1
Application number: KR10-2002-0042307A
Authority: KR
Inventors: 김규현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-04-28
Also published as: KR20040008639A

Abstract

본 발명은 하부전극의 표면적 증대를 위한 HSG 형성시 HSG의 과도한 성장에 따른 이웃한 캐패시터간 브릿지를 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판 상부에 오목패턴을 갖는 절연막을 형성하는 단계, 상기 절연막상에 금속막을 형성하는 단계, 상기 금속막상에 실리콘막을 형성함과 동시에 상기 금속막과 상기 실리콘막의 계면에 응집에 의한 요철면을 형성하는 단계, 상기 오목패턴내에 상기 실리콘막으로 이루어진 실린더형 하부전극을 잔류시키는 단계, 상기 절연막을 선택적으로 제거하여 상기 요철면이 전사된 상기 하부전극의 외벽을 드러내는 단계, 상기 하부전극의 내벽에 선택적으로 HSG를 형성하는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.

Description

캐패시터의 제조 방법{Method for fabricating capacitor}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

DRAM 등 반도체소자에서 소자의 집적도가 높아짐에 따라 좁은 공간에 높은 캐패시턴스를 갖는 캐패시터가 요구되게 되었다. 그리하여 고유전상수를 갖는 Ta₂O₅, TaON 등의 고유전막을 사용하게 되었으며 또한 캐패시터의 표면적을 넓히기 위해 HSG(Hemic-Spherical Grains)를 이용한 3차원 실린더 구조의 캐패시터가 사용되어진다.

도 1은 종래기술에 따른 캐패시터를 도시한 도면이다.

도 1을 참조하면, 반도체기판(11)상에 층간절연막(12)이 형성되고, 층간절연막(12)을 관통하는 콘택홀을 통해 스토리지노드콘택(13)이 반도체기판(11)에 연결된다. 여기서, 미도시되었지만, 스토리지노드콘택(13)은 그 하부에 형성되는 폴리실리콘플러그를 통해 반도체기판(11)에 연결될 수 있다.

그리고, 스토리지노드콘택(13)을 포함한 층간절연막(12)상에 스토리지노드콘택(13)에 연결되는 실린더형 실리콘막(14)이 형성되고, 실린더형 실리콘막(14)의 표면에 HSG(15)와 같은 요철이 형성된다.

결국, HSG(15)가 형성된 실리콘막(14)은 하부전극으로 작용하며, HSG(15)가 형성되어 하부전극의 표면적 증대에 따른 캐패시턴스 증가를 구현할 수 있다.

그러나, 소자의 디자인룰(Design rule)이 감소함에 따라 캐패시터간 간격이 좁아지게 되고, 이때 HSG(15) 형성시 비정상적으로 성장한 그레인(Grain)들로 인하여 캐패시터간 브릿지(Bridge, 16)가 유발되는 문제가 있다.

따라서, 실린더형 캐패시터에서 캐패시터간 브릿지를 우려하여 외벽에는 HSG를 형성하지 않고 내벽에만 선택적으로 HSG를 형성시키는 방법이 제안되었다. 즉, 외벽을 이루는 도우프드 실리콘막과 내벽을 이루는 언도우프드 실리콘막의 2중층 실린더를 형성한 후, 언도우프드 실리콘막 표면에만 HSG를 형성한다.

그러나, 이 경우 내벽에만 HSG를 형성함에 따라 표면적 감소에 의한 캐패시턴스 저하를 피할 수 없다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극의 표면적 증대를 위한 HSG 형성시 HSG의 과도한 성장에 따른 이웃한 캐패시터간 브릿지를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 캐패시터를 도시한 도면,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 층간절연막

23 : 스토리지노드콘택 24 : 식각배리어막

25 : 캐패시터산화막 27a : 티타늄막

28a : 도우프드 실리콘막 28b : 요철면

29a : 언도우프드 실리콘막 29b : HSG

32 : 유전막 33 : 상부전극

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판 상부에 오목패턴을 갖는 절연막을 형성하는 단계, 상기 절연막상에 금속막을 형성하는 단계, 상기 금속막상에 실리콘막을 형성함과 동시에 상기 금속막과 상기 실리콘막의 계면에 응집에 의한 요철면을 형성하는 단계, 상기 오목패턴내에 상기 실리콘막으로 이루어진 실린더형 하부전극을 잔류시키는 단계, 상기 절연막을 선택적으로 제거하여 상기 요철면이 전사된 상기 하부전극의 외벽을 드러내는 단계, 상기 하부전극의 내벽에 선택적으로 HSG를 형성하는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(21)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 반도체기판(21)에 이르는 스토리지노드콘택홀을 형성한다. 이때, 층간절연막(22)은 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass), SiON 및 SiO₂중에서 선택된 하나이거나 이들의 적층막이다.

다음에, 스토리지노드콘택홀에 캐패시터의 하부전극과 트랜지스터를 전기적으로 연결하는 스토리지노드콘택(23)을 매립시킨다. 여기서, 스토리지노드콘택(23)은 잘 알려진 바와 같이, 폴리실리콘플러그, 티타늄실리사이드막 및 티타늄나이트라이드막의 순서로 적층된 구조이며, 이들의 자세한 설명은 생략하기로 한다.

다음에, 층간절연막(22)상에 후속 캐패시터산화막 식각시의식각배리어막(24)을 형성한 후, 식각배리어막(24)상에 캐패시터 사이의 분리막이면서 캐패시터의 높이를 결정짓는 캐패시터산화막(25)을 형성한다.

여기서, 식각배리어막(24)은 주로 산화막인 캐패시터산화막(25)에 대해 선택비를 갖는 질화막을 이용하며, 캐패시터산화막(25)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate) 및 LP-TEOS(Plasma Pressure TEOS)로 이루어진 그룹중에서 선택된 하나를 이용한다.

한편, 캐패시터산화막(25)의 식각과정의 용이성을 위해 캐패시터산화막(35)상에 하드마스크용 폴리실리콘막을 증착할 수도 있다.

캐패시터산화막(25)상에 하부전극이 형성될 영역을 정의하는 감광막패턴(도시 생략)을 형성한다. 다음에, 감광막패턴을 식각마스크로 캐패시터산화막(25)을 식각하고 연속해서 식각배리어막(24)을 식각하여 하부전극이 형성될 영역인 오목패턴(26)을 형성한다.

다음으로, 오목패턴(36)을 포함한 전면에 티타늄막(27)을 증착한다. 이때, 티타늄막(27)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 증착하며, 그 두께는 10Å∼100Å이다.

도 2b에 도시된 바와 같이, 티타늄막(27)상에 하부전극이 될 실리콘막을 증착하되, 도우프드 실리콘막(28)과 언도우프드 실리콘막(29)을 로(furnace)에서 연속적으로 고온 증착한다. 이때, 증착온도는 500℃∼600℃의 온도이며, 이러한 고온의 증착온도는 도우프드 실리콘막(28) 증착과 동시에 도우프드 실리콘막(28)과 티타늄막(27)의 계면에 티타늄실리사이드막(TiSi₂)(30)을 형성시킬 수 있는 온도이다.

결국, 티타늄실리사이드막(30) 형성시 응집(agglomeration)이 발생되고, 티타늄실리사이드막(30)의 응집에 의해 도우프드 실리콘막(28)의 외벽에는 심한 굴곡의 요철면이 발생된다.

도 2c에 도시된 바와 같이, SOG(Spin On Glass) 등과 같은 절연막(31)을 덮고 화학적기계적연마를 수행하여 평탄화한다. 이때, 오목패턴(26)내에만 이웃한 하부전극과 서로 격리되면서 절연되는 하부전극이 형성되며, 하부전극은 티타늄막(27a), 티타늄실리사이드막(30a), 도우프드 실리콘막(28a), 언도우프드 실리콘막(29a)의 4중층으로 이루어지는 실린더 형태이다.

도 2d에 도시된 바와 같이, 절연막(31)을 습식식각하여 제거한다. 이때, 산화막인 캐패시터산화막(25)도 동시에 제거되어 도우프드 실리콘막(28a)의 외벽이 드러나며, 티타늄막(27a)과 티타늄실리사이드막(30a)이 습식식각시 제거되어 도우프드 실리콘막(28a)과 언도우프드 실리콘막(29a)만 잔류한다. 여기서, 습식식각시 식각제로는 불산(HF)을 이용하며, 티타늄막(27a)과 티타늄실리사이드막(30a)은 공지된 바와 같이, 습식식각에 의해 제거가능하다.

한편, 스토리지노드콘택(23)과 도우프드 실리콘막(28a) 사이에 형성된 티타늄실리사이드막(30b)과 티타늄막(27b)은 잔류한다.

결국, 티타늄실리사이드막(30a)의 응집에 따른 요철면이 습식식각후 잔류하는 도우프드 실리콘막(28a)의 표면에 전사되어 도우프드 실리콘막(28a)의 외벽에요철면(28b)이 형성된다.

도 2e에 도시된 바와 같이, 열처리를 수행하여 언도우프드 실리콘막(29a) 표면에만 선택적으로 HSG(29b)와 같은 요철을 형성한다. 통상적으로 HSG(29b)는 언도우프드 실리콘막(29a) 표면에서 형성되는 것으로 알려져 있다.

결국, 도우프드 실리콘막(28a)과 언도우프드 실리콘막(29a)의 2중층으로 이루어지는 실린더형 하부전극은 실린더 외벽에 티타늄실리사이드막의 응집에 의한 요철면(28b)이 형성됨과 동시에 내벽에는 HSG(29b)가 형성되기 때문에 표면적이 증대된다.

도 2f에 도시된 바와 같이, 내벽 및 외벽에 모두 요철이 형성된 2중층 구조의 실린더형 하부전극을 포함한 전면에 유전막(32)과 상부전극(33)을 차례로 형성한다. 이때, 유전막(32)은 실리콘질화막, 실리콘산화막, Ta₂O₅또는 TaON 중에서 선택되며, 상부전극(33)은 도우프드 폴리실리콘막 또는 화학기상증착법(CVD)에 의한 TiN막 중에서 선택된다.

전술한 실시예에 의하면, 실린더형 하부전극에 있어서, HSG(29b)가 내벽에만 형성되므로 이웃한 하부전극간 브릿지가 억제되며, 외벽에도 요철면(28b)을 형성하므로 표면적 증대 효과가 크다.

전술한 실시예에서는 도우프드 실리콘막(28a)의 외벽에 요철면(28b)을 형성하기 위해 티타늄막과 티타늄실리사이드막을 이용하였으나, 티타늄막외에 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 금속막그룹 중에서 선택된 하나를 이용할 수 도 있다.

따라서, 응집을 일으켜 요철면을 형성하는 금속실리사이드막은 코발트실리사이드막(CoSi₂), 몰리브덴실리사이드막(MoSi₂), 니켈실리사이드막(NiSi₂) 또는 니켈합금실리사이드막(Ni alloy-silicide)이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 실린더형 하부전극의 내벽에는 HSG를 형성하고 외벽에는 티타늄실리사이드막의 응집에 의한 굴곡을 형성하므로써 이웃한 하부전극간 브릿지를 방지할 수 있는 효과가 있다.

또한, 실린더형 하부전극의 내외벽에 모두 요철을 형성하므로써 캐패시터의 캐패시턴스를 향상시킬 수 있는 효과가 있다.

Claims

반도체기판 상부에 오목패턴을 갖는 절연막을 형성하는 단계;

상기 절연막상에 금속막을 형성하는 단계;

상기 금속막상에 실리콘막을 형성함과 동시에 상기 금속막과 상기 실리콘막의 계면에 응집에 의한 요철면을 형성하는 단계;

상기 오목패턴내에 상기 실리콘막으로 이루어진 실린더형 하부전극을 잔류시키는 단계;

상기 절연막을 선택적으로 제거하여 상기 요철면이 전사된 상기 하부전극의 외벽을 드러내는 단계;

상기 하부전극의 내벽에 선택적으로 HSG를 형성하는 단계; 및

상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계

를 포함함을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 실리콘막을 형성하는 단계는,

상기 금속막상에 도우프드 실리콘막과 언도우프드 실리콘막을 연속적으로 증착하는 단계를 포함함을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 요철면을 형성하는 단계는,

상기 실리콘막을 로에서 500℃∼600℃의 온도로 증착하면서 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 절연막을 선택적으로 제거하는 단계는,

불산을 이용한 습식식각을 통해 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서,

상기 금속막은,

티타늄, 코발트, 니켈, 몰리브덴 및 니켈합금으로 이루어진 금속막 그룹 중에서 선택된 하나인 것을 특징으로 하는 캐패시터의 제조 방법.