JP4956354B2 - 半導体装置の製造方法 - Google Patents
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Description
図1〜図11は、本発明の第1の実施形態に係るスタック型DARMの製造工程を順を追って示した工程図である。これら各図において、(a)はメモリセル部の平面図、(b)は周辺回路部の平面図、(c)は(a)のA−A’断面図、(d)は(a)のB−B’断面図、(e)は(b)のC−C’断面図に対応している。
図14は、本発明の第2の実施形態に係るスタック型DARMのメモリセル部の概略構成を示した図である。図14(a)及び図14(b)は、それぞれ、第1の実施形態の図6(c)及び図8(c)に対応している。第1の実施形態との違いは、SN電極の構造の違いにある。
図15は、本発明の第3の実施形態に係るスタック型DARMのメモリセル部の概略構成を示した図である。図15(a)及び図15(b)は、それぞれ、第1の実施形態の図6(c)及び図8(c)に対応している。本実施形態もSN電極の構造が第1の実施形態とは異なっている。
図16は、本発明の第4の実施形態に係るスタック型DARMのメモリセル部の主要な製造工程を示した図である。図16(a)、(b)及び(c)は、それぞれ、第1の実施形態の図6(c)、図8(c)及び図11(c)に対応している。先に示した各実施形態とは、シリコン窒化膜21の構造が異なっている。
図18〜図23は、本発明の第5の実施形態に係るスタック型DARMの製造工程を順を追って示した工程図である。本実施形態の途中の工程まではすでに説明した第1の実施形態と同様であるため、途中の工程(図5の工程)までは第1の実施形態を参照することとし、本実施形態ではそれ以降の工程について説明する。なお、第1の実施形態で示した周辺回路部の平面図(各図の(b))及び断面図(各図の(e))については省略しており、本実施形態では、メモリセル部の平面図(各図の(a))、各図(a)のA−A’断面図(c)、各図(a)のB−B’断面図(d)について示している。
図24は、第6の実施形態に係るスタック型DARMのメモリセルの概略構成を示す図である。
図25は、第7の実施形態に係るスタック型DARMのメモリセルの概略構成を示す図である。本実施形態も第5の実施形態に対してSN電極の構造が異なっている。
図26〜図29は、第8の実施形態に係るスタック型DARMの製造工程を示した工程図である。
図33〜図34は、本発明の第9の実施形態に係るスタック型DARMの製造工程を示した工程図である。途中の工程までは、第8の実施形態で説明した図28(e)の工程と同様であり、図33(a)が図28(e)に対応している。
図35〜図36は、本発明の第10の実施形態に係るスタック型DARMの製造工程を示した工程図である。途中の工程までは、第8の実施形態で説明した図27(c)までの工程と同様である。
図37〜図39は、本発明の第11の実施形態に係るスタック型DARMの製造工程を示した工程図である。図37(a)の途中の工程までは、第8の実施形態の図26(a)に示した工程の途中までと同様である。
図40は、本発明の第12の実施形態に係るスタック型DARMの製造工程を示した工程図である。基本的な製造工程は、図37〜図39に示した第11の実施形態と類似している。
図41は、本発明の第13の実施形態に係るスタック型DARMの製造工程を示した工程図である。基本的な製造工程は、図37〜図39に示した第11の実施形態と類似している。
図42は、本発明の第14の実施形態に係るスタック型DARMの製造工程を示した工程図である。基本的な製造工程は、図37〜図39に示した第11の実施形態と類似している。
図43は、本発明の第15の実施形態に係るスタック型DARMの製造工程を示した工程図である。基本的な製造工程は、図37〜図39に示した第11の実施形態と類似している。
2、42…素子分離領域
3、43…ゲート絶縁膜
4a、44…ポリシリコン膜
4b、45…WSi膜
5、46…キャップ層
6、48…ソース/ドレイン拡散層
7、47、74…SiN膜
8、14、15、29、49、51、71、72…層間絶縁膜
9、23、25…レジスト
10…コンタクトホール
11、50…ポリSiプラグ
12…SNコンタクト
13…BLコンタクト
16…ビット線コンタクト
17…ビット線
18、21、53…SiN膜
19…コンタクトプラグ
20、52、73…Wプラグ
22、54、59、61、75…TEOS膜
24、55、56、60、62、76…SN電極
26、57、77…BST膜
27、58、78…プレート電極
28…キャップ膜
30…メタル配線
31…プラグキャップ層
Claims (1)
- MISトランジスタが形成された下地上に第1の絶縁膜を形成し、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第1及び第2の絶縁膜の一部を除去して第1の穴を形成する工程と、前記第1の絶縁膜に対して前記第2の絶縁膜を選択的にエッチングすることにより前記第1の穴の上側の部分を拡大した第2の穴を形成する工程と、前記第2の穴内に、前記MISトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記第2の絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなり、
前記下地の最上部には下地絶縁膜が設けられ、前記第2の穴内に埋め込まれた導電膜からなる下部電極は前記下地絶縁膜及び前記第1の絶縁膜上に形成され、前記第1の絶縁膜は前記下地絶縁膜とは異なる絶縁膜であることを特徴とする半導体装置の製造方法。
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