CN116322044B - 一种多态相边界动态随机存储器件及其制备方法 - Google Patents
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Abstract
本发明提供一种多态相边界动态随机存储器件及其制备方法，包括接入晶体管、公用底电极、若干个顶电极，公用底电极上设有MPB氧化铪基介电层，顶电极沿着竖直方向依次设置，MPB氧化铪基介电层设置在公用底电极和顶电极之间；公用底电极、MPB氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容，多个MPB氧化铪基电容垂直堆叠。本发明针对集成电路产业的海量信息存算需求，以及“1T‑1C”DRAM随特征尺寸持续缩放的存储窗口和电荷信号密度，提供一种多态相边界动态随机存储器件及其制备方法，通过多态相边界材料的超高介电特性，显著提升DRAM电荷信号密度并支撑多值存储及存算融合DRAM应用，以满足后摩尔时代集成电路对于信息密度与功能的升级需求。
Description
技术领域
本发明涉及半导体存储器技术领域，特别涉及一种多态相边界动态随机存储器件及其制备方法。
背景技术
DRAM（动态随机存储器）作为信息存算的核心硬件，已成为智能社会进一步发展的关键制约瓶颈。
传统DRAM单元基于1T（晶体管）+1C（电容）的架构，目前，基于传统电介质的DRAM电容器在步入先进工艺节点后，制造难度变得越来越高且面临以下一系列问题：1.若为了提高器件集成度持续缩放电容器，会面临着单位面积上电荷存储密度的限制问题，使得电荷信号密度减弱；2.电容介质层厚度的不断减小，引发了泄漏电流增加问题，存储窗口变小会导致信息读出干扰以及额外功耗增加；3.基于传统电介质的“1T-1C”DRAM除因电容缩放导致的上述问题外，对于存储阵列层面来说，相邻存储单元之间的噪声等串扰问题也越来越严重。因此亟待解决经典“1T-1C”DRAM存储密度的提升以以及尺寸缩放的关键瓶颈问题。
发明内容
本发明针对信息时代集成电路产业的海量信息存算需求，以及“1T-1C”DRAM随特征尺寸持续缩放的存储窗口和电荷信号密度，提供一种多态相边界动态随机存储器件及其制备方法，通过多态相边界材料的超高介电特性，显著提升DRAM电荷信号密度并支撑多值存储及存算融合DRAM应用，以满足后摩尔时代集成电路对于信息与功能密度的升级需求。
本发明的目的是通过如下技术方案实现的：一种多态相边界动态随机存储器件，包括接入晶体管、公用底电极、若干个顶电极，公用底电极上设有氧化铪基介电层，顶电极沿着竖直方向依次设置，氧化铪基介电层设置在公用底电极和顶电极之间；公用底电极、氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容，多个MPB氧化铪基电容垂直堆叠；
接入晶体管包括衬底、源极、漏极、栅介质层、栅极，MPB氧化铪基电容上的顶电极连接板线PL，接入晶体管上的源极连接位线BL，接入晶体管上的栅极连接字线WL；公用底电极连接漏极。
作为优选，所述公用底电极和顶电极的材料为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
作为优选，多态相边界动态随机存储器件的存内逻辑实现方法如下：
接入晶体管连接三个MPB氧化铪基电容，分别为C1、C2和C3，每个MPB氧化铪基电容代表一个存储位，与C1、C2和C3相连的板线PL分别为板线PL1、板线PL2和板线PL3;通过板线PL编程各个MPB氧化铪基电容的存储状态，MPB氧化铪基电容的电荷存储量代表存储状态；接入晶体管并行控制多个MPB氧化铪基电容；
数据写入时，通过字线WL打开晶体管，位线BL与GND连接；当板线PL为高电平Vdd时，单个MPB氧化铪基电容存储状态为1，反之当板线PL为低电平GND时，单个MPB氧化铪基电容存储状态为0；写入完成后关闭字线WL；
在实现AND逻辑时，C1的状态预置为0,此时板线PL1端控制信号为低电平；在实现OR逻辑时，C1的状态预置为1，此时PL1端控制信号为高电平Vdd；C2和C3的存储状态由板线PL2及PL3编程控制，PL2及PL3作为两个输入端Vin1和Vin2，位线BL的判断结果作为输出Vout；
读取时，字线WL打开，位线BL与SA电路连接，通过SA电路判断流经位线BL的电荷分担结果是否大于1/2；若电荷分担结果大于1/2则输出1,否则输出0。
一种多态相边界动态随机存储器件的制备方法，在制备垂直堆叠的MPB氧化铪基电容时，包括如下具体步骤：
步骤1）、绝缘层与金属层依次交错淀积，形成基体；金属层作为MPB氧化铪基电容的顶电极和板线PL的一部分；
步骤2）、在基体上刻蚀深孔，深孔同时穿过绝缘层与金属层；
步骤3）、在深孔侧壁上利用磁控溅射工艺或原子层沉积工艺制备5-10 nm的氧化铪基介电层；
步骤4）、制备公共底电极：在功率为 350W、氩气压力5mTorr条件下利用磁控溅射工艺在氧化铪基介电层上沉积形成公共底电极；
步骤5）、制备与各个金属层相连的板线PL，具体方法如下：
S1：通过刻蚀工艺在基体上刻蚀出第一沟槽，第一沟槽与最上方第一层的金属层底面平齐，通过淀积工艺制备与最上层的金属层相连的板线PL；
S2：通过刻蚀工艺在基体上刻蚀出第二沟槽，第二沟槽与最上方第二层的金属层底面平齐，通过淀积工艺制备与最上方第二层的金属层相连的板线PL；通过淀积工艺在相邻两个绝缘层之间淀积绝缘层；
S3：以步骤S2相同的方式，依次向下制备板线PL，直至完成向上引出的不同层板线的制备。
作为优选，步骤3）中，在利用磁控溅射工艺制备氧化铪基介电层时，以RF为电源，以HfxAl1-xO2、HfxZr1-xO2、HfxY1-xO2、HfxGd1-xO2、HfxSr1-xO2、HfxSi1-xO2、HfxLa1-xO2中的任意一种材料作为靶材，在260-280 ℃的温度下反应淀积形成氧化铪基介电层。
作为优选，步骤3）中，在利用原子层沉积工艺制备氧化铪基介电层时，以TEMAHf和TMA或HfCl4作为Hf与Al的前驱体源，H2O或O3作为前驱体氧源，以N2作为吹扫气体，在260-280 ℃的温度下反应淀积形成5-10 nm厚的氧化铪基介电层。除了Al以外，也可用其它元素进行掺杂，即在反应淀积时加入掺杂元素对应的前驱体源，掺杂的元素可包括Zr、Y、Gd、Si、Sr和La中的任意一种。
本发明的有益效果是：
1、本发明所述多态相边界动态随机存储器件与现有CMOS工艺具有高度兼容性，可以非常容易的植入当前存储器的成熟制备工艺，易于制造。且由于本发明中MPB氧化铪基薄膜具有超高κ值，可降低等效氧化层厚度（EOT）；在同等EOT下，使得基于MPB氧化铪基薄膜的电容器电荷信号密度增强，从而获得高能量密度存储电容器；并且可以降低漏电流噪声，满足低功耗需求。
2、本发明的多态相边界动态随机存储器件具有“1T-nC”架构，使得动态随机存储器实现三维、高密度多位存储以及存内AND、OR逻辑计算功能，为未来的高密度多比特DRAM存储以及存算一体提供一种路径选择。
附图说明
图1为多态相边界动态随机存储器件的截面示意图。
图2为制备垂直堆叠的MPB氧化铪基电容时的流程示意图。
图3为本发明在的存内逻辑电路模型及逻辑实现示意图。
图中：1、MPB氧化铪基电容，2、板线PL，3、公用底电极，4、位线BL，5、绝缘层，6、字线，7、栅极，8、源极，9、栅介质层，10、漏极，11、衬底。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
如图1至图3所示，一种多态相边界动态随机存储器件，包括接入晶体管、公用底电极3、若干个顶电极，公用底电极3上设有若干个氧化铪基介电层，顶电极沿着竖直方向依次设置，氧化铪基介电层设置在公用底电极3和顶电极之间。公用底电极3、氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容1，多个MPB氧化铪基电容1垂直堆叠。MPB氧化铪基电容1可用CMPB表示。
其中，本发明所用到的接入晶体管采用平面结构，接入晶体管包括衬底11、源极8、漏极10、栅介质层9，其中源极8和漏极10集成在衬底11上端表面的两侧，栅介质层9设置在源极8和漏极10中间的上方；栅极6在栅介质层9上方。
MPB氧化铪基电容1上的顶电极连接板线PL2，接入晶体管上的源极8连接位线BL4，接入晶体管上的栅极7连接字线WL6；公用底电极3连接漏极10。公用底电极3和顶电极的材料为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
多态相边界是氧化铪基材料组成相图中的一个过渡区，其存在于正交相（orthorhombic）和四方相（tetragonal）之间的相互转换过程中。由于在多态相边界处，两个相界面的独特结构和电子性质，主要是晶体结构的剧烈变化，使得氧化铪基材料的介电常数κ通常表现一个尖峰，即可达到最高值。通过温度沉积（T Dep）技术，调控氧化铪基材料的沉积温度来调整其相对自由能差从而驱动正交相和四方相之间转换，可以很容易地在与CMOS工艺兼容条件下促进高κ值MPB氧化铪基电介质体的形成。本发明中的氧化铪基介电层具有超高κ值，使得基于该介质的MPB氧化铪基电容1的电荷存储能力增强，从而实现高能量密度存储，且可更好地实现3D集成，从而形成新型的“1T-nC”3D垂直堆栈架构的新型多位高密度动态随机存储器。其中，这里的“1T-nC”是指单个存储器单元中集成一个接入晶体和n个MPB氧化铪基电容1。
一种多态相边界动态随机存储器件的制备方法，在制备垂直堆叠的MPB氧化铪基电容时，包括如下具体步骤：
步骤1）、绝缘层与金属层依次交错淀积，形成基体；金属层作为MPB氧化铪基电容1的顶电极和板线PL的一部分；金属层的材料可选为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种；本发明中，金属层的材料选用氮化钽（TaN）。
步骤2）、在基体上刻蚀深孔，深孔同时穿过绝缘层5与金属层；
步骤3）、在深孔侧壁上利用磁控溅射工艺或原子层沉积工艺制备5-10 nm的氧化铪基介电层；
当利用磁控溅射工艺制备氧化铪基介电层时，以RF为电源，以HfxAl1-xO2、HfxZr1- xO2、HfxY1-xO2、HfxGd1-xO2、HfxSr1-xO2、HfxSi1-xO2、HfxLa1-xO2中的任意一种材料作为靶材，在260-280 ℃的温度下反应淀积形成5-10 nm的氧化铪基介电层；
当利用原子层沉积工艺制备氧化铪基介电层时，以TEMAHf和TMA或HfCl4作为Hf与Al的前驱体源，H2O或O3作为前驱体氧源，以N2作为吹扫气体，在260-280 ℃的温度下反应淀积形成5-10 nm厚的氧化铪基介电层。除了Al以外，也可用其它元素进行掺杂，即在反应淀积时加入掺杂元素对应的前驱体源，掺杂的元素可包括Zr、Y、Gd、Si、Sr和La中的任意一种。
步骤4）、制备公共底电极3：在功率为 350W、氩气压力5mTorr条件下利用磁控溅射工艺在氧化铪基介电层上沉积形成公共底电极；磁控溅射工艺的靶材可选为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
步骤5）、制备与各个金属层相连的板线PL，具体方法如下：
S1：通过刻蚀工艺在基体上刻蚀出第一沟槽，第一沟槽与最上方第一层的金属层底面平齐，通过淀积工艺制备与最上层的金属层相连的板线PL；
S2：通过刻蚀工艺在基体上刻蚀出第二沟槽，第二沟槽与最上方第二层的金属层底面平齐，通过淀积工艺制备与最上方第二层的金属层相连的板线PL；通过淀积工艺在相邻两个绝缘层之间淀积绝缘层；
S3：以步骤S2相同的方式，依次向下制备板线PL，直至完成向上引出的不同层板的制备。
本发明的多态相边界动态随机存储器件具有“1T-nC”的垂直堆叠架构，针对信息时代集成电路产业的海量信息存算需求，存内逻辑实现如下：
以1T-3C 架构为例，接入晶体管与三个MPB氧化铪基电容相连，分别为C1、C2和C3，每个MPB氧化铪基电容代表一个存储位，与C1、C2和C3相连的板线PL分别为板线PL1、板线PL2和板线PL2;通过板线PL编程各个MPB氧化铪基电容的存储状态，MPB氧化铪基电容的电荷存储量代表存储状态。接入晶体管并行控制多个MPB氧化铪基电容，利用多端板线输入的特点和电荷共享原理可实现存算一体功能，但值得注意的是需要将C1设置为预置状态；
写入时，通过字线WL打开晶体管，位线BL与GND（电线接地端）连接；板线PL为高电平Vdd时，存储状态为1，反之板线PL为低电平GND时，存储状态为0；写入完成后关闭字线WL。
在实现AND逻辑时，C1的状态预置为0,板线PL1端控制信号为低电平GND；在实现OR逻辑时，C1的状态预置为1，板线PL1端控制信号为高电平Vdd；C2和C3的存储状态由板线PL2及板线PL3编程控制，作为两个输入端Vin1和Vin2，位线BL的判断结果作为输出Vout。
读取时，字线WL打开，位线BL与SA电路连接，其中参考电压设置为Vdd/2，通过SA电路判断流经位线BL的电荷分担结果是否大于1/2，若电荷分担结果大于1/2则输出1,否则输出0，如图3所示;即在经过电荷共享之后的多个MPB氧化铪基电容的最终压差与Vdd/2进行比较输出；若经过电荷共享之后的多个MPB氧化铪基电容的最终压差大于Vdd/2，则输出1，反之则输出0。其中，本发明所用到的SA电路为现有技术。
本发明具有以下优点：
1.本发明仅通过调控氧化铪基绝缘介质层的沉积温度，获得具有超高κ值的MPB薄膜，可以非常容易的植入当前存储器的成熟制备工艺，即与后道工序（BEOL）工艺兼容；本发明提出多态相边界动态随机存储器件的制备方法，可指导该存储器件的实际制备过程。
2.本发明可突破基于传统介质DRAM单位面积上存储密度的限制问题，提高存储窗口和电荷信号密度，从而提升DRAM的存储能力并推进 DRAM的微缩及3D集成；从而可以实现三维高密度多位存储。
3.本发明所提出的多态相边界动态随机存储器件可以降低漏电流噪声，从而降低目前DRAM阵列层面存储单元间的噪声等串扰问题，满足先进存储器低功耗需求。
4.本发明所提出的多态相边界动态随机存储器件，具备“1T-nC”架构，可利用多端板线输入的特点和电荷共享原理，具备存内AND和OR计算的功能，为未来的高密度多比特DRAM存储以及存算一体提供一种路径选择。
本发明不局限于上述最佳实施方式，任何人在本发明的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是具有与本申请相同或相近似的技术方案，均落在本发明的保护范围之内。
Claims (5)
1.一种多态相边界动态随机存储器件，其特征在于，包括接入晶体管、公用底电极、若干个顶电极，公用底电极上设有氧化铪基介电层，顶电极沿着竖直方向依次设置，氧化铪基介电层设置在公用底电极和顶电极之间；公用底电极、氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容，多个MPB氧化铪基电容垂直堆叠；
接入晶体管包括衬底、源极、漏极、栅介质层、栅极，MPB氧化铪基电容上的顶电极连接板线PL，接入晶体管上的源极连接位线BL，接入晶体管上的栅极连接字线WL；公用底电极连接漏极；
多态相边界动态随机存储器件的存内逻辑实现方法如下：
接入晶体管连接三个MPB氧化铪基电容，分别为C1、C2和C3，每个MPB氧化铪基电容代表一个存储位，与C1、C2和C3相连的板线PL分别为板线PL1、板线PL2和板线PL3;通过板线PL编程各个MPB氧化铪基电容的存储状态，MPB氧化铪基电容的电荷存储量代表存储状态；接入晶体管并行控制多个MPB氧化铪基电容；
数据写入时，通过字线WL打开晶体管，位线BL与GND连接；当板线PL为高电平Vdd时，单个MPB氧化铪基电容存储状态为1，反之当板线PL为低电平GND时，单个MPB氧化铪基电容存储状态为0；写入完成后关闭字线WL；
在实现AND逻辑时，C1的状态预置为0,此时板线PL1端控制信号为低电平；在实现OR逻辑时，C1的状态预置为1，此时PL1端控制信号为高电平Vdd；C2和C3的存储状态由板线PL2及PL3编程控制，PL2及PL3作为两个输入端Vin1和Vin2，位线BL的判断结果作为输出Vout；
读取时，字线WL打开，位线BL与SA电路连接，通过SA电路判断流经位线BL的电荷分担结果是否大于1/2；若电荷分担结果大于1/2则输出1,否则输出0。
2.根据权利要求1所述的一种多态相边界动态随机存储器件，其特征在于，所述公用底电极和顶电极的材料为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
3.一种根据权利要求2所述的多态相边界动态随机存储器件的制备方法，其特征在于，在制备垂直堆叠的MPB氧化铪基电容时，包括如下具体步骤：
步骤1）、绝缘层与金属层依次交错淀积，形成基体；金属层作为MPB氧化铪基电容的顶电极和板线PL的一部分；
步骤2）、在基体上刻蚀深孔，深孔同时穿过绝缘层与金属层；
步骤3）、在深孔侧壁上利用磁控溅射工艺或原子层沉积工艺制备5-10 nm的氧化铪基介电层；
步骤4）、制备公共底电极：在功率为 350W、氩气压力5mTorr条件下利用磁控溅射工艺在氧化铪基介电层上沉积形成公共底电极；
步骤5）、制备与各个金属层相连的板线PL，具体方法如下：
S1：通过刻蚀工艺在基体上刻蚀出第一沟槽，第一沟槽与最上方第一层的金属层底面平齐，通过淀积工艺制备与最上层的金属层相连的板线PL；
S2：通过刻蚀工艺在基体上刻蚀出第二沟槽，第二沟槽与最上方第二层的金属层底面平齐，通过淀积工艺制备与最上方第二层的金属层相连的板线PL；通过淀积工艺在相邻两个绝缘层之间淀积绝缘层；
S3：以步骤S2相同的方式，依次向下制备板线PL，直至完成向上引出的不同层板线的制备。
4.根据权利要求3所述的一种多态相边界动态随机存储器件的制备方法，其特征在于，步骤3）中，在利用磁控溅射工艺制备氧化铪基电介质层时，以RF为电源，以HfxAl1-xO2、HfxZr1-xO2、HfxY1-xO2、HfxGd1-xO2、HfxSr1-xO2、HfxSi1-xO2、HfxLa1-xO2中的任意一种材料作为靶材，在260-280 ℃的温度下反应淀积形成5-10 nm厚氧化铪基电介质层。
5.根据权利要求3所述的一种多态相边界动态随机存储器件的制备方法，其特征在于，步骤3）中，在利用原子层沉积工艺制备氧化铪基电介质层时，在260-280 ℃的温度下反应淀积形成5-10 nm厚的氧化铪基电介质层。
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