CN220823658U - 一种存储结构、存储单元、存储器以及存储系统 - Google Patents
一种存储结构、存储单元、存储器以及存储系统 Download PDFInfo
- Publication number
- CN220823658U CN220823658U CN202322229381.8U CN202322229381U CN220823658U CN 220823658 U CN220823658 U CN 220823658U CN 202322229381 U CN202322229381 U CN 202322229381U CN 220823658 U CN220823658 U CN 220823658U
- Authority
- CN
- China
- Prior art keywords
- unit
- memory
- conductive layer
- driving
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 239000000945 filler Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 230000008054 signal transmission Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims 1
- 238000005240 physical vapour deposition Methods 0.000 abstract description 10
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 238000005265 energy consumption Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000004804 winding Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
本实用新型涉及半导体技术领域，具体公开了一种存储结构、存储单元、存储器以及存储系统。该存储结构包括电容单元，所述电容单元包括第一导电层、覆盖于所述第一导电层表面的电介质层，以及覆盖于所述电介质层表面的第二导电层；以及，驱动单元，所述驱动单元包括驱动板和填充物，当所述电容单元具有多个时，多个所述电容单元的所述第二导电层均与一个所述驱动板连接。本实用新型通过物理气相沉积的方法，在电容单元的上极板上设置驱动板，将多个单独电容的上电极连在一起，形成共用上电极，并与板线相连，实现统一驱动，而且同一存储阵列内统一驱动能够减少驱动板线的数量，有利于降低能耗。
Description
技术领域
本实用新型涉及半导体技术领域，特别是一种存储结构、存储单元、存储器以及存储系统。
背景技术
半导体存储器是一种基于半导体材料制造的存储设备，广泛用于计算机系统、移动设备和其他电子设备中。本方案基于高稳态存储器(HsRAM)的工艺实现，所述高稳态存储器是在逻辑芯片基础上，使用High-K(高介电常数)材料作为电容介质，实现存储功能的一种铁电存储芯片。从芯片整体布局上看，芯片主要分为存储阵列与外围电路(数字电路&模拟电路)组成，存储阵列由多个晶体管和铁电电容存储单元组成，每个存储阵列的铁电电容均需要驱动板线。现有技术中进行存储单元与驱动板线连接，多采用多层绕线方式实现，也即一个存储阵列内每个存储单元都需要分别连接板线驱动，但实际驱动板线的作用仅是在读取和写入过程中施加一个电压，密集的板线会增加功耗，而且会造成绕线过于密集，需要增加绕线层数。另外，现有技术中为了实现存储单元与驱动线的连接，需要依次使用CVD(化学气相沉积)、CMP(化学机械研磨)工艺，工艺流程非常复杂。
实用新型内容
本部分的目的在于概述本实用新型的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和实用新型名称中可能会做些简化或省略以避免使本部分、说明书摘要和实用新型名称的目的模糊，而这种简化或省略不能用于限制本实用新型的范围。
鉴于现有技术中存在的问题，提出了本实用新型。
因此，本实用新型的第一个目的是提供一种存储结构，使得所有单独电容的上电极连接在一起，实现了统一驱动。
为解决上述技术问题，本实用新型提供如下技术方案：一种存储结构，其包括，电容单元，所述电容单元包括第一导电层、覆盖于所述第一导电层表面的电介质层，以及覆盖于所述电介质层表面的第二导电层；以及，驱动单元，所述驱动单元包括驱动板和填充物，当所述电容单元具有多个时，多个所述电容单元的所述第二导电层均与一个所述驱动板连接。
作为本实用新型所述存储结构的一种优选方案，其中：所述第一导电层作为电容单元的下电极，所述第二导电层作为所述电容单元的上电极，所述第一导电层和所述第二导电层均采用导电金属制成。
作为本实用新型所述存储结构的一种优选方案，其中：所述电介质层作为所述电容单元的电介质，采用高介电材料制成。
作为本实用新型所述存储结构的一种优选方案，其中：所述第二导电层的中部具有带开口的腔室，所述腔室的深宽比≥8。
作为本实用新型所述存储结构的一种优选方案，其中：所述填充物置于所述腔室内且与所述腔室的内壁贴合。
作为本实用新型所述存储结构的一种优选方案，其中：所述填充物内部具有空腔。
作为本实用新型所述存储结构的一种优选方案，其中：所述填充物溢出所述腔室并与所述驱动板连接，所述填充物以及所述驱动板均为导电材质制成。
本发明的第二个目的是提供一种存储单元，多个存储单元能通过其存储结构进行统一驱动。
为解决上述技术问题，本实用新型通过如下技术方案：一种包括所述存储结构的存储单元，还包括，晶体管单元，所述晶体管单元与所述电容单元的所述第一导电层电性连接。
本发明的第三个目的是提供一种存储器，其包括所述存储单元的存储器，还包括，字线，具有互相平行的x条，x为大于1的自然数；位线，具有互相平行的y条，y为大于1的自然数；所述字线与多个所述晶体管单元的栅极连接，所述位线与多个所述晶体管单元的源极连接。
作为本实用新型所述存储器的一种优选方案，其中：还包括，降落垫，所述降落垫与所述电容单元连接，所述降落垫设置有多个，对应于多个所述电容单元设置。
本实用新型的第四个目的是提供一种存储系统，其包括所述存储器的存储系统，还包括，行解码单元，与所述存储器的各行字线的一端进行连接；
感应放大单元，各个位线的一端分别连接有一个对应的感应放大单元；列多路复用器，与各个感应放大单元进行连接；信号读写单元，包括写入驱动器和读取驱动器，两者均与所述列多路复用器连接；信号传送单元，与所述写入驱动器和所述读取驱动器分别连接，所述信号传送单元能够通过所述写入驱动器向所述列多路复用器传输信号，所述读取驱动器能够接收来自所述列多路复用器的信号。
本实用新型有益效果为：本实用新型通过在电容单元的上极板上设置驱动板，将多个单独电容的上电极连在一起，形成共用上电极，并与板线相连，实现统一驱动。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。其中：
图1为存储芯片的局部截面图。
图2为存储结构的构造示意图。
图3为存储结构中驱动单元的制备沉积开始时的示意图。
图4为存储结构中驱动单元的制备沉积过程中的示意图。
图5为存储结构中驱动单元的制备沉积完成时的示意图。
图6为存储单元的构造示意图。
图7为存储阵列内部存储单元排列示意图。
图8为存储器内部存储阵列示意图。
图9为存储系统框架原理示意图。
具体实施方式
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本实用新型的具体实施方式做详细地说明。
在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。
其次，此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独地或选择性地与其他实施例互相排斥的实施例。
实施例1
参照图1～图5，为本实用新型第一个实施例，该实施例提供了一种存储结构。本实用新型的所述的存储结构包括电容单元100和驱动单元200。
具体的，参照图1，电容单元100位于芯片的M5层(第五层金属层)中，M5层(第五层金属层)由SiO2(二氧化硅)和SiN(氮化硅)组合叠层构建成介电层。在M5层(第五层金属层)中进行挖孔，形成Cell孔。
在Cell孔内首先通过沉积的方式形成阻挡层Z，阻挡层Z一般使用Ta(钽)或TaN(氮化钽)或其他铜阻挡材料，主要防止金属在介电层中扩散。阻挡层Z的厚度为10nm。
优选的，参照图2，第一导电层101一般选用TiN(氮化钛)，通过沉积的方式覆盖在阻挡层Z的表面，作为电容100的下电极。第一导电层101的厚度为10nm。
优选的，电介质层102选用High-K(高介电常数)材料，一般选用HfO2(氧化铪)和ZrO2(氧化锆)，通过沉积的方式覆盖在第一导电层101，也就是电容100下电极的表面，作为电容单元100的电介质。电介质层102的厚度为10nm。
优选的，第二导电层103一般选用TiN(氮化钛)，通过沉积的方式覆盖在电介质层102，也就是电容单元100的电介质的表面，作为电容100的上电极。第二导电层103的厚度为10nm。
优选的，在第二导电层103制备完成后会在其表面形成一个开口的腔室103a，腔室103a的截面形状与Cell孔的截面形状相同，且腔室103a具有较高的深宽比，一般深宽比≥8。
上述为电容单元100的基本结构，而驱动单元200中的填充物202和驱动板201为一体制成。
具体的，参照图3～图5，其制备方法为通过PVD(物理气相沉积)对第二导电层103上方的腔室103a进行填充，填充材料采用半导体领域常用的导电材料，一般为金属钛或金属铝。沉积过程会在腔室103a内形成填充物202，填充物202会与腔室103a的内壁贴合，即与第二导电层103贴合，也即与电容单元100的上电极连接。持续沉积，填充物202会逐渐溢出腔室103a，并在腔室103a顶部所平面内形成一整块顶板，厚度为300nm。该顶板即为驱动板201。驱动板201统一将多个电容单元100的多个上电极连在一起，形成共用上电极，可以对一个存储阵列进行统一驱动。
进一步的，PVD(物理气相沉积)是在各个方向同步进行的，而且在腔室103a的开口处沉积的速率相较于其他位置要更快一点，所以在腔室103a未被填满时，就能够完成封口，并逐渐形成驱动板201。也即允许填充物202的内部存在空腔。
本实用新型通过PVD(物理气相沉积)工艺，在无需将腔室103a填充满的情况下，就可以在电容单元100的顶部形成驱动板201，而驱动板201将多个电容单元100的上电极连接起来，此时驱动板线通过驱动板201就可以对一个存储阵列内的所有电容单元100进行统一驱动。
实施例2
参照图6，为本实用新型第二个实施例，该实施例提供一种基于实施例1中的存储结构的存储单元，其包括晶体管单元300。
晶体管单元300可以为MOS管，晶体管单元300的漏极303与电容单元100的下电极也就是第二导电层103依次通过多个金属触点C以及金属导线D进行连接。
实施例3
参照图7和图8，为本实用新型第三个实施例，该实施例基于前两个实施例，提供了一种存储器，其包括由多个存储单元组成的存储阵列，还包括纵横排列的多个字线400和位线500。
首先设定字线400的长度方向为X向，位线500的长度方向为Y向。也即所述存储器由若干储存单元、若干沿X向延伸、Y向均匀等距排列的字线，以及若干沿Y向延伸、X向均匀等距排列的位线组成的多个存储阵列组成。字线400与位线500互不相交。
优选的，多个晶体管单元300上的栅极301均与字线400连接，源极302均与位线500连接。
字线400共有x条，沿Y向均匀排列分别为1～x行。
位线500共有y条，沿X向均匀排列分别为1～y行。
进一步的，本实施例中的存储器还包括降落垫600，降落垫600为电容单元100底部阻挡层Z下方的金属块，一般选用铜金属。降落垫600主要用于承接Cell孔，也即在制备Cell孔的时候可以保证Cell孔刚好落在上面，降落垫600比Cell孔尺寸大，一般为Cell孔的1.5～2倍。并且降落垫600能够使得电容单元100与下方晶体管单元300之间电导通。每一个Cell孔的底部都对应一个降落垫600。
实施例4
参照图9，本实施例提供了一种基于实施例3中的存储器的存储系统。
本发明的存储系统还包括与存储阵列连接的行解码单元900、与各个位线500进行一一对应连接的多个感应放大单元1000、与各个感应放大单元1000统一连接的列多路复用器1100、与列多路复用器1100连接的信号读写单元1200，以及与信号读写单元1200连接的信号传送单元1300。
具体的，行解码单元900可采用现有的行解码器，其与存储器的各行字线400的一端进行统一连接。
感应放大单元1000可采用现有的感应放大器，各个位线500的一端分别连接有一个对应的感应放大单元1000，感应放大单元1000用于将各个位线500上的电压经放大，并驱动到1V或者0V。
列多路复用器1100，与各个感应放大单元1000进行连接，能够接受源自各个位线500和感应放大单元1000的电信号，并能够将特定的若干条位线500连接到信号传送单元1300。
信号读写单元1200，包括写入驱动器1201和读取驱动器1202，用于存储系统数据传输过程中的读取数据和写入数据，写入驱动器1201和读取驱动器1202均与列多路复用器1100连接。
信号传送单元1300可采用现有的输出I/O线，其与写入驱动器1201和读取驱动器1202分别连接，信号传送单元1300能够通过写入驱动器1201向列多路复用器1100传输信号，读取驱动器1202能够接收来自列多路复用器1100的信号。
本发明的信号传送单元1300和行解码单元900均受CPU控制，并能接收来自CPU的二进制地址。
基于上述，本实用新型的有益效果在于：
1、能够通过驱动板201将多个电容单元100的上电极连接起来，此时驱动板线通过驱动板201就可以对一个存储阵列内的所有电容单元100进行统一驱动。由驱动于板线只是施加电压驱动，同一存储阵列内统一驱动能够减少驱动板线数量，有利于降低能耗。
2、本实用新型通过PVD(物理气相沉积)工艺，在无需将腔室103a填充满的情况下，就可以在电容单元100的顶部形成驱动板201。常规技术中为了实现存储单元与驱动线的连接，需要依次使用CVD(化学气相沉积)、CMP(化学机械研磨)工艺，工艺流程非常复杂。而且CVD(化学气相沉积)一般只用于金属钨，其他金属用CVD难以实现，另外从成本上讲CVD设备是PVD的3倍以上。
应说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。
Claims (11)
1.一种存储结构，其特征在于：包括，
电容单元(100)，所述电容单元(100)包括第一导电层(101)、覆盖于所述第一导电层(101)表面的电介质层(102)，以及覆盖于所述电介质层(102)表面的第二导电层(103)；以及，
驱动单元(200)，所述驱动单元(200)包括驱动板(201)和填充物(202)，当所述电容单元(100)具有多个时，多个所述电容单元(100)的所述第二导电层(103)均与一个所述驱动板(201)连接。
2.如权利要求1所述的存储结构，其特征在于：所述第一导电层(101)作为电容单元(100)的下电极，所述第二导电层(103)作为所述电容单元(100)的上电极，所述第一导电层(101)和所述第二导电层(103)均采用导电金属制成。
3.如权利要求1或2所述的存储结构，其特征在于：所述电介质层(102)作为所述电容单元(100)的电介质，采用高介电材料制成。
4.如权利要求3项所述的存储结构，其特征在于：所述第二导电层(103)的中部具有带开口的腔室(103a)，所述腔室(103a)的深宽比≥8。
5.如权利要求4所述的存储结构，其特征在于：所述填充物(202)置于所述腔室(103a)内且与所述腔室(103a)的内壁贴合。
6.如权利要求4或5所述的存储结构，其特征在于：所述填充物(202)内部具有空腔。
7.如权利要求6所述的存储结构，其特征在于：所述填充物(202)溢出所述腔室(103a)并与所述驱动板(201)连接，所述填充物(202)以及所述驱动板(201)均为导电材质制成。
8.一种存储单元，其特征在于：包括如权利要求1～7任一项所述的存储结构，还包括，
晶体管单元(300)，所述晶体管单元(300)与所述电容单元(100)的所述第一导电层(101)电性连接。
9.一种存储器，其特征在于：包括如权利要求8所述的存储单元，还包括，
字线(400)，具有互相平行的x条，x为大于1的自然数；
位线(500)，具有互相平行的y条，y为大于1的自然数；
所述字线(400)与多个所述晶体管单元(300)的栅极(301)连接，所述位线(500)与多个所述晶体管单元(300)的源极(302)。
10.如权利要求9所述的存储器，其特征在于：还包括，
降落垫(600)，所述降落垫(600)与所述电容单元(100)连接，所述降落垫(600)设置有多个，对应于多个所述电容单元(100)设置。
11.一种存储系统，其特征在于：包括如权利要求9所述的存储器，还包括，
行解码单元(900)，与所述存储器的各行字线(400)的一端进行连接；
感应放大单元(1000)，各个位线(500)的一端分别连接有一个对应的感应放大单元(1000)；
列多路复用器(1100)，与各个感应放大单元(1000)进行连接；
信号读写单元(1200)，包括写入驱动器(1201)和读取驱动器(1202)，两者均与所述列多路复用器(1100)连接；
信号传送单元(1300)，与所述写入驱动器(1201)和所述读取驱动器(1202)分别连接，所述信号传送单元(1300)能够通过所述写入驱动器(1201)向所述列多路复用器(1100)传输信号，所述读取驱动器(1202)能够接收来自所述列多路复用器(1100)的信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322229381.8U CN220823658U (zh) | 2023-08-18 | 2023-08-18 | 一种存储结构、存储单元、存储器以及存储系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322229381.8U CN220823658U (zh) | 2023-08-18 | 2023-08-18 | 一种存储结构、存储单元、存储器以及存储系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220823658U true CN220823658U (zh) | 2024-04-19 |
Family
ID=90702870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202322229381.8U Active CN220823658U (zh) | 2023-08-18 | 2023-08-18 | 一种存储结构、存储单元、存储器以及存储系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220823658U (zh) |
-
2023
- 2023-08-18 CN CN202322229381.8U patent/CN220823658U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11937433B2 (en) | Cell disturb prevention using a leaker device to reduce excess charge from an electronic device | |
| TWI716232B (zh) | 具有氫阻障層的三維記憶體元件及其製造方法 | |
| US7440334B2 (en) | Multi-transistor memory cells | |
| US7462912B2 (en) | Semiconductor memory device having power decoupling capacitor | |
| US11848309B2 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| CN112310085A (zh) | 存储器件 | |
| US20230030605A1 (en) | Dram computation circuit and method | |
| TW202315060A (zh) | 微電子裝置、相關記憶體裝置及電子系統及形成微電子裝置的方法 | |
| US20240121942A1 (en) | Memory and forming method thereof, and electronic device | |
| CN220823658U (zh) | 一种存储结构、存储单元、存储器以及存储系统 | |
| US6274428B1 (en) | Method for forming a ragged polysilicon crown-shaped capacitor for a memory cell | |
| US20020123193A1 (en) | Semiconductor memory device and method for manufacturing the same | |
| US6329264B1 (en) | Method for forming a ragged polysilcon crown-shaped capacitor for a memory cell | |
| US11916032B2 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| US11810838B2 (en) | Microelectronic devices, and related electronic systems and methods of forming microelectronic devices | |
| US6084261A (en) | DRAM cell with a fork-shaped capacitor | |
| US6090663A (en) | Method for forming a high-density DRAM cell with a rugged polysilicon cup-shaped capacitor | |
| US20230411352A1 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| US20230389284A1 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| US20230387055A1 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| US11869929B2 (en) | Laminated capacitor and method for manufacturing the same | |
| US20230389275A1 (en) | Microelectronic devices, related electronic systems, and methods of forming microelectronic devices | |
| CN116209245B (zh) | 一种动态存储器及其制作方法、存储装置 | |
| US6268245B1 (en) | Method for forming a DRAM cell with a ragged polysilicon crown-shaped capacitor | |
| WO2023221582A1 (zh) | 存储阵列及存储阵列的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |