KR100262406B1 - 액정 표시 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 화소 전극이 데이타 라인 및 게이트 라인 사이에 이격됨이 없이 형성되는 액정 표시 소자 및 그 제조방법에 관한 것이다.
본 발명은, 액티브 매트릭스 형태로 배열되어, 다수개의 단위셀을 한정하는 게이트 라인과 데이터 라인; 상기 단위셀내에 각각 형성되고, 상기 단위셀을 이루는 데이터 라인의 일측과 오버랩되는 화소 전극; 상기 화소 전극 하부의 단위셀내의 소정 부분에 형성되는 스토리지 전극을 포함하는 액정 표시 소자로서, 상기 데이터 라인과 화소 전극은 제1 절연막을 사이에 두고 절연되고, 상기 동일한 데이터 라인과 오버랩되는 인접하는 좌우 단위셀의 화소 전극은 그 끝단이 서로 일치하면서 끝단이 중앙에 존재하도록 배치되고, 상기 인접하는 좌우 단위셀의 화소 전극은 그 사이에 제2 절연막이 개재되어 상하 절연 분리된 것을 특징으로 한다.

Description

액정 표시 소자 및 그 제조방법
본 발명은 액정 표시 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 화소 전극이 데이타 라인 및 게이트 라인의 가장자리 부분과 오버랩되도록 형성되는 고개구율 액정 표시 소자 및 그 제조방법에 관한 것이다.
일반적으로, 액정 표시 소자는 텔레비젼, 그래픽 디스플레이 등의 표시장치를 구성한다. 특히 액티브 매트릭스형의 액정 표시 소자는 고속 응답 특성을 갖으며, 높은 화소수에 적합하여 디스플레이 화면의 고화질화, 대형화, 컬러 화면화등을 실현하는데 크게 기여하고 있다.
이와같은 고화질의 디스플레이 화면을 얻기 위하여는, 개구율의 향상이 우선적이다. 여기서, 개구율은 화소 전극의 면적에 대한 실제 빛 투과 비율이다.
종래에는 개구율을 증대시키기위한 방법으로, 제1a도와 같이, 화소 전극과 데이타 라인 또는 게이트 라인이 이격 백치되지 않고, 소정 부분 오버랩되는 구조를 제안하였다.
제1a도를 참조하여, 하부 기판(1) 상에 게이트 라인(2)이 행방향으로 형성되고, 이와 소정 거리 이격된 위치에 스토리지 전극(3)이 형성된다. 반도체층(5)은 이후에 한정될 단위셀 각각의 대응 설치될 수 있도록, 게이트 라인(2)상에 패턴의 형태로 형성되고, 데이터 라인(6)은 게이트 라인(2)의 소정 부분을 수직으로 지나도록 배치된다. 이때, 데이터 라인(6)은 반도체층(5)의 일측과 오버랩될 수 있도록, 드레인 전극이 인출되어 있으며, 이 데이터 라인(6)의 형성고 동시에 반도체층(5)의 타측과 오버랩될 수 있으므로 소오스 전극이 형성되어, 박막 트랜지스터(TFT)가 형성된다. 이때, 데이터 라인(6)의 형성과 동시에, 스토리지 전극(3)의 상부에는 도전 패턴(7)이 형성된다. 이때, 스토리지 전극(3)과 도전 패턴(7) 사이에는 절연막(도시되지 않음) 바람직하게는 게이트 라인(2)과 데이터 라인(6) 사이를 개재하는 게이트 절연막(도시되지 않음)이 개재되어 있다. 그후, 게이트 라인(2)과 데이터 라인(6)으로 둘러싸여진 공간내에는 박막 트랜지스터(TFT)의 소오스 전극과 콘택되어 지도록 화소 전극(9)이 형성된다. 이때, 화소 전극(9)은 상기 게이트 라인(2)과 데이터 라인(6)의 가장자리 부분과 오버랩되도록 형성되고, 상기 도전 패턴(7)과 콘택(C)되어 도전 패턴(7)의 플로팅을 방지한다. 여기서, 화소 전극(9)과 데이터 라인(6) 사이에는 저유전율(ε=2 내지 4)을 지닌 레진막이 개재되어, 기생의 캐패시터의 형성을 배제한다.
제1b도는 제1a도를 IB-IB' 선으로 절단하여 나타낸 단면도로서, 하부 긴판(1) 표면에는 불투명 금속막으로 게이트 전극(도시되지 않음) 및 스토리지 전극(3)이 형성된다. 그후, 하부 기판(1) 상부에는 게이트 절연막(4)으로, 실리콘 산화막(4-1)과 실리콘 질산화막(4-2)이 적층 형성된다. 그리고 나서, 도면에는 도시되지 않았지만, 반도체층 및 데이터 라인이 형성되고, 이 데이터 라인의 형성과 동시에, 스토리지 전극을 포함하는 게이트 절연막(4) 상부에 도전 패턴(7)이 형성된다. 그후, 결과물 상부에는 레진막(8)이 공지의 도포 방식으로 도포되고, 상기 도전 패턴(7)의 소정 부분이 노출되도록 레진막(8)이 패터닝된다. 이어, 결과물 상부에는 ITO 물질로 된 화소 전극이 증착된 다음, 게이트 라인(도시되지 않음) 및 데이터 라인(도시되지 않음)과 일측 가장자리가 오버랩되도록 패터닝된다.
이러한 고개구율 액정 표시 소자는 화소 전극과 데이터 라인 및 게이트 라인 사이에 이격됨이 없이 오버랩되므로, 개구율을 개선시키게 된다.
그러나 상기와 같은 고개구율 액정 표시 소자는, 하나의 데이터 라인 상에 인접하는 두 개 셀의 화소 전극이 라인 양측과 오버랩되어 있으므로, 소정 셀의 선택시 인접하는 다른 단위셀의 화소 전극이 영향을 받게 된다. 이를 크로스 토크(cross talk)라 하며, 이와같은 현상은 액정 표시 소자의 화질 저하를 초래하게 된다.
따라서, 본 발명은, 상기한 종래의 문제점을 해결하기 위한 것으로, 고 개구율을 달성함과 동시에 인접하는 화소전극의 영향을 줄일 수 있는 액정 표시 소자를 제공하는 것을 목적으로 한다.
제1a도는 종래의 고개구율 액정 표시 소자의 평면도.
제1b도는 제1a도를 IB-IB' 선으로 절단하여 나타낸 단면도.
제2a도는 본 발명에 고개구율 액정 표시 소자의 평면도.
제2b도는 제2a도를 IIB-IIB' 선으로 절단하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 하부 기관 12 : 게이트 라인
13 : 스토리지 전극 14 : 게이트 절연막
15 : 반도체 층 16 : 데이터 라인
17-1, 17-2 : 도전 패턴 18-1, 18-2 : 레진막
19-1, 19-2 : 화소 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 액정 표시 소자는, 액티브 매트릭스 형태로 배열되어, 다수개의 단위셀을 한정하는 게이트 라인과 데이터 라인; 상기 단위셀내에 각각 형성되고, 상기 단위셀을 이루는 데이터 라인의 일측과 오버랩되는 화소 전극; 상기 화소 전극 하부의 단위셀내의 소정 부분에 형성되는 스토리지 전극을 포함하는 액정 표시 소자로서, 상기 데이터 라인과 화소 전극은 제1 절연막을 사이에 두고 절연되고, 상기 동일한 데이터 라인과 오버랩되는 인접하는 좌우 단위셀의 화소 전극은 그 끝단이 서로 일치하면서 끝단이 중앙에 존재하도록 배치되고, 상기 인접하는 좌우 단위셀의 화소 전극은, 그 사이에 제2 절연막이 개재되어 상하 절연 분리된 것을 특징으로 한다.
또한, 본 발명에 따른 액정 표시 소자의 제조방법은, 하부 기판상 게이트 라인과, 스토리지 전극을 형성하는 단계; 상기 하부 기판 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 라인을 포함하는 게이트 절연막의 소정 부분에 반도체층을 형성하는 단계; 상기 게이트 라인과 교차되도록 데이터 라인과 반도체층과 일부 접하는 소오소, 드레인 전극을 형성하고, 이와동시에 상기 스토리지 전극 상부를 포함하도록 도전패턴을 형성하는 단계; 상기 절연 기판 상부에 제1 절연막을 형성하는 단계; 상기 도전 패턴 및 드레인 전극의 소정 부분이 노출되도록 제1 절연막을 식각하는 단계; 상기 제1 절연막 상부에, 단위 셀들 중 짝수번 또는 홀수번 컬럼에 해당하는 단위셀에 한정되도록 제1 화소 전극을 형성하는 단계; 상기 하부 기판 상부에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상부에, 상기 제1 화소 전극과 끝단이 일치되고, 제1 화소 전극이 형성된 인접셀에 제2 화소 전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 화소 전극은 상기 데이타 라인과 오버랩되도록 패터닝하는 것을 특징으로 한다.
본 발명에 의하면, 화소 전극이 게이트 라인과 데이터 라인과 오버랩되는 개구율 액정 표시 소자에서, 인접하는 화소 전극을 동일 면상에 형성하지 않고, 상하로 절연 분리하여 형성하므로서, 인접셀의 선택시 크로스 토크 현상 및 신호 왜곡이 방지된다.
[실시예]
이하 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제2a도는 본 발명에 따른 고개구율 액정 표시 소자의 평면도이고, 제2b도는 제2a도의 IIB-IIB' 선으로 절단하여 나타낸 단면도이다.
본 발명에서는 인접하는 화소간의 영향을 줄이기 위하여, 인접하는 화소 전극들을 층을 달리하여 형성한다. 본 도면에서는 2개의 단위셀을 예를 들어 설명하도록 한다.
먼저, 제2a도를 참조하여, 하부 기판(11) 상에 다수개의 게이트 라인(12)이 행방향으로 직선 형태를 갖도록 형성된다. 이 게이트 라인(12)과 소정 거리 이격된 위치에, 액정 표시 소자에서 게이트 라인(12)이 선택에서 비선택 상태로 강하될 때, 액정층의 전압 강하를 줄여주기 위한 스토리지 전극(13)이 형성된다. 이 스토리지 전극(13)은 단위 셀에 각각 대응되도록 형성됨이 바람직하다.
반도체층(15)은 개개의 단위셀에 대응되도록 게이트 라인(12)의 소정 부분 상에 패턴의 형태로 형성되고, 데이터 라인(16)은 게이트 라인(12)과 교차되도록 열방향으로 배치되어, 각각의 단위셀(C1, C2)이 한정된다. 이때, 데이터 라인(16)에서는 반도체층(15)의 일측과 오버랩될 수 있도록, 드레인 전극이 인출되어 있으며, 이와 동일표면상에, 반도체층(15)의 타측과 오버랩될 수 있도록 소오소 전극이 형성되어, 박막 트랜지스터(TFT)가 형성된다. 여기서, 데이터 라인(16)의 형성시, 데이터 라인(16)을 형성하는물질과 동일 물질로, 스토리지 전극(13)의 상부에는 도전 패턴(17-1, 17-2)이 형성된다. 이 도전 패턴(17-1. 17-2) 사이에는 게이트 랑니(12)과 데이터 라인(16)을 절연시키는 게이트 절연막(도시되지 않음)이 개재되어 있다.
게이트 라인(12)과 데이터 라인(16)으로 둘러싸여진 단위 셀 공간 각각에는 박막 트랜지스터(TFT)의 소오스 전극 및 도전 패턴(17-1, 17-2)과 콘택되는 화소 전극(19-1, 19-2)이 형성된다. 이때, 각각의 화소 전극들(19-1, 19-2)은 단위셀을 이루는 해당 데이터 라인(16)과 게이트 라인(12) 부분과 오버랩되도록 형성되고, 바람직하게는 상기 라인들(12, 16) 폭의 2분의 1정도를 포함하도록 형성된다. 따라서, 제1 셀(C1)의 화소 전극(19-1)과 인접하는 제2 셀(C2)의 화소 전극(19-2)은 하나의 데이타 라인을 2분하여 오버랩 되므로, 그 끝단은 일치하게 된다.
이때, 이들 제1 셀(C1)의 화소 전극(19-1)과 인접하는 제2 셀(C2)의 화소 전극(19-2)은 평면상으로는 그 끝단이 일치되어 있지만, 단면 상태로는 상하 절연 분리된다.
여기서, 제1 셀(C1)의 화소 전극(19-1)과 데이터 라인(16) 사이에는 저유전율을 지닌 레진막(도시되지 않음 유전율 2 내지 4)이 개재되어 있고, 제1 셀(C1)의 화소 전극(19-1)과 제2 셀(C2)의 화소 전극(19-2)사이 또한 저유전율을 지닌 레진막이 개재된다. 이때, 각 전극들 사이에 레진막이 개재되는 것은, 별도의 기생 캐패시터가 형성됨을 방지하기 위함이다. 즉, 캐패시턴스는 절연막의 유전 상수에 비례하므로, 저유전율을 지닌 막을 개재함이 바람직하다.
이를 단면도를 통하여 보다 자세히 설명하면, 제2b도에 도시된 것과 같이, 하부 기판(11) 표면에는 불투명 금속막으로 게이트 전극(도시되지 않음) 및 스토리지 전극(13)이 공지의 금속 증착 및 패터닝 공정에 의하여 형성된다. 그후, 하부 기판(11) 상부에는 게이트 절연막(14)으로서, 실리콘 산화막(14-1)과 실리콘 질산화막(14-2)이 적층 형성된다.
그리고 나서, 반도체층(도시되지 않음) 및 데이터 라인(도시되지 않음)이 형성되고, 이 데이터 라인의 형성과 동시에, 스토리지 전극(13)을 포함하는 게이트 절연막(14) 상부에 도전 패턴(17-1, 17-2)이 형성된다. 그후, 결과물 상부에는 제1 레진막(18-1)이 공지의 방식으로 도포되고, 제1 셀(C1)의 도전 패턴(17-1) 소오스 전극이 노출되도록 패터닝된다. 이때, 제2 셀(C2)의 도전패턴(17-2) 및 소오스 전극은 노출되지 않도록 한다.
이어, 결과물 상부에는 ITO 물질층이 증착된다음, 제1 셀(C1) 상에 존재하도록 패터닝되어, 제1 셀의 화소 전극(19-1)이 형성된다. 상기 화소 전극(19-1)은 게이트 라인(도시되지 않음) 및 데이터 라인(도시되지 않음)을 포함하도록 패터닝된다. 바람직하게는 상기 화소 전극(19-1)의 끝단이 데이터 라인의 중앙에 위치되도록 한다.
그후, 결과물 상부에는 제2 레진막(18-2)이 비교적 후막(약 1 내지 4㎛)으로 증착되고, 제2 셀(C2)의 도전 패턴(17-2)과 소오스 전극이 노출되도록 제2 및 제1 레진막(18-2, 18-1)이 패터닝된다. 그후, 제2 화소 전극용 ITO 물질이 증착되고, 제2 셀(C2)에 존재하도록 패터닝하여, 제2 화소 전극(19-2)이 형성된다. 이때, 제2 화소 전극(19-2)의 양 끝단은 상기 제1 화소 전극(19-1)과 일치되도록 패터닝된다. 본 발명에서는 제1 셀(C1) 및 제2 셀(C2)을 예를들어 설명하였지만, 여기서 제1 셀(C1)홀수번째 셀을 의미하고, 제2 셀(C2)은 짝수번째 셀을 의미한다.
따라서, 화소 전극(19-1, 19-2)은 데이터 라인의 측부와 충분히 오버랩되므로, 개구율을 증가시키고, 인접하는 셀의 화소 전극은 레진막을 사이에 두고 상하 절연 분리되어 있으므로, 인접 셀의 선택되었을시의 크로스 토크가 감소되고, 신호 왜곡이 감소된다.
본 발명에서는 저유전율막으로 레진막을 사용하였지만, 그 밖의 유전율이 2 내지 4 정도의 막이면, 다양하게 이용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 화소 전극이 게이트 라인과 데이터 라인과 오버랩되는 고개구율 액정 표시 소자에서, 인접하는 화소 전극을 동일 면상에 형성하지 않고, 상하로 절연 분리하여 형성하므로서, 인접셀의 선택시 크로스 토크 현상이 방지된다.
따라서 액정 표시 소저의 표시 가능이 개선된다.

Claims (7)

  1. 액티브 매트릭스 형태로 배열되어, 다수개의 단위셀을 한정하는 게이트 라인과 데이터 라인; 상기 단위셀내에 각각 형성되고, 상기 단위셀을 이루는 데이터 라인의 일측과 오버랩되는 화소 전극; 상기 화소 전극 하부의 단위셀내의 소정 부분에 형성되는 스토리지 전극을 포함하는 액정 표시 소자로서,
    상기 데이터 라인과 화소 전극은 제1 절연막을 사이에 두고 절연되고,
    상기 동일한 데이터 라인과 오버랩되는 인접하는 좌우 단위셀의 화소 전극은 그 끝단이 서로 일치하면서, 그 끝단이 데이타 라인의 중앙에 존재하도록 배치되고,
    상기 인접하는 좌우 단위셀의 화소 전극은, 그 사이에 제2 절연막이 개재되어 상하 절연 분리된 것을 특징으로 하는 액정 표시 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 절연막의 유전 상수는 2 내지 4인 것을 특징으로 하는 액정 표시 소자.
  3. 제2항에 있어서, 상기 절연막은 레진막인 것을 특징으로 하는 액정 표시소자.
  4. 제1항에 있어서, 상기 단위셀에 형성된 각각의 화소 전극은 단위셀을 구성하는게이트 라인이 가장자리 부분과 오버랩되도록 형성되는 것을 특징으로 하는 액정 표시 소자.
  5. 하부 기판상에 게이트 라인과, 스토리지 전극을 형성하는 단계,
    상기 하부 기판 상부에 게이트 절연막을 형성하는 단계,
    상기 게이트 라인을 포함하는 게이트 절연막의 소정 부분에 반도체 층을 형성하는 단계,
    상기 게이트 라인과 표차되도록 데이터 라인과 반도체층과 일부 접하는 소오스, 드레인 전극을 형성하고, 이와동시에 상기 스토리지 전극 상부를 포함하도록 도전패턴을 형성하는 단계,
    상기 절연 기판 상부에 제1 절연막을 형성하는 단계,
    상기 도전 패턴 및 드레인 전극의 소정 부분이 노출되도록 제1 절연막을 식각하는 단계,
    상기 제1 절연막 상부에, 단위 셀들 중 짝수번 또는 홀수번 컬럼에 해당하는 단위셀에 한정되도록 제1 화소 전극을 형성하는 단계,
    상기 제2 절연막 상부에, 상기 제1 화소 전극과 끝단이 일치되고, 제1 화소 전극이 형성된 인접셀에 제2 화소 전극을 형성하는 단계를 포함하며,
    상기 제1 및 제2 화소 전극은 상기 데이타 라인과 오버랩되도록 패터닝하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
  6. 제5항에 있어서, 상기 제1 및 제2 절연막은 유전 상수가 2 내지 4 정도인 절연막인 것을 특징으로 하는 액정 표시 소자의 제조방법.
  7. 제6항에 있어서, 상기 제2 절연막은 레진막으로 형성하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
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JPH03101715A (ja) * 1989-09-14 1991-04-26 Fujitsu Ltd 薄膜トランジスタマトリクス及びその製造方法
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KR950009923A (ko) * 1993-09-15 1995-04-26 김주용 반도체 장치의 저장전극 제조방법

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