KR950021518A - 반도체 장치의 캐패시터 제조방법 - Google Patents
반도체 장치의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로서 반도체 기판상에 층간 절연막을 형성한 후 상기 반도체 기판의 캐패시터 콘택으로 예정된 부분상의 층간 절연막을 제거하여 콘택홀을 형성하고 상기 구조의 전표면에 소정의 두께의 제1 폴리 실리콘층을 상기 콘택홀을 완전히 메꾸지 않을 정도의 두께로 형성하고 콘택홀의 중심 부분에서는 단차가 지도록 형성한 후 상기 제 1폴리 실리콘층 상에 유동성이 나쁜 방법으로 희생 산화막을 형성하여 중심부분에서 얇게 형성되어지도록한다. 그후 상기 희생산화막을 소정 두께 전면 식각하여 상기 제 1폴리 실리콘층의 단차진 중심 부분을 노출시킨 후 상기 희생 산화막과 제1폴리 실리콘층을 사진 식각하여 저장 전극으로 예정된 부분이 남도록 형성하고 상기 희생 산화막 및 제1 폴리 실리콘층 패턴의 측벽에 사각 틀체 형상의 도전 스페이서를 형성하고 동시에 상기 콘택홀의 중심부분상의 노출되어 있는 제1 폴리 실리콘층 상에는 도전 기둥이 형성되어 상기 제1폴리 실리콘층 패턴과 그 테두리의 도전 스페이서와 도전 기둥으로 구성되는 저장 전극을 형성하였으므로 , 공정이 간단하고 캐패시터의 표면적을 증가 시켜 반도체 장치를 고집적화할 수 있으며 캐패시터의 단차를 감소시켜 신뢰성을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a∼f도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조공정도.
Claims (5)
- 반도체의 기판상에 형성되어 있는 층간 절연막의 캐패시터 콘택으로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 상기 콘택홀을 완전히 메꾸지 않아 중심 부분에서 단차가 진 폴리 실리콘층을 형성하는 공정과, 상기 단차가 진 폴리 실리콘층의 상부에 상기 중심부분을 노출시키는 절연막 패턴을 형성하는 공정과, 상기 폴리 실리콘층의 저항 전극으로 예정된 부분이 남도록 절연막 패턴과 폴리 실리콘층의 소정 부분을 순차적으로 식각하는 공정과, 상기 식각되고 남은 폴리 실리콘층 패턴과 절연막 패턴의 측벽에 도전 스페이서를 형성하고 상기 노출되어 있는 폴리 실리콘층의 중심부에 도전 기둥을 형성하는 공정을 구비하는 반도체 장치의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 절연막을 유동이 나쁜 방법으로 형성된 산화막, 질화막 유.에스.지(undoped silicate glass), 피.에스.지(phospho silicate glass),비.피.에스.지.((boro phospho silicate glass)또는 테오스(tetra ethylorthosilicate)중 어느 하나로 형성하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 폴리 실리콘층의 표면에 반구형 폴리 실리콘층을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 반도체 장치의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 폴리 실리콘층 패턴과 도전 스페이서 및 도전 기둥의 표면에 반구형 폴리 실리콘층을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.
- 제3항 또는 제4항에 있어서, 상기 반구형 폴리 실리콘층을 형성하는 공정을 560~580℃정도의 온도에서 실시하는 것을 특징으로하는 반도체 장치의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publications (2)
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| KR100235952B1 KR100235952B1 (ko) | 1999-12-15 |
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1993
- 1993-12-01 KR KR1019930026088A patent/KR100235952B1/ko not_active IP Right Cessation
Also Published As
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| KR100235952B1 (ko) | 1999-12-15 |
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