KR950021649A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, BPSG 산화막으로 된 평탄화층상에 상기 BPSG 산화막에서의 불순물 확산과 식각에 따른 손상을 방지하기 위한 베리어 물질로서 탄탈늄 산화막을 형성한 후, 저장전극 콘택홀과 그를 메우는 제1폴리실리콘층과 소정 형상의 코아 패턴 및 그에 의해 정의되는 폴리측벽을 순차적으로 형성하여 실린더형 저장전극을 형성하였으므로, BPSG나 PSG 산화막으로 된 코아 패턴 제거 공정시 탄탈늄 산화막과의 식각 선택비차가 매우 크므로 평탄화층이 손상되지 않아 저장전극과 하측의 비트라인과의 단락을 방지할 수 있으며, 평탄화층이 노출되지 않으므로 후속공정시 보론이나 인등과 같은 불순물의 확산을 방지하여 소자 동작의 신뢰성 및 공정수율을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(A)~(F)는 본 발명에 다른 반도체 소자의 캐패시터 제조공정도.
Claims (4)
- 반도체 기판상에 소자분리를 위한 필드산화막 및 소오스/드레인영역과 게이트 산화막과 게이트 전극으로 구성되는 모스 구조를 형성하는 공정과, 상기 구조의 전표면에 평탄화층을 형성하는 공정과, 상기 소오스/드레인영역의 비트라인 콘택으로 예정된 부분을 노출시키는 비트라인 콘택홀과 비트라인을 형성하는 공정과, 상기 구조의 전표면에 TEOS 산화막과 BPSG 산화막의 적층 구조로된 평탄화층을 형성하는 공정과, 상기 평탄화층상에 탄탈륨 산화막을 형성하는 공정과, 상기 탄탈륨 산화막상에 TEOS 산화막을 형성하는 공정과, 상기 소오스/드레인영역에서 저장전극 콘택으로 예정된 부분들상의 TEOS 산화막에서 평탄화층까지 순차적으로 제거하여 저장전극 콘택홀을 형성하는 공정과, 상기 저장전극 콘택홀을 메꾸는 불순물이 도핑된 폴리실리콘층을 상기 구조의 전표면에 형성하는 공정과, 상기 콘택홀 상부의 폴리실리콘층상에 실린더형 저장전극을 정의하기 위한 산화막 패턴을 형성하는 공정과, 상기 산화막 패턴의 측벽에 폴리 측벽을 형성하 공정과, 상기 산화막 패턴을 제거하여 폴리 측벽을 구비하는 실린더형 저장전극을 형성하는 공정을 구비하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 TEOS 산화막을 형성한 후, 상기 콘택홀로 예정된 부분 상측의 TEOS 산화막과 탄탈늄산화막을 제거하여 홈을 형성하고, 상기 홈의 측벽에 콘택홀 형성시의 마스크로 사용하기 위한 폴리 스페이서를 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 산화막 패턴을 BPSG 산화막이나 PSG 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 폴리 측벽을 전면 폴리실리콘 증착 및 전면 식각으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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