KR19990004614A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 저장전극 콘택플러그가 형성된 하부절연층 상부에 비트라인을 형성하고, 그 상부에 식각장벽층을 형성한 다음, 그 상부구조를 평탄화시키는 제1희생절연막을 형성하고 저장전극마스크를 이용한 식각공정으로 상기 콘택플러그를 노출시킨 다음, 반구형 산화막을 식각면에 형성하고 전체표면상부에 하부전극용 전도층과 반구형 전도층을 형성한 다음, 제2희생절연막을 두껍게 형성하고 상기 제1희생절연막을 노출시키도록 평탄화식각한다음, 제1, 2희생절연막과 반구형 산화막을 제거하여 표면적이 증가된 저장전극을 형성하고 후속공정으로 유전체막과 상부전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 반도체소자의 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 본도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하부전극인 저장전극의 표면적을 증가시켜 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.

도시되진 않았으나 종래기술에 따른 반도체소자의 실린더형 저장전극 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 또는 비트라인(도시안됨)이 형성하고, 비.피.에스.지.( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다. 그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀을 형성한다.

그리고, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막을 소정두께 형성한다. 그리고, 그 상부에 희생산화막(도시안됨)을 소정두께 형성한다.

그 다음에, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 희생산화막과 제1다결정실리콘막을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층을 식각장벽으로 하여 실시한다.

그리고, 전체표면상부에 제2다결정실리콘막을 소정두께 형성하고 이를 이방성 식각하여 상기 희생산화막과 제1다결정실리콘막의 측벽에 제2다결정실리콘막 스페이서를 형성한다.

그리고, 상기 희생산화막을 제거하여 실린더형 저장전극을 형성한다.

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 표면이 반구형으로 형성되어 표면적인 증가된 실린더형 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체기판 2 : 하부절연층

3 : 저장전극 콘택플러그 4 : 제1층간절연막

5 : 비트라인 전도층 6 : 제2층간절연막

7 : 절연막 스페이서 8 : 식각장벽층

9 : 제1희생산화막 10 : 감광막패턴

11 : 제1반구형 다결정실리콘 12 : 하부전극용 전도층

13 : 제2반구형 다결정실리콘 14 : 제2희생산화막

15 : 유전체막 16 : 상부전극용 전도층

17 : 반구형 산화막

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

게이트전극이 형성된 하부절연층과 제1층간절연막을 통하여 반도체기판에 접속되는 저장전극용 콘택플러그를 형성하는 공정과,

상기 제1층간절연막 상부에 전도층, 제2층간절연막 및 절연막 스페이서로 형성된 비트라인을 형성하는 공정과,

전체표면상부에 식각장벽층을 형성하는 공정과,

전체표면상부를 평탄화시키는 제1희생절연막을 형성하는 공정과,

저장전극마스크를 이용한 식각공정으로 상기 콘택플러그를 노출시키는 공정과,

전체표면상부에 제1반구형 전도층을 형성하는 공정과,

상기 제1희생절연막 상부의 제1반구형 전도층을 식각하는 공정과,

상기 제1반구형 전도층을 산화시켜 반구형 산화막으로 형성하는 공정과,

전체표면상부에 하부전극용 전도층과 제2반구형 전도층을 순차적으로 형성하는 공정과,

전체표면상부에 제2희생절연막을 형성하는 공정과,

상기 제1희생절연막을 노출시키는 평탄화식각공정을 실시하는 공정과,

상기 제1, 2희생절연막과 반구형 산화막을 제거하고 유전체막과 상부전극용 전도층을 순차적으로 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(1) 상부에 하부절연층(2)을 형성한다. 이때, 상기 하부절연층(2)은 소자분리절연막, 게이트산화막 및 게이트전극이 형성되고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.

그 다음에, 상기 하부절연층(2) 상부에 제1층간절연막(4)을 형성하고, 상기 제1층간절연막(4)과 하부절연층(2)을 순차적으로 식각하여 저장전극 콘택홀(도시안됨)을 매립하는 저장전극 콘택플러그(3)를 다결정실리콘막으로 형성한다.

그리고, 상기 제1층간절연막(4)과 하부절연층(2)을 통하여 상기 반도체기판(1)에 접속되는 비트라인용 전도층(5)과 제2층간절연막(6) 적층구조를 형성한다.

그리고, 상기 비트라인 마스크(도시안됨)를 이용한 식각공정으로 상기 제2층간절연막(6)과 비트라인용 전도층(5)을 순차적으로 식각하고, 그 측벽에 절연막 스페이서(7)를 형성함으로써 비트라인을 형성한다.

그 다음에, 전체표면상부에 식각장벽층(8)을 일정두께 형성하되, 후속공정으로 형성되는 희생산화막과 식각선택비 차이를 갖는 물질, 즉 질화막 계통의 절연물질로 형성한다.

그리고, 전체표면상부를 평탄화시킬 수 있는 제1희생산화막(9)을 형성하고, 그 상부에 감광막패턴(10)을 형성한다. 이때, 상기 감광막패턴(10)은 저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다. (도 1a)

그 다음에, 상기 감광막패턴(10)을 마스크로 하여 상기 제1희생산화막(9)과 식각장벽층(8)을 식각함으로써 상기 콘택플러그(3)를 노출시킨다. 이때, 상기 식각장벽층(8)과 제2층간절연막(6)은 상기 비트라인용 전도층(5)이 손상되는 것을 방지한다.

그리고, 전체표면상부에 제1반구형 다결정실리콘(11)을 형성하고, 이를 산화시켜 반구형 산화막(17)으로 형성한다. (도 1b)

그 다음에, 상기 제1희생산화막(9)을 식각장벽으로 하여 상기 제1희생산화막(9) 상부의 반구형 산화막(11)을 제거한다. 전체표면상부에 하부전극용 전도층(12)을 상기 콘택플러그(3)에 접속되도록 일정두께 형성한다. 그리고, 상기 하부전극용 전도층(12) 상부에 제2반구형 다결정실리콘(13)을 형성한다.

그리고, 전체표면상부에 두꺼운 제2희생산화막(14)을 형성하되, 플로우가 용이한 산화막 계통으로 물질로 형성한다. (도 1c)

그 다음에, 상기 제1희생산화막(9)이 노출되도록 제2희생산화막(14), 제2반구형 다결정실리콘(13) 및 하부전극용 전도층(12)을 평탄화식각한다.

그리고, 상기 제1희생산화막(9)과 제2희생산화막(14)을 제거하여 콘택플러그를 제외한 모든 부분표면이 반구형으로 형성되어 표면적이 증가된 실린더형 저장전극을 형성한다. 이때, 상기 제1희생산화막(9)과 제2희생산화막(14)의 제거공정은 상기 하부전극용 전도층(12) 및 식각장벽층(8)과의 식각선택비 차이를 이용하여 실시한다.

전체표면상부에 유전체막(15)과 상부전극용 전도층(16)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (2)

1. 게이트전극이 형성된 하부절연층과 제1층간절연막을 통하여 반도체기판에 접속되는 저장전극용 콘택플러그를 형성하는 공정과, 상기 제1층간절연막 상부에 전도층, 제2층간절연막 및 절연막 스페이서로 형성된 비트라인을 형성하는 공정과, 전체표면상부에 식각장벽층을 형성하는 공정과, 전체표면상부를 평탄화시키는 제1희생절연막을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 콘택플러그를 노출시키는 공정과, 전체표면상부에 제1반구형 전도층을 형성하는 공정과, 상기 제1희생절연막 상부의 제1반구형 전도층을 식각하는 공정과, 상기 제1반구형 전도층을 산화시켜 반구형 산화막으로 형성하는 공정과, 전체표면상부에 하부전극용 전도층과 제2반구형 전도층을 순차적으로 형성하는 공정과, 전체표면상부에 제2희생절연막을 형성하는 공정과, 상기 제1희생절연막을 노출시키는 평탄화식각공정을 실시하는 공정과, 상기 제1, 2희생절연막과 반구형 산화막을 제거하고 유전체막과 상부전극용 전도층을 순차적으로 형성하는 공정을 포함하는 반도체소자인 캐패시터 형성방법.
2. 청구항 1 에 있어서, 상기 식각장벽층은 상기 제1, 2희생절연막과 식각선택비 차이를 갖는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.