KR20120066829A - 매립게이트를 구비한 반도체 장치 제조방법 - Google Patents

매립게이트를 구비한 반도체 장치 제조방법 Download PDF

Info

Publication number
KR20120066829A
KR20120066829A KR1020100128115A KR20100128115A KR20120066829A KR 20120066829 A KR20120066829 A KR 20120066829A KR 1020100128115 A KR1020100128115 A KR 1020100128115A KR 20100128115 A KR20100128115 A KR 20100128115A KR 20120066829 A KR20120066829 A KR 20120066829A
Authority
KR
South Korea
Prior art keywords
forming
film
hard mask
storage node
mask pattern
Prior art date
Application number
KR1020100128115A
Other languages
English (en)
Other versions
KR101164974B1 (ko
Inventor
신종한
김경보
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100128115A priority Critical patent/KR101164974B1/ko
Priority to US13/326,810 priority patent/US8623727B2/en
Publication of KR20120066829A publication Critical patent/KR20120066829A/ko
Application granted granted Critical
Publication of KR101164974B1 publication Critical patent/KR101164974B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 매립게이트를 구비한 반도체 장치의 제조방법에 관한 것으로, 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판에 상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 스토리지노드콘택홀을 확장시키는 단계; 확장된 상기 스토리지노드콘택플러그를 매립하는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 스토리지노드콘택홀 형성공정시 하드마스크패턴을 제거하기 때문에 랜딩플러그가 손상됨에 따른 콘택저항 증가를 원천적으로 방지할 수 있는 효과가 있다.

Description

매립게이트를 구비한 반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 제조방법에 관한 것이다.
현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 패드산화막(12A)과 하드마스크폴리실리콘막(12B)이 적층된 하드마스크패턴(12)을 형성하고, 하드마스크패턴(12)을 이용하여 활성영역(14)을 정의하는 소자분리막(13)을 형성한다.
도 1b에 도시된 바와 같이, 하드마스크패턴(12)을 제거한 다음 세정공정을 실시한다. 이어서, 하드마스크패턴(12)이 제거됨에 따라 생성된 홈에 랜딩플러그용 도전막(15)을 증착하고, 소자분리막(13)의 표면이 노출될때까지 평탄화공정을 실시한다.
도 1c에 도시된 바와 같이, 랜딩플러그용 도전막(15A), 활성영역(14) 및 소자분리막(13)을 선택적으로 식각하여 트렌치(16)를 형성함과 동시에 랜딩플러그(15A)를 형성하고, 트렌치(16) 표면상의 게이트절연막(미도시), 트렌치(16)를 일부 매립하는 게이트전극(17) 및 나머지 트렌치(16)를 매립하는 실링막(Sealing layer, 18)를 순차적으로 형성하여 매립게이트를 만든다.
다음으로, 기판(11) 전면에 층간절연막(19)을 형성한 다음, 층간절연막(19)을 관통하여 랜딩플러그(15A)에 접하는 스토리지노드콘택플러그(22) 및 랜딩플러그(15A)에 접하고 층간절연막(19)에 매립된 비트라인(25)을 형성한다. 여기서, 미설명 도면부호 '19'는 스토리지노드콘택홀, '23'은 다마신패턴, '24'는 비트라인스페이서, '26'은 실링막이다.
하지만, 종래기술에 따른 반도체 장치는 비트라인(25) 및 스토리지노드콘택플러그(22)를 형성하기 이전에 랜딩플러그(15A)를 형성하기 때문에 다마신패턴(23) 및 스토리지노드콘택홀(21)을 형성하는 과정에서 랜딩플러그(15A)가 손실되어 콘택저항이 증가하는 문제점이 발생한다.
또한, 스토리지노드콘택홀(21) 형성공정시 랜딩플러그(15A)가 손실되어 활성영역(14)의 장축방향으로 인접한 활성영역(14)과 스토리지노드콘택플러그(22) 사이에 쇼트가 발생하는 문제점이 있다. 이는, 하드마스크패턴(12)을 제거함에 따라 생성된 홈에 랜딩플러그용 도전막(15)을 매립하기 때문이다. 구체적으로, 기판(11) 위로 돌출된 소자분리막(13)의 높이(H1, H2)에 따라 랜딩플러그(15A)의 높이가 결정되는데, 랜딩플러그(15A)를 형성하기 이전에 진행되는 하드마스패턴(12) 제거, 세정 및 평탄화공정시 기판(11) 위로 돌출된 소자분리막(13)이 손실됨에 따라 돌출된 소자분리막(13)의 높이가 감소하기 때문이다(H1 -> H2).
랜딩플러그용 도전막(15)을 형성하는 과정에서 손실되는 소자분리막(13)의 높이를 고려하여 하드마스크패턴(12)의 두께를 증가시키는 방법으로 상술한 소자분리막(13)의 손실에 따른 랜딩플러그(15A)의 높이 감소를 방지할 수 있으나, 하드마스크패턴(12)의 두께를 증가시키면 소자분리막(13)을 위한 소자분리트렌치 형성공정에 대한 난이도가 증가함과 동시에 공정마진이 감소하는 문제점이 발생한다. 아울러, 소자분리트렌치를 형성한 상태에서 상대적으로 하드마스크패턴(12)을 포함한 활성영역(14)의 높이가 증가하여 활성영역(14)이 쓰러지는(Leaning) 심각한 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩플러그가 손실됨에 따른 콘택저항 증가를 방지할 수 있는 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 스토리지노드콘택플러그와 활성영역 사이의 쇼트를 방지할 수 있는 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 다른 목적이 있다.
또한, 소자분리막을 형성공정시 활성영역이 쓰러지는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판에 상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 스토리지노드콘택홀을 확장시키는 단계; 확장된 상기 스토리지노드콘택플러그를 매립하는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴 양측벽에 비트라인스페이서를 형성하는 단계; 상기 다마신패턴 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 다마신패턴을 확장시키는 단계; 및 확장된 상기 다마신패턴을 일부 매립하도록 비트라인콘택플러그와 비트라인을 순차적으로 형성하는 단계를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하는 단계; 비트라인콘택플러그 예정지역의 상기 하드마스크패턴을 제거하여 비트라인콘택홀을 형성하는 단계; 상기 비트라인콘택홀을 매립하는 비트라인콘택플러그를 형성하는 단계; 및 상기 비트라인콘택플러그 상에 비트라인을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 기판상에 상기 비트라인을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 스토리지노드콘택홀을 확장시키는 단계; 및 확장된 상기 스토리지노드콘택플러그를 매립하는 스토리지노드콘택플러그를 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 스토리지노드콘택홀, 다마신패턴 및 비트라인콘택플러그 형성공정시 하드마스크패턴을 제거하기 때문에 최초 하드마스크패턴의 두께를 낮게 가져갈 수 있다. 이를 통해, 소자분리막 형성공정에 대한 공정마진을 향상시킴과 동시에 활성영역이 쓰러지는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택홀, 다마신패턴 및 비트라인콘택플러그 형성공정시 하드마스크패턴을 제거하기 때문에 이들 형성공정시 랜딩플러그가 손상됨에 따른 콘택저항 증가를 원천적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택홀 형성공정시 하부에 하드마스크패턴이 잔류하기 때문에 인접한 활성영역과 스토리지노드콘택플러그 사이의 쇼트를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도.
도 2a 내지 도 2i는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 랜딩플러그가 손실됨에 따른 콘택저항 증가, 스토리지노드콘택플러그와 활성영역 사이의 쇼트 발생 및 소자분리막을 형성공정시 활성영역이 쓰러지는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치의 제조방법을 제공한다.
도 2a 내지 도 2i는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 패드산화막(32A)과 하드마스크폴리실리콘막(32B)이 적층된 하드마스크패턴(32)을 형성한다. 하드마스크폴리실리콘막(32B)은 실질적인 식각장벽으로 작용하고, 패드산화막(32A)은 하드마스크폴리실리콘막(32B)과 기판(31) 예컨대, 실리콘기판 사이의 접착력을 향상시키는 역할을 수행한다. 참고로, 실리콘기판 상에 다이렉트(Direct)로 폴리실리콘 박막을 증착하는 경우에는 이들 사이의 열악한 접착력으로 인해 필링(Peeling)이 발생한다.
하드마스크패턴(32)은 후속 소자분리트렌치를 형성공정시 활성영역(34)의 리닝을 방지할 수 있는 두께(H1)를 갖도록 형성하는 것이 바람직하다. 아울러, 하드마스크패턴(32)은 후속 스토리지노드콘택홀 형성공정시 활성영역(34)의 장축방향으로 스토리지노드콘택홀에 인접한 활성영역(34)이 노출되는 것을 방지할 수 있는 두께(H1)를 갖도록 형성하는 것이 바람직하다. 일례로, 하드마스크패턴(32)은 600Å 내지 1500Å 범위의 두께(H1)를 갖도록 형성할 수 있다.
다음으로, 하드마스크패터(32)을 식각장벽으로 기판(31)을 식각하여 활성영역(34)을 정의하는 소자분리트렌치를 형성한 다음, 소자분리트렌치에 절연물질을 매립하여 소자분리막(33)을 형성한다.
도 2b에 도시된 바와 같이, 하드마스크패턴(32), 활성영역(34) 및 소자분리막(33)을 선택적으로 식각하여 활성영역(34)과 소자분리막(33)을 동시에 가로지르는 트렌치(35)를 형성한다. 이때, 트렌치(35)는 라인타입의 패턴으로 형성할 수 있다.
다음으로, 트렌치(35) 표면상에 게이트절연막(미도시)을 형성한 다음, 트렌치(35)를 일부 매립하는 게이트전극(36)을 형성한다. 이때, 게이트전극(36)은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함하는 금속성막으로 형성할 수 있다.
다음으로, 나머지 트렌치(35)를 매립하도록 게이트전극(36) 상에 실링막(Sealing layer, 37)을 형성한 다음, 하드마스크패턴(32)이 노출될때까지 평탄화공정을 실시한다.
상술한 공정과정을 통해 트렌치(35), 게이트절연막(미도시), 게이트전극(36) 및 실링막(37)을 포함한 매립게이트(Buried Gate)를 형성할 수 있다. 참고로, 매립게이트는 반도체 장치의 셀영역(Cell Region)에 형성된다.
도 2c에 도시된 바와 같이, 기판(31) 전면에 식각정지막(38)을 형성한다. 이때, 식각정지막(38)은 후속 스토리지노드콘택홀 및 다마신패턴 형성공정시 원치않는 하부구조물의 손상을 방지하는 역할을 수행한다.
다음으로, 식각정지막(38) 상에 캡핑막(39)을 형성한다. 이어서, 도면에 도시하지는 않았지만, 캡핑막(39)을 형성한 다음에 페리영역(Peri Region)에 페리게이트(Peri Gate)를 형성한다. 이때, 셀영역에 랜딩플러그를 형성하지 않은 상태에서 페리게이트 형성공정을 진행함으로써, 셀영역과 페리영역 사이에 단차가 생기는 것을 방지할 수 있으며, 페리게이트 형성공정에 대한 안정성을 향상시킬 수 있다. 참고로, 페리게이트 형성 이전에 셀영역에 랜딩플러그를 형성하는 경우에는 셀영역과 페리영역의 패턴밀집도 차이로 인해 단차가 발생하는데, 셀영역과 페리영역 사이의 단차는 후속 공정에 대한 불안정 요소로 작용한다.
다음으로, 캡핑막(39) 상에 층간절연막(40)을 형성한다. 이때, 층간절연막(40)은 기판(31) 전면을 덮도록 형성한 후에 페리게이트(미도시) 상부면이 노출되는 조건으로 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 일례로, 층간절연막(40)은 산화막으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 층간절연막(40), 캡핑막(39) 및 식각정지막(38)을 순차적으로 식각하여 하드마스크패턴(32)을 노출시키는 스토리지노드콘택홀(41)을 형성한다. 이때, 콘택낫오픈(Contact Not Open) 및 바텀선폭(Battom CD) 확보를 위하여 과도식각을 진행함에 따라 스토리지노드콘택홀(41) 아래 하드마스크패턴(32)이 일부 손실되어도 무방하다.
스토리지노드콘택홀(41)은 홀타입(Hole type), 바타입(Bar type) 및 라인타입(Line type)으로 이루어진 그룹으로부터 선택된 어느 하나의 형태로 형성할 수 있다. 참고로, 바타입은 인접한 활성영역(34) 가장자리의 상부를 동시에 노출시키는 형태를 의미한다.
도 2e에 도시된 바와 같이, 스토리지노드콘택홀(41) 아래 하드마스크패턴(32)을 제거하여 활성영역(34)을 노출시킨다. 이때, 하드마스크패턴(32)을 제거하는 과정에서 인접한 구조물들이 손실되는 것을 방지하기 위하여 하드마스크패턴(32)은 하드마스크폴리실리콘막(32B)과 패드산화막(32A)을 개별적으로 제거하는 것이 바람직하다.
구체적으로, 하드마스크폴리실리콘막(32B)은 인접한 구조물의 손상없이 하드마스크폴리실리콘막(32B)만을 선택적으로 제거하기 위하여 불소(Fluorine)를 포함한 가스를 이용한 건식식각으로 제거할 수 있다. 그리고, 패드산화막(32A)은 건식식각 또는 습식식각으로 제거할 수 있다. 여기서, 습식식각으로 패드산화막(32A)을 제거하는 경우에 식각용액에 의하여 스토리지노드콘택홀(41) 측벽 프로파일 변형을 방지하기 위하여 스토리지노드콘택홀(41) 측벽에 스페이서 형태의 보호막(미도시)을 형성할 수 있다.
이하, 스토리지노드콘택홀(41) 아래 하드마스크패턴(32)을 제거함에 따라 확장된 스토리지노드콘택홀(41)의 도면부호를 '41A'로 변경하여 표기한다.
도 2f에 도시된 바와 같이, 스토리지노드콘택홀(41)에 도전물질을 매립하여 활성영역(34)과 다이렉트콘택을 갖는 스토리지노드콘택플러그(42)를 형성한다. 스토리지노드콘택플러그(42)는 스토리지노드콘택홀(41A)에 실리콘막을 매립하여 단일막으로 형성할 수 있다. 또한, 스토리지노드콘택플러그(42)는 스토리지노드콘택홀(41A)을 일부 매립하도록 실리콘막을 형성한 다음, 실리콘막 상에 나머지 스토리지노드콘택홀(41A)을 금속성막으로 매립하여 적층막으로 형성할 수도 있다. 여기서, 실리콘막은 폴리실리콘막 또는 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용하여 에피실리콘막(Epi Si)으로 형성할 수 있다.
한편, 스토리지노드콘택플러그(42)를 형성하기 이전에 스토리지노드콘택플러그(42)와 활성영역(34) 사이의 콘택저항을 감소시키기 위한 목적으로 스토리지노드콘택홀(41A)로 인해 노출된 활성영역(34)에 불순물을 이온주입할 수도 있다.
다음으로, 층간절연막(40), 캡핑막(39) 및 식각정지막(38)을 선택적으로 식각하여 잔류하는 하드마스크패턴(32)을 노출시키는 다마신패턴(43)을 형성한다. 이때, 콘택낫오픈 및 바텀선폭 확보를 위하여 과도식각을 진행함에 따라 다마신패턴(43) 아래 하드마스크패턴(32)이 일부 손실되어도 무방하다. 다마신패턴(43)은 매립게이트와 교차하는 방향으로 연장된 라인패턴으로 형성할 수 있다.
다음으로, 다마신패턴(43) 양측벽에 비트라인스페이서(44)를 형성한다. 비트라인스페이서(44)는 구조물 표면을 따라 절연막을 증착한 후에 전면식각공정 예컨대, 에치백(etchback)을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 2g에 도시된 바와 같이, 다마신패턴(43) 아래 하드마스크패턴(32)을 제거하여 활성영역(34)을 노출시킨다. 이때, 하드마스크패턴(32)을 제거하는 과정에서 인접한 구조물들이 손실되는 것을 방지하기 위하여 하드마스크패턴(32)은 하드마스크폴리실리콘막(32B)과 패드산화막(32A)을 개별적으로 제거하는 것이 바람직하다.
이하, 다마신패턴(43) 아래 하드마스크패턴(32)을 제거함에 따라 확장된 다마신패턴(43)의 도면부호를 '43A'로 변경하여 표기한다.
도 2h에 도시된 바와 같이, 다마신패턴(43)을 일부 매립하고, 활성영역(34)과 접하는 비트라인콘택플러그(45)를 형성한다. 이때, 비트라인콘택플러그(45)는 실리콘막으로 형성할 수 있으며, 실리콘막은 폴리실리콘막 또는 에피실리콘막을 포함한다. 비트라인콘택플러그(45)를 폴리실리콘막으로 형성하는 경우에는 폴리실리콘막 증착 및 에치백을 통해 형성할 수 있으며, 에피실리콘막으로 형성하는 경우에는 선택적 에피택셜 성장법을 사용하여 형성할 수 있다.
비트라인을 형성하기 이전에 비트라인콘택플러그(45)를 형성하는 이유는 통상 비트라인을 금속성막으로 형성하기 때문이다. 구체적으로, 금속성막으로 이루어진 비트라인이 활성영역(34)과 다이렉트콘택을 가질 경우에 비트라인으로부터 비롯된 금속이 기판(31)으로 확산되어 반도체 장치의 동작특성을 열화시킬 우려가 있다. 따라서, 비트라인을 형성하기 이전에 비트라인콘택플러그(45)를 형성하는 것이 바람직하다.
도 2i에 도시된 바와 같이, 비트라인콘택플러그(45)가 형성된 다마신패턴(43A) 내부를 일부 매립하는 비트라인(46)을 형성한다. 비트라인(46)은 금속성막으로 형성할 수 있다.
다음으로, 비트라인(46) 상에 나머지 다마신패턴(43A)을 매립하는 실링막(47)을 형성한다.
상술한 본 발명의 제1실시예에 따른 반도체 장치 제조방법은 스토리지노드콘택홀(41A) 및 다마신패턴(43A)을 형성한 이후에 하드마스크패턴(32)을 제거하기 때문에 최초 하드마스크패턴(32)의 두께(H1)를 낮게 가져갈 수 있다. 이를 통해, 소자분리막(33) 형성공정시 활성영역(34)이 쓰러지는 것을 방지할 수 있다. 또한, 스토리지노드콘택홀(41A) 및 다마신패턴(43A)을 형성한 이후에 하드마스크패턴(32)을 제거하기 때문에 이들 형성공정시 랜딩플러그가 손상됨에 따른 콘택저항 증가를 원천적으로 방지할 수 있다. 또한, 스토리지노드콘택홀(41A) 형성공정시 하부에 하드마스크패턴(32)이 잔류하기 때문에 인접한 활성영역(34)과 스토리지노드콘택플러그(42) 사이의 쇼트를 방지할 수 있다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(61) 상에 패드산화막(62A)과 하드마스크폴리실리콘막(62B)이 적층된 제1하드마스크패턴(62)을 형성한다. 하드마스크폴리실리콘막(62B)은 실질적인 식각장벽으로 작용하고, 패드산화막(62A)은 하드마스크폴리실리콘막(62B)과 기판(61) 예컨대, 실리콘기판 사이의 접착력을 향상시키는 역할을 수행한다. 참고로, 실리콘기판 상에 다이렉트(Direct)로 폴리실리콘 박막을 증착하는 경우에는 이들 사이의 열악한 접착력으로 인해 필링(Peeling)이 발생한다.
제1하드마스크패턴(62)은 후속 소자분리트렌치를 형성공정시 활성영역(64)의 리닝을 방지할 수 있는 두께(H1)를 갖도록 형성하는 것이 바람직하다. 아울러, 제1하드마스크패턴(62)은 후속 스토리지노드콘택홀 형성공정시 활성영역(64)의 장축방향으로 스토리지노드콘택홀에 인접한 활성영역(64)이 노출되는 것을 방지할 수 있는 두께(H1)를 갖도록 형성하는 것이 바람직하다. 일례로, 제1하드마스크패턴(62)은 600Å 내지 1500Å 범위의 두께(H1)를 갖도록 형성할 수 있다.
다음으로, 하드마스크패터(62)을 식각장벽으로 기판(61)을 식각하여 활성영역(64)을 정의하는 소자분리트렌치를 형성한 다음, 소자분리트렌치에 절연물질을 매립하여 소자분리막(63)을 형성한다.
다음으로, 제1하드마스크패턴(62), 활성영역(64) 및 소자분리막(63)을 선택적으로 식각하여 활성영역(64)과 소자분리막(63)을 동시에 가로지르는 트렌치(65)를 형성한다. 이때, 트렌치(65)는 라인타입의 패턴으로 형성할 수 있다.
다음으로, 트렌치(65) 표면상에 게이트절연막(미도시)을 형성한 다음, 트렌치(65)를 일부 매립하는 게이트전극(66)을 형성한다. 이때, 게이트전극(66)은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함하는 금속성막으로 형성할 수 있다.
다음으로, 나머지 트렌치(65)를 매립하도록 게이트전극(66) 상에 실링막(Sealing layer, 67)을 형성한 다음, 제1하드마스크패턴(62)이 노출될때까지 평탄화공정을 실시한다.
상술한 공정과정을 통해 트렌치(65), 게이트절연막(미도시), 게이트전극(66) 및 실링막(67)을 포함한 매립게이트(Buried Gate)를 형성할 수 있다. 참고로, 매립게이트는 반도체 장치의 셀영역(Cell Region)에 형성된다.
도 3b에 도시된 바와 같이, 기판(61) 상에 비트라인콘택플러그 예정지역을 오픈하는 제2하드마스크패턴(65)을 형성한다. 따라서, 제2하드마스크패턴(65)은 활성영역(64) 중앙부 상에 위치한 제1하드마스크패턴(62)을 노출시킨다.
다음으로, 제2하드마스크패턴(65)을 식각장벽으로 노출된 제1하드마스크패턴(62)을 제거하여 활성영역(64)을 노출시키는 비트라인콘택홀(66)을 형성한다. 이때, 제1하드마스크패턴(62)을 제거하는 과정에서 인접한 구조물들이 손실되는 것을 방지하기 위하여 제1하드마스크패턴(62)은 하드마스크폴리실리콘막(62B)과 패드산화막(62A)을 개별적으로 제거하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 비트라인콘택홀(66)에 도전물질을 매립하여 비트라인콘택플러그(67)를 형성한다. 비트라인콘택플러그(67)는 실리콘막으로 형성할 수 있으며, 실리콘막으로는 폴리실리콘막 또는 에피실리콘막을 사용할 수 있다.
다음으로, 제2하드마스크패턴(65)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법을 사용하여 형성할 수 있다.
도 3d에 도시된 바와 같이, 비트라인콘택플러그(67)가 형성된 기판(61) 상에 비트라인용 도전막(68) 및 비트라인하드마스크막(69)을 순차적으로 형성한 다음, 이들을 선택적으로 식각하여 비트라인(70)을 형성한다. 여기서, 도면에 도시하지는 않았지만, 비트라인(70)을 형성함과 동시에 페리영역에 페리게이트를 형성할 수 있다..
다음으로, 제2하드마스크패턴(65)을 제거한 다음, 비트라인(70)을 포함한 구조물 표면을 따라 일정한 두께를 갖는 실링막(71)을 형성한다. 실링막(71)은 후속 공정간 비트라인(70)을 보호하고, 스토리지노드콘택홀 형성공정시 식각정지막으로 작용한다.
도 3e에 도시된 바와 같이, 실링막(71) 상에 비트라인(70)을 덮는 층간절연막(72)을 형성한 다음, 비트라인하드마스크막(69)이 노출될때까지 평탄화공정을 실시한다. 일례로, 층간절연막(72)은 산화막으로 형성할 수 있다.
다음으로, 층간절연막(72) 및 실링막(71)을 순차적으로 식각하여 제1하드마스크패턴(62)을 노출시키는 스토리지노드콘택홀(73)을 형성한다. 이때, 콘택낫오픈(Contact Not Open) 및 바텀선폭(Battom CD) 확보를 위하여 과도식각을 진행함에 따라 스토리지노드콘택홀(73) 아래 제1하드마스크패턴(62)이 일부 손실되어도 무방하다.
스토리지노드콘택홀(73)은 홀타입(Hole type), 바타입(Bar type) 및 라인타입(Line type)으로 이루어진 그룹으로부터 선택된 어느 하나의 형태로 형성할 수 있다. 참고로, 바타입은 인접한 활성영역(64) 가장자리의 상부를 동시에 노출시키는 형태를 의미한다.
도 3f에 도시된 바와 같이, 스토리지노드콘택홀(73) 아래 제1하드마스크패턴(62)을 제거하여 활성영역(64)을 노출시킨다. 이때, 제1하드마스크패턴(62)을 제거하는 과정에서 인접한 구조물들이 손실되는 것을 방지하기 위하여 제1하드마스크패턴(62)은 하드마스크폴리실리콘막(62B)과 패드산화막(62A)을 개별적으로 제거하는 것이 바람직하다.
구체적으로, 하드마스크폴리실리콘막(62B)은 인접한 구조물의 손상없이 하드마스크폴리실리콘막(62B)만을 선택적으로 제거하기 위하여 불소(Fluorine)를 포함한 가스를 이용한 건식식각으로 제거할 수 있다. 그리고, 패드산화막(62A)은 건식식각 또는 습식식각으로 제거할 수 있다. 여기서, 습식식각으로 패드산화막(62A)을 제거하는 경우에 식각용액에 의하여 스토리지노드콘택홀(73) 측벽 프로파일 변형을 방지하기 위하여 스토리지노드콘택홀(73) 측벽에 스페이서 형태의 보호막(미도시)을 형성할 수 있다.
이하, 스토리지노드콘택홀(73) 아래 제1하드마스크패턴(62)을 제거함에 따라 확장된 스토리지노드콘택홀(73)의 도면부호를 '73A'로 변경하여 표기한다.
도 3g에 도시된 바와 같이, 스토리지노드콘택홀(73A)에 도전물질을 매립하여 활성영역(64)과 다이렉트콘택을 갖는 스토리지노드콘택플러그(74)를 형성한다. 스토리지노드콘택플러그(74)는 스토리지노드콘택홀(73A)에 실리콘막을 매립하여 단일막으로 형성할 수 있다. 또한, 스토리지노드콘택플러그(74)는 스토리지노드콘택홀(73A)을 일부 매립하도록 실리콘막을 형성한 다음, 실리콘막 상에 나머지 스토리지노드콘택홀(73A)을 금속성막으로 매립하여 적층막으로 형성할 수도 있다. 여기서, 실리콘막은 폴리실리콘막으로 형성하거나, 또는 선택적 에피택셜 성장법을 이용하여 에피실리콘막으로 형성할 수 있다.
상술한 본 발명의 제2실시예에 따른 반도체 장치 제조방법은 스토리지노드콘택홀(73A) 및 비트라인콘택플러그(67) 형성공정시 제1하드마스크패턴(62)을 제거하기 때문에 최초 제1하드마스크패턴(62)의 두께(H1)를 낮게 가져갈 수 있다. 이를 통해, 소자분리막(63) 형성공정시 활성영역(64)이 쓰러지는 것을 방지할 수 있다. 또한, 스토리지노드콘택홀(73A) 비트라인콘택플러그(67) 형성공정시 제1하드마스크패턴(62)을 제거하기 때문에 이들 형성공정시 랜딩플러그가 손상됨에 따른 콘택저항 증가를 원천적으로 방지할 수 있다. 또한, 스토리지노드콘택홀(73A) 형성공정시 하부에 제1하드마스크패턴(62)이 잔류하기 때문에 인접한 활성영역(64)과 스토리지노드콘택플러그(74) 사이의 쇼트를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 트렌치 36 : 게이트전극
37, 47 : 실링막 38 : 식각정지막
39 : 캡핑막 40 : 층간절연막
41, 41A : 스토리지노드콘택홀 42 : 스토리지노드콘택플러그
43, 43A : 다마신패턴 44 : 비트라인스페이서
45 : 비트라인콘택플러그 46 : 비트라인

Claims (18)

  1. 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판에 상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하는 단계;
    상기 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 스토리지노드콘택홀을 확장시키는 단계;
    확장된 상기 스토리지노드콘택플러그를 매립하는 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 다마신패턴을 형성하는 단계;
    상기 다마신패턴 양측벽에 비트라인스페이서를 형성하는 단계;
    상기 다마신패턴 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 다마신패턴을 확장시키는 단계; 및
    확장된 상기 다마신패턴을 일부 매립하도록 비트라인콘택플러그와 비트라인을 순차적으로 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 비트라인콘택플러그는 폴리실리콘막 또는 에피실리콘막으로 형성하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 기판은 셀영역과 페리영역을 갖고,
    상기 매립게이트를 셀영역에 형성하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 층간절연막을 형성하기 이전에,
    상기 페리영역에 페리게이트를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 매립게이트를 형성하는 단계는,
    상기 하드마스크패턴, 상기 활성영역 및 상기 소자분리막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면상에 게이트절연막을 형성하는 단계;
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 스토리지노드콘택홀을 확장시키기 이전에,
    상기 스토리지노드콘택홀 측벽에 보호막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.

  8. 제1항에 있어서,
    상기 스토리지노드콘택플러그는 실리콘막으로 이루어진 단일막으로 형성하거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 형성하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 실리콘막은 폴리실리콘막 또는 에피실리콘막을 포함하는 반도체 장치 제조방법.
  10. 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 이용하여 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역과 상기 소자분리막을 가로지르는 매립게이트를 형성하는 단계;
    비트라인콘택플러그 예정지역의 상기 하드마스크패턴을 제거하여 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀을 매립하는 비트라인콘택플러그를 형성하는 단계; 및
    상기 비트라인콘택플러그 상에 비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  11. 제10항에 있어서,
    상기 기판상에 상기 비트라인을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 하드마스크패턴을 노출시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀 아래 상기 하드마스크패턴을 제거하여 상기 활성영역이 노출되도록 상기 스토리지노드콘택홀을 확장시키는 단계; 및
    확장된 상기 스토리지노드콘택플러그를 매립하는 스토리지노드콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  12. 제11항에 있어서,
    상기 스토리지노드콘택홀을 확장시키기 이전에,
    상기 스토리지노드콘택홀 측벽에 보호막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  13. 제11항에 있어서,
    상기 스토리지노드콘택플러그는 실리콘막으로 이루어진 단일막으로 형성하거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 형성하는 반도체 장치 제조방법.
  14. 제13항에 있어서,
    상기 실리콘막은 폴리실리콘막 또는 에피실리콘막을 포함하는 반도체 장치 제조방법.
  15. 제10항에 있어서,
    상기 기판은 셀영역과 페리영역을 갖고,
    상기 매립게이트는 셀영역에 형성하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 비트라인을 형성함과 동시에 상기 페링영역에 페리게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  17. 제10항에 있어서,
    상기 비트라인콘택플러그는 폴리실리콘막 또는 에피실리콘막으로 형성하는 반도체 장치 제조방법.
  18. 제10항에 있어서,
    상기 매립게이트를 형성하는 단계는,
    상기 하드마스크패턴, 상기 활성영역 및 상기 소자분리막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면상에 게이트절연막을 형성하는 단계;
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
KR1020100128115A 2010-12-15 2010-12-15 매립게이트를 구비한 반도체 장치 제조방법 KR101164974B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100128115A KR101164974B1 (ko) 2010-12-15 2010-12-15 매립게이트를 구비한 반도체 장치 제조방법
US13/326,810 US8623727B2 (en) 2010-12-15 2011-12-15 Method for fabricating semiconductor device with buried gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100128115A KR101164974B1 (ko) 2010-12-15 2010-12-15 매립게이트를 구비한 반도체 장치 제조방법

Publications (2)

Publication Number Publication Date
KR20120066829A true KR20120066829A (ko) 2012-06-25
KR101164974B1 KR101164974B1 (ko) 2012-07-12

Family

ID=46234939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100128115A KR101164974B1 (ko) 2010-12-15 2010-12-15 매립게이트를 구비한 반도체 장치 제조방법

Country Status (2)

Country Link
US (1) US8623727B2 (ko)
KR (1) KR101164974B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011925A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법
KR20180131915A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102057073B1 (ko) * 2013-07-26 2019-12-18 에스케이하이닉스 주식회사 트렌치 내부에 배치되는 비트라인 구조물을 구비하는 반도체 소자, 이를 포함하는 패키지, 모듈 및 시스템
KR102188883B1 (ko) 2013-12-13 2020-12-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102212393B1 (ko) 2014-12-17 2021-02-04 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102274765B1 (ko) * 2014-12-17 2021-07-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN108538780A (zh) * 2018-04-18 2018-09-14 睿力集成电路有限公司 位线/存储节点接触栓塞和多晶硅接触薄膜的制造方法
KR20210037211A (ko) * 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124309A (ja) 2001-10-09 2003-04-25 Macronix Internatl Co Ltd 銅デュアルダマシンプロセスにおけるビア及びトレンチの製造方法
KR100643568B1 (ko) 2004-06-30 2006-11-10 주식회사 하이닉스반도체 반도체소자의 깊은 콘택홀 형성 방법
KR100680948B1 (ko) 2004-07-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 콘택 형성방법
KR100596833B1 (ko) * 2005-03-18 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20080030385A (ko) 2006-09-30 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20080060017A (ko) * 2006-12-26 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101094372B1 (ko) * 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011925A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법
KR20180131915A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11676820B2 (en) 2017-06-01 2023-06-13 SK Hynix Inc. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
KR101164974B1 (ko) 2012-07-12
US8623727B2 (en) 2014-01-07
US20120156869A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
KR101164974B1 (ko) 매립게이트를 구비한 반도체 장치 제조방법
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
KR101212260B1 (ko) 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR100834739B1 (ko) 반도체 소자 및 그 제조 방법
KR101131890B1 (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR101161741B1 (ko) 다마신비트라인을 구비한 반도체장치 제조 방법
KR20110119047A (ko) 매립 게이트를 갖는 반도체 소자의 제조 방법
KR20100092241A (ko) 반도체 소자의 제조방법.
KR101096188B1 (ko) 매립게이트 및 매립비트라인 형성 방법
KR20110016214A (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR20140137222A (ko) 반도체 장치 및 그 제조 방법
KR20130017597A (ko) 반도체장치 제조 방법
KR101156060B1 (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR20120122640A (ko) 반도체장치 제조방법
TWI394230B (zh) 半導體元件之製作方法
KR100832018B1 (ko) 반도체 소자 및 그 제조 방법
KR100705212B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100945225B1 (ko) 반도체소자 제조 방법
KR101116286B1 (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
KR100917639B1 (ko) 반도체 소자 제조 방법
KR20060104033A (ko) 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법
TWI463601B (zh) 接觸孔插塞的製造方法
KR20120030730A (ko) 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR101183627B1 (ko) 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR20080098213A (ko) 오픈불량 및 펀치 방지를 위한 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee