KR20180131915A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 전기적 특성이 우수한 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술의 반도체장치 제조 방법은 기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 기판 상부에 복수의 비트라인을 형성하는 단계; 상기 비트라인들 사이에 상기 비트라인들과 평행하며 적어도 상기 활성영역을 노출시키는 라인형 오프닝을 형성하는 단계; 상기 노출된 활성영역을 식각하여 리세스를 형성하는 단계; 상기 리세스 내에 상기 활성영역과 접촉하는 플러그패드를 형성하기 위해, 선택적에피택셜성장을 수행하는 단계; 상기 플러그패드 상에 상기 플러그패드에 랜딩되는 콘택홀이 정의된 플러그분리구조물을 형성하는 단계; 및 상기 콘택홀에 콘택플러그를 채우는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 콘택플러그를 포함하는 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 높아지고 크기가 축소되면서, 콘택 플러그의 크기가 축소된다. 콘택플러그의 미세화에 수반하여, 콘택홀의 종횡비가 증가하고 있다.
그러나, 고종횡비의 콘택홀을 형성하기 위한 식각 공정시, 미스얼라인(mis-align), 콘택홀 낫오픈(contact hole not open) 등이 발생하고 있다.
이와 같이 고종횡비 콘택홀의 불량에 의해 반도체장치의 전기적특성이 저하되고, 콘택플러그를 제조하기 위한 공정이 어려워진다.
본 발명의 실시예들은, 전기적 특성이 우수한 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 반도체기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 기판 상부에 상기 소자분리층과 활성영역을 노출시키는 라인형 오프닝이 정의된 제1절연구조물을 형성하는 단계; 상기 노출된 활성영역 상에 선택적에피택셜성장에 의해 플러그패드를 형성하는 단계; 상기 플러그패드 상에 상기 플러그패드에 랜딩되는 콘택홀이 정의된 제2절연구조물을 형성하는 단계; 및 상기 콘택홀에 콘택플러그를 채우는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 기판 상부에 복수의 비트라인을 형성하는 단계; 상기 비트라인들 사이에 상기 비트라인들과 평행하며 적어도 상기 활성영역을 노출시키는 라인형 오프닝을 형성하는 단계; 상기 노출된 활성영역을 식각하여 리세스를 형성하는 단계; 상기 리세스 내에 상기 활성영역과 접촉하는 플러그패드를 형성하기 위해, 선택적에피택셜성장을 수행하는 단계; 상기 플러그패드 상에 상기 플러그패드에 랜딩되는 콘택홀이 정의된 플러그분리구조물을 형성하는 단계; 및 상기 콘택홀에 콘택플러그를 채우는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는, 활성영역과 소자분리층을 포함하는 반도체기판; 상기 반도체기판 상에 형성된 복수의 비트라인; 상기 비트라인들 사이에 형성되며 상기 활성영역과 소자분리층을 노출시키는 리세스를 포함하는 라인형 오프닝; 상기 리세스 내에 형성되며, 상기 활성영역과 접촉하는 플러그패드; 상기 라인형 오프닝 내에 형성되어 상기 플러그패드를 노출시키되, 상기 플러그패드의 상부 표면적보다 작은 랜딩면적을 갖는 콘택홀을 정의하는 플러그분리구조물; 및 상기 콘택홀 내에 형성된 콘택플러그를 포함할 수 있다.
본 기술은 콘택플러그 형성 전에 SEG(selective epitaxial growth) 공정에 의한 플러그패드를 적용하므로써 고종횡비 콘택홀을 용이하게 형성할 수 있다.
본 기술은 SEG에 의한 플러그패드를 형성하므로써, 플러그패드와 활성영역의 접촉면적을 증가시켜 콘택저항을 감소시킬 수 있다.
본 기술은 플러그패드를 미리 형성하므로써 콘택홀의 오버레이 마진을 개선할 수 있다.
결국, 본 기술은 반도체장치의 전기적 특성을 향상시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 1b 는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a는 제2실시예에 따른 반도체장치의 평면도이다.
도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 3c는 도 3a의 B-B'선에 따른 단면도이다.
도 3d는 도 3a의 C-C'선에 따른 단면도이다.
도 3e는 플러그패드 및 콘택플러그간의 오버레이를 도시한 상세도이다.
도 4a 내지 도 4q는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다.
도 5a 내지 도 5q는 도 4a 내지 도 4p의 A-A' 및 B-B'에 따른 단면도이다.
도 6은 플러그패드의 패싯을 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 높은 종횡비 패턴(High aspect ratio pattern)은 오프닝, 콘택홀, 트렌치, 소스/드레인리세스 등을 포함할 수 있다. 높은 종횡비는 폭 대 높이 비율(a hight to width ratio)이 1:1보다 클 수 있다. 높은 종횡비 패턴 내에 콘택플러그가 채워질 수 있다. 높은 종횡비 패턴의 하부는 플러그패드로 채워질 수 있다. 즉, 플러그패드 상에 콘택플러그가 형성될 수 있다. 플러그패드는 콘택패드 또는 랜딩패드라고 지칭할 수도 있다.
플러그패드는 콘택홀 형성 이전에, 바텀-업 성장 공정에 의한 에피택셜층에 의해 채워질 수 있다. 바텀-업 성장 공정은 선택적에피택셜성장(SEG)을 포함할 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다. 도 1b 는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도이다. 도 1c는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체장치(100)는 콘택구조물(120)을 포함할 수 있다.
기판(101) 상에 제1절연층(110) 및 제2절연층(115)이 형성될 수 있다. 제1절연층(110)과 제2절연층(115)은 높은 종횡비 패턴, 즉 콘택홀(116)을 제공할 수 있다. 콘택홀(116) 아래의 기판(101) 내에 리세스(112)가 형성될 수 있다. 리세스(112) 내에 플러그패드(113)가 형성될 수 있다. 콘택홀(116) 내에 콘택플러그(117)가 형성될 수 있다. 콘택구조물(120)은 플러그패드(113) 및 콘택플러그(117)를 포함할 수 있다. 플러그패드(113)는 기판(101)의 활성영역(103)에 접촉하고, 콘택플러그(117)는 플러그패드(113) 상에 형성될 수 있다.
기판(101)은 반도체 프로세싱(semiconductor processing)을 위한 적절한 물질(suitable materials)을 포함할 수 있다. 기판(101)은 반도체기판(Semiconductor substrate)을 포함할 수 있다. 예컨대, 기판(101)은 실리콘기판, 실리콘저마늄(SiGe) 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(101)은 소자분리층(102)에 의해 복수의 활성영역(103)이 정의되어 있을 수 있다.
제1절연층(110) 및 제2절연층(115)은 산화물, 질화물, 저유전물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1절연층(110) 및 제2절연층(115)은 SiO2, TEOS, PSG, BPSG, BSG, SOD, Si3N4 또는 이들의 조합을 포함할 수 있다. 제1절연층(110)은 싱글층(single layer) 또는 다층(multiple layers)일 수 있다. 제2절연층(115)은 제1절연층(110) 사이에 복수개가 위치할 수 있다. 제2절연층(115) 사이에 콘택홀(116)이 정의될 수 있다.
제1절연층(110)의 양측벽에 제1스페이서(111)가 형성될 수 있다. 제1스페이서(111)의 측벽에 제2스페이서(114)가 형성될 수 있다. 제1스페이서(111) 및 제2스페이서(114)는 동일 물질일 수 있다. 예를 들어, 제1스페이서(111) 및 제2스페이서(114)는 각각 실리콘질화물로 형성될 수 있다. 제1절연층(111)은 반도체구조물(도시 생략)을 커버링하는 구조일 수 있다. 반도체구조물은 트랜지스터의 게이트전극을 포함할 수 있다. 제1절연층(110)은 어느 한 방향(Y방향)으로 연장되는 라인 형상일 수 있다. 제1절연층(110) 및 제1스페이서(111)을 통틀어 '제1절연구조물'이라고 지칭할 수 있다. 제1절연층(110) 및 제1스페이서(111)에 의해 라인형 오프닝(112L)이 정의될 수 있다. 제1절연층(110), 제1스페이서(111) 및 라인형 오프닝(112L)은 어느 한 방향(Y방향)으로 연장될 수 있다. 제1절연층(115) 및 제2스페이서(114)을 통틀어 '제2절연구조물'이라고 지칭할 수 있다. 라인형오프닝(112L)의 측벽에 제2스페이서(114)가 형성될 수 있다. 제2스페이서(114)가 형성된 라인형 오프닝(112L) 내에 제2절연층(115)이 형성될 수 있다.
제2스페이서(114)의 하단부는 리세스(112)의 측벽까지 연장될 수 있다. 제2스페이서(114)의 하단부는 플러그패드(113)의 상부 표면과 접촉할 수 있다. 제1스페이서(111)는 플러그패드(113)와 접촉하지 않을 수 있다. 제1스페이서(111)와 제2스페이서(114)는 라인 형상일 수 있다. 제1스페이서(111)와 제2스페이서(114)는 제1절연층(110)의 측벽에 평행할 수 있다.
리세스(112)는 라인형 오프닝(112L)의 하부영역을 지칭할 수 있다. 리세스(112)의 저면은 기판(101)의 상부 표면보다 낮은 레벨일 수 있다. 콘택홀(116)은 라인형 오프닝(112L) 및 리세스(112)의 선폭보다 작을 수 있다. 복수의 콘택홀(116)은 활성영역(103)을 각각 노출시키도록 독립적으로 형성될 수 있다. 탑뷰로 볼 때, 콘택홀(116)은 사각형 형상일 수 있다. 콘택홀(116)은 제2스페이서(114) 및 제2절연층(115)의 측벽에 자기정렬적으로 형성될 수 있다.
라인형 오프닝(112L)의 저면, 즉 리세스(112)는 기판(101) 내로 확장될 수 있다. 리세스(112) 내에 플러그패드(113)가 채워질 수 있다. 플러그패드(113)는 리세스(112)를 부분적으로 채울 수 있다.
플러그패드(113)는 바텀-업 성장 공정(bottom-up growth porcess)에 의해 형성될 수 있다. 바텀-업 성장 공정은 에피택셜성장공정(epitaxial growth process)을 포함할 수 있다. 에피택셜성장 공정은 선택적에피택셜성장(selective epitaxial growth)을 포함할 수 있다. 플러그패드(113)는 실리콘함유에피택셜층(silicon-containing epitaxial layer)을 포함할 수 있다. 예컨대, 플러그패드(113)는 실리콘에피택셜층(Si epitaxial layer)을 포함할 수 있다. 플러그패드(113)가 선택적에피택셜성장(SEG)에 의해 형성될 수 있으므로, 플러그패드(113)는 SEG Si를 포함할 수 있다.
플러그패드(113)는 도펀트(dopant)를 포함할 수 있다. 따라서, 플러그패드(113)는 도프드 에피택셜층(doped epitaxial layer)일 수 있다. 도펀트는 N형 도펀트를 포함할 수 있다. N형 도펀트는 인(phosporus), 비소(arsenic), 안티몬(antimony) 또는 이들의 조합을 포함할 수 있다. 플러그패드(113)는 선택적에피택셜성장에 의한 인이 도핑된 실리콘에피택셜층, 즉 SEG SiP을 포함할 수 있다. 플러그패드(113)는 저농도 SEG SiP(lightly doped SEG SiP), 고농도 SEG SiP(heavily doped SEG SiP) 또는 이들의 조합을 포함할 수 있다. 여기서, 저농도 SEG SiP 및 고농도 SEG SiP에서, 저농도 및 고농도는 각각 인의 농도를 지칭할 수 있다.
다른 실시예에서, 플러그패드(113)는 N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다.
플러그패드(113) 상에 콘택플러그(117)가 형성될 수 있다. 콘택플러그(117)는 콘택홀(116)을 채울 수 있다. 콘택홀(116)의 저면은 플러그패드(113) 내로 확장될 수 있다. 즉, 콘택홀(116)의 저면은 플러그패드(113) 내로 확장된 리세스드 바닥면을 포함할 수 있다. 이에 따라, 플러그패드(113)와 콘택플러그(117)의 접촉면적을 증가시킬 수 있다. 콘택플러그(117)는 실리콘함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다.
플러그패드(113)는 리세스(112)를 채울 수 있고, 콘택플러그(117)는 콘택홀(116)을 채울 수 있다. 플러그패드(113)는 콘택플러그(117)보다 높이가 낮을 수 있다.
플러그패드(113)는 측면확장부(113L)를 포함할 수 있다. 측면확장부(113L)는 소자분리층(102)과 오버랩(OL)될 수 있다. 이에 따라, 플러그패드(113)는 제1방향(Y)의 선폭(D1)보다 제2방향(X)의 선폭(D2)이 더 작을 수 있다. 이에 따라, 콘택플러그(117)의 랜딩 면적을 충분히 확보할 수 있다.
이와 같은 플러그패드(113)의 측면확장부(113L)에 의해 콘택플러그(117)와의 오버레이 마진을 확보할 수 있다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(101)이 준비될 수 있다. 기판(101)은 소자분리층(102) 및 활성영역(103)을 포함할 수 있다. 도시하지 않았으나, 활성영역(103)의 표면에는 불순물영역들이 형성될 수 있다. 불순물영역들은 트랜지스터의 소스/드레인영역일 수 있다. 소자분리층(102)에 의해 복수의 활성영역(103)이 정의될 수 있다.
기판(101) 상에 복수의 제1절연층(110)이 형성될 수 있다. 제1절연층(110)은 실리콘질화물을 포함할 수 있다. 탑뷰로 볼 때, 제1절연층(110)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 라인 형상의 제1절연층(110)을 형성하기 위해, 제1절연물질을 증착한 후 포토리소그래피 공정 및 식각공정에 의해 제1절연물질을 식각할 수 있다. 도시되지 않았으나, 기판(101) 상에는 제1절연층(110)으로 캡핑된 반도체물질이 형성되어 있을 수 있다.
제1절연층(110)의 양측벽에 제1스페이서(111)가 형성될 수 있다. 제1스페이서(111)는 제1절연층(110)의 측벽에 평행하는 라인 형상일 수 있다. 제1스페이서(111)는 실리콘질화물을 포함할 수 있다.
제1스페이서(111) 및 제1절연층(110)에 의해 라인형 오프닝(112L')이 정의될 수 있다. 라인형 오프닝(112L') 아래에 기판(101)의 표면이 노출될 수 있다. 라인형 오프닝(112L')에 의해 활성영역(103) 및 소자분리층(102)이 동시에 노출될 수 있다.
도 2b에 도시된 바와 같이, 기판(101) 내에 리세스(112)가 형성될 수 있다. 리세스(112)는 형성하기 위해, 제1절연층(110) 및 제1스페이서(111)를 식각장벽으로 하여 기판(101)의 표면을 식각할 수 있다. 탑뷰로 볼 때, 리세스(112)는 라인형 오프닝(112L')과 동일하게 라인 형상을 가질 수 있다.
이와 같이, 리세스(112)를 형성하므로써 라인형 오프닝(112L)이 형성될 수 있다. 즉, 라인형 오프닝(112L)의 저부는 리세스(112)로 정의될 수 있고, 리세스(112)에 의해 라인형 오프닝(112L)의 저부가 기판(101) 내부로 확장될 수 있다.
라인형 오프닝(112L)은 제1종횡비(AR1)를 가질 수 있다. 제1종횡비(AR1)는 적어도 1:10 이상의 고종횡비일 수 있다. 종횡비는 폭(W) 대 높이(H)의 비율을 지칭할 수 있다. 라인형 오프닝(112L)은 제1폭(W1) 및 제1높이(H1)를 가질 수 있다.
도 2c에 도시된 바와 같이, 리세스(112) 내에 플러그패드(113)가 형성될 수 있다. 플러그패드(113)는 리세스(112)를 부분적으로 채울 수 있다. 플러그패드(113)는 바텀-업 성장 공정에 의해 형성될 수 있다. 플러그패드(113)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 플러그패드(113)는 기판(101)을 시드(Seed)로 하여 성장될 수 있다. 플러그패드(113)는 실리콘함유물질을 포함할 수 있다. 플러그패드(113)는 에피택셜층일 수 있다. 플러그패드(113)는 실리콘함유 에피택셜층일 수 있다. 플러그패드(113)는 SEG Si, SEG SiGe 또는 SEG SiC를 포함할 수 있다. 다른 실시예에서, 플러그패드(113)는 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC을 포함할 수 있다. 예컨대, 플러그패드(113)는 SEG SiP를 포함할 수 있다.
플러그패드(113)의 상부 표면은 기판(101)의 상부 표면보다 낮은 레벨일 수 있다.
위와 같이, 플러그패드(113)를 형성하기 위해, 선택적에피택셜성장을 수행하므로, 공정을 단순화시킬 수 있다. 또한, 리세스(112)의 내부를 보이드없이 플러그패드(113)로 채울 수 있다.
플러그패드(113)는 측면확장부(113L)를 포함할 수 있다. 측면확장부(113L)는 소자분리층(102)와 오버랩되는 측면성장두께를 가질 수 있다.
도 2d에 도시된 바와 같이, 제2스페이서(114)가 형성될 수 있다. 제2스페이서(114)는 플러그패드(113)를 커버링할 수 있다. 제2스페이서(114)는 제1스페이서(111)를 커버링할 수 있다. 제2스페이서(114)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1스페이서(111)와 제2스페이서(114)는 동일 물질로 형성될 수 있다. 제2스페이서(114)는 제1스페이서(111)보다 두꺼울 수 있다.
도 2e에 도시된 바와 같이, 제2절연층(115A)이 형성될 수 있다. 제2절연층(115A)은 제2스페이서(114) 상에서 라인형 오프닝(120L)을 채울 수 있다.
제2절연층(115A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 후속하여 제2절연층(115A)은 제1절연층(110)의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 제1절연층(110) 사이에 제2절연층(115A)이 위치할 수 있다. 탑뷰로 볼 때, 제2절연층(115A)은 제1절연층(110)과 평행할 수 있다.
도 2f에 도시된 바와 같이, 콘택홀(116)이 형성될 수 있다. 콘택홀(116)을 형성하기 위해, 제2절연층(115A)의 일부가 선택적으로 제거될 수 있다. 따라서, 콘택홀(116)은 잔류하는 제2절연층(115) 사이에 위치할 수 있다. 콘택홀(116)은 평면상으로 볼 때, 사각형 형상일 수 있다. 콘택홀(116)은 제2스페이서(114) 및 제2절연층(115)에 자기정렬적으로 형성될 수 있다.
콘택홀(116) 아래에 제2스페이서(114)의 일부가 노출될 수 있다. 후속하여, 콘택홀(116)의 바텀부를 확장시킬 수 있다. 즉, 콘택홀(116) 아래의 제2스페이서(114)를 식각할 수 있다. 이에 따라, 콘택홀(116)의 저면에 플러그패드(113)가 노출될 수 있다. 제2스페이서(114) 식각시에 플러그패드(113)의 상부 표면이 일정 깊이 리세스될 수 있다.
콘택홀(116)은 제2종횡비(AR2)를 가질 수 있다. 콘택홀(116)은 제2폭(W2) 및 제2높이(H2)를 가질 수 있다. 제2종횡비(AR2)는 라인형 오프닝(120L)의 제1종횡비(AR1)보다 작을 수 있다. 콘택홀(116)은 플러그패드(113)에 의해 제1종횡비(AR1)보다 작은 제2종횡비(AR2)를 가질 수 있다. 플러그패드(113)의 측면확장부(113L)에 의해, 콘택홀(116)의 랜딩 면적을 충분히 확보할 수 있다.
도 2g에 도시된 바와 같이, 콘택홀(116) 내에 콘택플러그(117)가 채워질 수 있다. 콘택플러그(117)는 플러그패드(113)와 접촉할 수 있다. 콘택플러그(117)는 실리콘함유물질, 금속물질 또는 이들의 적층일 수 있다.
상술한 바와 같이, 제1실시예는 콘택홀(116) 형성 이전에 플러그패드(113)를 형성하므로써, 콘택홀(116)의 종횡비를 감소시킬 수 있다. 이에 따라, 보이드없이(void-free) 콘택홀(116)을 콘택플러그(117)로 채울 수 있다. 아울러, 콘택홀(116)의 낫오픈(Not-open)을 방지할 수 있다.
또한, 콘택홀(116) 형성 이전에 플러그패드(113)를 형성하므로써, 콘택홀(116)의 오버레이 마진을 확보할 수 있다.
도 3a 내지 도 3e는 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에 대해 설명한다. 도 3a는 제2실시예에 따른 반도체장치의 평면도이다. 도 3b는 도 3a의 A-A'선에 따른 단면도이다. 도 3c는 도 3a의 B-B'선에 따른 단면도이다. 도 3d는 도 3a의 C-C'선에 따른 단면도이다. 도 3e는 플러그패드 및 콘택플러그간의 오버레이를 도시한 상세도이다.
반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(206)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202I)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(204)가 형성될 수 있다. 게이트트렌치(204)의 표면 상에 게이트절연층(205)이 형성된다. 게이트절연층(205) 상에 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206)이 형성될 수 있다. 매립워드라인(206) 상에 게이트캡핑층(Sealing layer, 207)이 형성될 수 있다. 게이트캡핑층(207)은 기판(201)의 표면과 동일한 높이를 가질 수 있다. 매립워드라인(206)은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(206)은 저저항 금속물질일 수 있다. 매립워드라인(206)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(206)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(201)에 제1 및 제2불순물영역(208, 209)이 형성될 수 있다. 제1 및 제2불순물영역(208, 209)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(208, 209)은 게이트트렌치(204)에 의해 서로 이격될 수 있다. 이로써, 매립워드라인(206), 제1 및 제2불순물영역(208, 209)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(206)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(210)가 형성될 수 있다. 비트라인콘택플러그(210)는 제1불순물영역(208)에 접속될 수 있다. 비트라인콘택플러그(210)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(212)에 형성될 수 있다. 하드마스크층(212)은 기판(201) 상에 형성될 수 있다. 비트라인콘택홀(211)은 제1불순물영역(208)을 노출시킬 수 있다. 비트라인콘택플러그(210)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(210)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(210)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(210) 양측에 각각 갭(Gap; G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(210)의 양측에 독립적으로 형성된다. 결국, 비트라인콘택홀(211) 내에는 하나의 비트라인콘택플러그(210)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(210)에 의해 분리될 수 있다. 비트라인콘택플러그(210)와 콘택플러그(218) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(210) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인(213)과 비트라인(213) 상의 비트라인하드마스크층(214)을 포함한다. 비트라인구조물(BL)은 매립워드라인(206)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(213)의 일부는 비트라인콘택플러그(210)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(210)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(210)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(213)은 금속물질을 포함할 수 있다. 비트라인하드마스크층(214)은 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 비트라인스페이서(215)가 형성될 수 있다. 비트라인스페이서(215)의 바텀부는 비트라인콘택플러그(210) 양측의 갭(G)에 채워질 수 있다. 비트라인스페이서(215)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 비트라인스페이서(215)는 NON(Nitride-Oxide-Nitride) 구조를 포함할 수 있다. 다른 실시예에서, 비트라인스페이서(215)는 에어갭을 포함할 수 있다. 예를 들어, NAN(Nitride-Air gap-Nitride) 구조를 포함할 수 있다.
비트라인스페이서(215)의 측벽에 제1스페이서(216)가 형성될 수 있다. 제1스페이서(216)의 측벽에 제2스페이서(217)가 형성될 수 있다.
이웃하는 비트라인구조물(BL) 사이에 콘택플러그(218)가 형성될 수 있다. 콘택플러그(218)는 스토리지노드콘택홀(219)에 형성될 수 있다. 스토리지노드콘택홀(219)은 고종횡비를 가질 수 있다. 콘택플러그(218)는 제2불순물영역(209)에 접속될 수 있다. 콘택플러그(218)는 제1플러그(220)와 제2플러그(221)를 포함할 수 있다. 콘택플러그(218)는 제1플러그(220)와 제2플러그(221) 사이의 오믹콘택층(222), 오믹콘택층(222)와 제1플러그(220) 사이의 계면도핑층(223)을 더 포함할 수 있다. 비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 콘택플러그(218) 사이에 플러그분리층(224)이 형성될 수 있다. 플러그분리층(224)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(212)과 함께 스토리지노드콘택홀(219)을 제공할 수 있다.
콘택플러그(218) 아래에는 플러그패드(225)가 형성될 수 있다. 플러그패드(225)는 콘택플러그(218)와 제2불순물영역(209)을 상호 접속시킨다. 플러그패드(225)는 선택적에피택셜성장에 의해 형성될 수 있다. 플러그패드(225)는 도 1a 내지 도 1c의 플러그패드(113)와 동일할 수 있다.
플러그패드(225)는 리세스(226)를 채울 수 있다. 리세스(226)는 스토리지노드콘택홀(219) 아래에 형성될 수 있다. 리세스(226)는 기판(201) 내부로 연장될 수 있다. 리세스(226)의 저면은 기판(201)의 상부 표면보다 낮은 레벨일 수 있다. 리세스(226)의 저면은 비트라인콘택플러그(210)의 저면보다 높은 레벨일 수 있다. 리세스(226)는 라인형 오프닝(226L)의 저부로 정의될 수 있다. 라인형 오프닝(226L)은 비트라인구조물 사이에 정의되는 라인 형상의 오프닝일 수 있다. 라인형 오프닝(226L)은 비트라인구조물, 비트라인스페이서(215) 및 제1스페이서(216)에 의해 선폭이 제어될 수 있다. 스토리지노드콘택홀(219)은 라인형 오프닝(226L)보다 작은 선폭을 가질 수 있다. 라인형 오프닝(226L)의 측벽에 제2스페이서(217)가 형성될 수 있다. 제2스페이서(217)의 하단부는 플러그패드(225)의 상부 표면과 접촉하도록 연장될 수 있다. 스토리지노드콘택홀(219)은 제2스페이서(217)에 의해 라인형 오프닝(226L)보다 선폭이 작아질 수 있다. 스토리지노드콘택홀(219)은 제2스페이서(217) 및 플러그분리층(224)에 의해 그 크기가 제어될 수 있다. 스토리지노드콘택홀(219)의 선폭은 플러그패드(225)보다 작을 수 있다. 이로써, 스토리지노드콘택홀(219)은 플러그패드(225)의 표면 위로 랜딩될 수 있다.
도 3e를 참조하면, 플러그패드(225)는 플러그패드중심부(225C) 및 플러그패드측면확장부(225L)을 포함할 수 있다. 플러그패드중심부(225C)는 활성영역(203) 상부에 형성되는 부분이고, 플러그패드측면확장부(225L)는 플러그패드중심부(225C)로부터 측면방향으로 성장된 부분일 수 있다. 플러그패드측면확장부(225L)에 의해 콘택플러그(218)과 플러그패드(225)간의 오버레이 마진을 확보할 수 있다.
도시하지 않았으나, 콘택플러그(218) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 스토리지노드는 콘택플러그(218)에 접속될 수 있다. 콘택플러그(218)는 '스토리지노드콘택플러그'라고 지칭될 수 있다.
다른 실시예에서, 콘택플러그(218) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.
도 4a 내지 도 4q는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다. 도 5a 내지 도 5q는 도 4a 내지 도 4p의 A-A' 및 B-B'에 따른 단면도이다.
DRAM에서는 메모리셀이 형성되는 셀영역 이외에, 일반적으로 메모리셀로의 데이터의 입출력을 제어하는 주변회로영역이 배치될 수 있다. 셀영역과 주변회로영역에 복수의 요소들이 형성될 때, 일부 요소들은 동시에(concurrently), 즉 머지(merge)되어 형성될 수 있다.
도 4a 및 도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
도 4b 및 도 5b에 도시된 바와 같이,다음으로, 기판(11) 내에 매립게이트구조물이 형성될 수 있다. 매립게이트구조물은 매립워드라인구조물이라고 지칭될 수 있다. 매립게이트구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 게이트전극(17), 게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립게이트구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)는 분리트렌치보다 얕게 형성될 수 있다. 즉, 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 후속 매립게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(15)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다.
도시하지 않았으나, 게이트트렌치(15) 형성 이후에, 핀영역이 형성될 수 있다. 핀영역은 소자분리층(12)의 일부를 리세스시켜 형성할 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 게이트전극(17)이 형성될 수 있다. 게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백공정으로 수행하거나 또는 CMP 공정 및 에치백공정을 순차적으로 수행할 수 있다. 게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 게이트전극(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 게이트전극(17)이라고 지칭할 수 있다.
다음으로, 게이트전극(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 게이트전극(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
상술한 바와 같은 매립게이트구조물 형성 이후에, 제1불순물영역(19)과 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제2불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
게이트전극(17), 제1불순물영역(19) 및 제2불순물영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 제1콘택홀(21)이 형성될 수 있다. 제1콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 제1콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 제1콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 제1콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 제1콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 제1콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다. 제1콘택홀(21)은 '비트라인콘택홀'이라고 지칭될 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 예비 플러그(22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 제1콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 4e 및 도 5e에 도시된 바와 같이, 도전층(23A)과 하드마스크물질층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 도전층(23A)과 하드마스크물질층(24A)을 순차적으로 적층할 수 있다. 도전층(23A)은 금속함유물질을 포함한다. 도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 하드마스크물질층(24A)은 도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 하드마스크물질층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 하드마스크물질층(24A)은 실리콘질화물로 형성된다.
하드마스크물질층(24A) 상에 비트라인마스크층(25)이 형성될 수 있다. 비트라인마스크층(25)은 감광막패턴을 포함할 수 있다. 비트라인마스크층(25)은 SPT, DPT와 같은 패터닝방법에 의해 형성될 수 있다. 탑뷰로 볼 때, 비트라인마스크층(25)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 비트라인마스크층(25)은 도전층(23A) 및 하드마스크물질층(24A)에 대해 식각선택비를 갖는 물질로 형성될 수도 있다.
도 4f 및 도 5f에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성된다. 비트라인(23)과 비트라인콘택플러그(22)는 동시에 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(25)을 이용한 식각공정에 의해 형성될 수 있다.
비트라인마스크층(25)를 식각장벽으로 하여 하드마스크물질층(24A) 및 도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크층(24)을 포함하는 비트라인구조물이 형성될 수 있다. 비트라인(23)은 도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크층(24)은 하드마스크물질층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 제1콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 제1콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22) 주변에 갭(G)이 형성될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 제1콘택홀(21) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(22)가 제1콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수 있다.
비트라인마스크층(25)이 제거될 수 있다.
도 4g 및 도 5g에 도시된 바와 같이, 비트라인스페이서(26)가 형성될 수 있다. 비트라인스페이서(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 위치할 수 있다. 비트라인스페이서(26)는 비트라인(23)의 양측벽을 따라 평행하게 연장되는 라인 형상일 수 있다. 비트라인스페이서(26)의 하단부는 비트라인콘택플러그(22)의 양측벽을 커버링하면서 갭(G)을 채울 수 있다. 비트라인스페이서(26)를 형성하기 위해, 제1스페이서물질(도면부호 생략)의 증착 및 에치백 공정이 수행될 수 있다. 비트라인스페이서(26)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
도 4h 및 도 5h에 도시된 바와 같이, 제1스페이서(27)가 형성될 수 있다. 제1스페이서(27)를 형성하기 위해, 제2스페이서물질(도면부호 생략)의 증착 및 에치백 공정이 수행될 수 있다. 제1스페이서(27)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 비트라인스페이서(26)와 제1스페이서(27)는 동일 물질로 형성될 수 있다.
제1스페이서(27)를 형성한 후에, 이웃하는 비트라인(23) 사이에 라인형 오프닝(28L)이 정의될 수 있다. 라인형 오프닝(28L)은 비트라인(23)에 평행할 수 있다.
도 4i 및 도 5i에 도시된 바와 같이, 제1스페이서(27)에 자기정렬되도록 하부물질들을 식각한다. 이에 따라, 라인형 오프닝(28L) 아래에 리세스(28)가 형성될 수 있다. 리세스(28)를 형성하기 위해, 비트라인스페이서(26)의 하단부, 소자분리층(12) 및 제2불순물영역(20)이 일정 깊이 식각될 수 있다. 리세스(28)는 기판(11) 내부로 확장될 수 있다. 리세스(28)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스(28)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다.
리세스(28)는 라인형 오프닝(28L)과 동일하게, 어느 한 방향으로 연장되는 라인 형상일 수 있다. 탑뷰로 볼 때, 리세스(28)에 의해, 이웃하는 활성영역(13)의 제2불순물영역(20)들이 동시에 노출될 수 있다. 또한, 리세스(28)에 의해 활성영역(13) 사이의 소자분리층(12)도 노출될 수 있다.
도 4j 및 도 5j에 도시된 바와 같이, 리세스(28)를 부분적으로 채우는 플러그패드(29)가 형성될 수 있다. 플러그패드(29)는 바텀-업 성장 공정에 의해 형성될 수 있다. 플러그패드(29)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 플러그패드(29)는 제2불순물영역(20)을 시드(Seed)로 하여 성장될 수 있다. 플러그패드(29)는 실리콘함유물질을 포함할 수 있다. 플러그패드(29)는 에피택셜층일 수 잇다. 플러그패드(29)는 실리콘함유 에피택셜층일 수 있다. 플러그패드(29)는 SEG Si, SEG SiGe 또는 SEG SiC를 포함할 수 있다. 다른 실시예에서, 플러그패드(29)는 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC을 포함할 수 있다. 예컨대, 플러그패드(29)는 SEG SiP를 포함할 수 있다. 플러그패드(29)는 실리콘소스가스 및 첨가가스를 이용하여 형성할 수 있다. 실리콘소스가스는 실레인(SiH4), 디클로로실레인(SiH2Cl2, DCS) 또는 이들의 혼합을 포함할 수 있다. 첨가가스는 HCl을 포함할 수 있다.
플러그패드(29)의 상부 표면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다.
위와 같이, 플러그패드(29)를 형성하기 위해, 선택적에피택셜성장을 수행하므로, 공정을 단순화시킬 수 있다. 또한, 리세스(28)의 내부를 보이드없이 플러그패드(29)로 채울 수 있다.
플러그패드(29)는 활성영역(13) 상에서 성장되는 중심부(Center portion, 29C) 및 중심부(29C)로부터 측면성장된 측면확장부(29L)를 포함할 수 있다. 중심부(29C)는 활성영역(13) 상에 형성되는 부분이라고 지칭할 수 있다. 측면확장부(29L)는 소자분리층(12) 및 게이트캡핑층(18) 상부로 측면확장되는 부분이라고 지칭할 수 있다.
플러그패드(29)의 측면확장부(laterally extension portion; 29L)는 후속 콘택홀(35) 형성시 오픈마진을 개선할 수 있다. 따라서, 플러그패드(29) 형성시 선택적 성장이 중요하다. 또한, 측면확장부(29L)의 측면성장(lateral growth)의 양을 제어할 필요가 있다.
만약 선택적 성장의 선택비(Selectivity)가 부족하면, 후속 제2스페이서(30) 형성시 블랭킷증착(blanket deposition)이 발생하여 플러그 막힘이나 브릿지(bridge) 등을 초래할 수 있다. 또한, 플러그패드(29)의 형성 시점이 플러그분리층(34) 형성전이므로, 만약 측면 과도성장(laterally overgrowth)이 일어나거나 리세스(28) 및 라인형 오프닝(28L) 전체가 플러그패드(29)로 채워지는 경우, 라인형 오프닝(28L)의 연장 방향으로 이웃하는 플러그패드(29)간의 숏트 현상이 발생할 수 있다.
이와 같이, 선택비와 측면성장을 제어하기 위해서, 실리콘소스(Si source)의 다변화(SiH4, DCS, SiH4+DCS 혼합), HCl 유량 조절 및 증착온도 조절의 조합을 통해 적합한 조건을 찾아야 한다.
선택비를 확보하기 위한 일예로서, HCl 유량을 증가시키고, DCS(dichlorosilane) 소스가스를 사용할 수 있다. 하지만, 우수한 선택비(good selectivity)는 성장속도(growth rate)의 저하를 초래하므로, 생산성이 낮아진다. 이를 해결하기 위해서, 1) DCS와 SiH4의 혼합가스(mixing gas)를 실리콘소스가스로 사용하는 방법 또는 2) 성장온도를 상향시키는 방법을 적용해야 한다.
SEG에 의한 플러그패드(29)는 플러그분리층(도 5m의 34) 형성 전에 진행하기 때문에 측면성장제어가 매우 중요하다. 측면성장 제어는 이웃하는 셀간 측면성장량(lateral growth amount)에 대한 균일도(uniformity)를 의미한다. 동일한 양의 측면성장두께를 가지는 플러그패드(29)의 형성을 위해 본 실시예에서는 다음과 같은 방법을 적용할 수 있다.
첫번째, 플러그패드(29) 형성 이후에, 수소 분위기의 인시튜 어닐(in-situ anneal under H2 ambient)을 수행할 수 있다. 수소분위기의 인시튜 어닐에 의해 실리콘마이그레이션(Si migration)이 발생할 수 있다. 실리콘마이그레이션은 모든 플러그패드(29)를 가장 낮은 에너지 상태(lowest energy state)로 유도하여 측면치수균일도(lateral dimension unifromity)에 도움을 준다.
두번째, 플러그패드(29)의 성장조건 최적화를 통해 패싯(facet)을 강제적으로 형성하는 것이다.
도 6은 플러그패드(29)의 패싯(29F)을 도시한 도면이다. 에피택시의 패싯은 성장플레인(growth plane) 간의 성장속도(growth rate) 차이에 의해 발생하며, 정해진 각도로 일어나 측면치수균일도(lateral dimension uniformity)가 크게 개선된다. 성장 온도 하향, HCl 과다 주입 및 DCS+SiH4 혼합가스를 적용하면, 성장플레인간의 성장속도 차이가 심화되어 도 6과 같이 패싯(29F)을 갖는 플러그패드(29)를 형성할 수 있다.
상술한 바와 같은 선택비 및 측면성장 제어를 통해, 플러그패드(29)의 측면치수를 제어할 수 있다. 실리콘마이그레이션을 통해 타원 형상(oval shape) 또는 구 형상(spherical shape)의 플러그패드(29)를 형성할 수 있다. 그리고, SiH4+DCS 혼합가스 및 저온 공정(550∼650℃)의 조합을 통해 헥사고날 형상(hexagonal shape)의 패싯(29F)을 형성할 수 있다.
추가적으로, 플러그패드(29)는 SEG Si 또는 SEG SiP으로 형성할 수 있다. SEG SiP로 플러그패드(29)를 형성하면 실리콘 활성영역과의 콘택저항을 개선할 수 있다. SEG SiP는 SEG 진행시 PH3 가스를 동시에 흘려(co-flow)주어 형성할 수 있다.
플러그패드(29)로서 SEG SiP를 형성하기 위한 방법을 살펴보면 다음과 같다.
SEG SiP는 인함유가스, 실리콘함유가스 및 클로린함유가스를 이용하여 형성할 수 있다. 클로린함유가스는 HCl을 포함할 수 있다. 인함유가스와 실리콘함유가스는 각각 인함유프리커서 및 실리콘함유프리커서라고 지칭될 수 있다. 인함유가스는 포스핀(PH3)을 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6), 트리실레인(Si3H8), 디클로로실레인(SiH2Cl2; DCS) 또는 이들의 조합을 포함할 수 있다. 본 실시예는, 디클로로실레인(SiH2Cl2)과 실레인실레인(SiH4)을 혼합하여 SEG SiP를 형성할 수 있다. 선택적에피택셜성장(SEG)은 절연물질에 대한 선택비 확보가 어렵다. 따라서, 본 실시예는 절연물질에 대한 선택비를 확보하기 위해 디클로로실레인(DCS)과 실레인(SiH4)을 혼합하여 에피택셜성장을 수행한다. 이에 따라, 에피택시 성장 표면의 클로린 기능성기(Cl functional Group)의 제거와 함께 흡착가속화(Adsoprtion Acceleration)에 의해 성장속도가 상승할 수 있다. 이에 따라, HCl에 의한 선택비 확보 윈도우가 더 커지게 된다. 디클로로실레인(SiH2Cl2)과 실레인실레인(SiH4)을 혼합하면, SEG SiP의 인의 도핑레벨을 증가시킬 수도 있다.
SEG SiP의 형성은 인시튜 도핑을 포함할 수 있다. 예컨대, 실리콘에피택셜층을 증착하는 동안에 포스핀(PH3)을 동시에 흘려주어 인시튜 도핑이 수행될 수 있다.
위와 같이, SEG SiP는 실레인(SiH4), 디클로로실레인(DCS), HCl 및 포스핀(PH3)를 이용하여 550∼650℃의 저온에서 형성될 수 있다.
도 4k 및 도 5k에 도시된 바와 같이, 제2스페이서(30A)가 형성될 수 있다. 제2스페이서(30A)는 플러그패드(29)를 커버링할 수 있다. 제2스페이서(30A)는 제1스페이서(27)를 커버링할 수 있다. 제2스페이서(30A)는 비트라인스페이서(26)의 하단부를 커버링할 수 있다. 제2스페이서(30A)는 비트라인스페이서(26)의 하단부와 플러그패드(29) 사이를 채울 수 있다. 제2스페이서(30A)는 게이트캡핑층(18)과 플러그패드(29) 사이를 채울 수 있다.
제2스페이서(30A)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1스페이서(27)와 제2스페이서(30A)는 동일 물질로 형성될 수 있다.
플러그패드(29) 형성 이후에 제2스페이서(30A)가 형성되므로, 제2스페이서(30A)의 두께 제약이 없다. 예컨대, 제2스페이서(30A)의 두께는 최대한 두껍게 형성할 수 있다.
도 4l 및 도 5l에 도시된 바와 같이, 희생층(31)이 형성될 수 있다. 희생층(31)은 제2스페이서(30A) 상에서 비트라인구조물 사이에 갭필될 수 있다. 희생층(31)은 실리콘산화물을 포함한다. 희생층(31)은 스핀온절연물질(SOD)을 포함할 수 있다. 후속하여 희생층(31)은 비트라인구조물의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물 사이에 희생층(31)이 위치할 수 있다. 탑뷰로 볼 때, 희생층(31)은 비트라인구조물과 평행할 수 있다. 희생층(31)을 평탄화한 후에, 제2스페이서(30A)가 비트라인하드마스크층(24)의 상부 표면이 노출되도록 평탄화될 수 있다. 이하, 제2스페이서는 도면부호 '30'과 같이 잔류할 수 있다. 제2스페이서(30)는 플러그패드(29)의 상부를 커버링할 수 있다.
도 4m 및 도 5m에 도시된 바와 같이, 희생층(31) 상에 플러그분리마스크층(32)이 형성될 수 있다. 플러그분리마스크층(32)은 포토레지스트를 포함할 수 있다. 플러그분리마스크층(32)은 희생층(31)에 대해 식각선택비를 갖는 물질로 형성될 수도 있다.
플러그분리마스크층(32)을 식각장벽으로 이용하여, 희생층(31)을 식각할 수 있다. 이에 따라, 플러그분리부(33)가 형성될 수 있다.
도 4n 및 도 5n에 도시된 바와 같이, 플러그분리마스크층(32)을 제거한 후, 플러그분리부(33) 내에 플러그분리층(34)이 형성될 수 있다. 플러그분리층(34)을 형성하기 위해, 절연물질을 증착한 후 평탄화 공정이 수행될 수 있다. 플러그분리층(34)은 실리콘질화물을 포함할 수 있다.
도 4o 및 도 5o에 도시된 바와 같이, 플러그분리층(34)을 형성한 후에, 잔류 희생층(31)을 제거할 수 있다. 이에 따라, 제2콘택홀(35')이 형성될 수 있다. 제2콘택홀(35')은 비트라인구조물 사이에 형성될 수 있다. 제2콘택홀(35')은 스토리지노드콘택홀이라고 지칭될 수 있다.
위와 같이, 제2콘택홀(35')을 형성하기 위해 희생층(31) 증착, 플러그분리부(33) 형성, 플러그분리층(34) 형성 및 희생층(31) 제거를 순차적으로 진행할 수 있다. 이러한 일련의 공정들은 '다마신 프로세스'라고 지칭할 수 있고, 제2콘택홀(35')은 다마신 프로세스에 의해 형성될 수 있다.
제2콘택홀(35')은 평면상으로 볼 때, 사각형 형상일 수 있다. 제2스페이서(30) 및 플러그분리층(34)에 의해 제2콘택홀(35')의 크기가 결정될 수 있다. 제2스페이서(30) 및 플러그분리층(34)을 통틀어 '플러그분리구조물'이라고 지칭할 수 있고, 플러그분리구조물에 제2콘택홀(35')이 정의되어 있을 수 있다.
잔류 희생층(31)을 제거한 후에, 제2콘택홀(35') 아래에 제2스페이서(30)가 노출될 수 있다.
도 4p 및 도 5p에 도시된 바와 같이, 제2콘택홀(35')의 바텀부를 확장시킬 수 있다. 즉, 제2콘택홀(35') 아래의 제2스페이서(30)를 식각할 수 있다. 이에 따라, 확장된 제2콘택홀(35)이 형성되고, 제2콘택홀(35)의 저면에 플러그패드(29)가 노출될 수 있다. 위와 같이, 플러그패드(29)를 노출시키는 일련의 과정을 제2콘택홀(35)의 오픈 식각 공정이라고 지칭할 수 있다.
제2스페이서(30) 식각시에 플러그패드(29)의 상부 표면이 일정 깊이 리세스될 수 있다. 제2콘택홀(35)의 랜딩면적은 플러그패드(29)의 상부 표면적보다 더 작을 수 있다.
상술한 바와 같이, 제2콘택홀(35)은 플러그패드(29)에 랜딩될 수 있다. 예컨대, 제2스페이서(30)의 두께가 두껍더라도, 미리 형성해 놓은 플러그패드(29) 위로 제2콘택홀(35)의 오픈 식각 공정이 이루어진다. 이 때, 플러그패드(29)를 통해 확보된 측면마진(Lateral margin) 덕분에 오버레이미스얼라인(overlay misalign)이 일어나더라도 제2콘택홀(35)의 낫오픈이 발생하지 않는다.
이렇게 충분히 확보한 오픈마진을 갖는 제2콘택홀(35)에 콘택플러그(도 5p의 40)를 형성하면 플러그패드(29)가 랜딩패드(landing pad) 역할을 하여 콘택플러그(40)와 활성영역(13)을 상호 연결시켜준다.
도 4q 및 도 5q에 도시된 바와 같이, 제2콘택홀(35) 내에 콘택플러그(40)가 채워질 수 있다. 콘택플러그(40)은 제1플러그(36)와 제2플러그(37)를 포함할 수 있다. 제1플러그(36)는 플러그패드(29)와 접촉할 수 있고, 제2플러그(37)는 제1플러그(36) 상에 형성될 수 있다. 제1플러그(36)는 실리콘함유물질 또는 금속물질일 수 있다. 제2플러그(37)는 금속물질일 수 있다. 제1플러그(36)는 폴리실리콘을 포함할 수 있다. 제2플러그(37)는 텅스텐을 포함할 수 있다. 제1플러그(36)를 형성하기 위해, 제2콘택홀(35)을 채우도록 폴리실리콘층을 증착한 후 리세싱 공정이 수행될 수 있다. 제1플러그(36)는 비트라인하드마스크층(24)의 상부 표면보다 낮게 리세싱될 수 있다. 제2플러그(37)를 형성하기 위해, 제1플러그(36)가 형성된 제2콘택홀(35)을 채우도록 금속물질을 증착한 후 리세싱 공정이 수행될 수 있다. 제2플러그(37)와 비트라인하드마스크층(24)의 상부 표면은 동일 레벨일 수 있다. 제2플러그(37)는 제1플러그(36)보다 저저항인 물질일 수 있다. 제2플러그(37)는 티타늄, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2플러그(37)는 티타늄질화물 상에 텅스텐이 적층된 TiN/W일 수 있다.
제1플러그(36)과 제2플러그(37) 사이에 오믹콘택층(38)이 더 형성될 수 있다. 오믹콘택층(38)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(38)은 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함할 수 있다. 오믹콘택층(38)에 의해 콘택저항을 낮출 수 있다.
제1플러그(36)와 제2플러그(37) 사이에 계면도핑층(39)이 더 형성될 수 있다. 계면도핑층(39)는 오믹콘택층(38)과 제1플러그(36) 사이에 위치할 수 있다. 계면도핑층(39)은 제1플러그(36)의 상부영역에 불순물을 도핑하여 형성할 수 있다. 계면도핑층(39)은 인으로 도핑될 수 있다. 제1플러그(36)와 계면도핑층(39)은 동일 도펀트로 도핑될 수 있다. 제1플러그(36)와 계면도핑층(39)은 서로 다른 도펀트 농도를 가질 수 있다. 제1플러그(36)보다 계면도핑층(39)의 도펀트 농도가 더 높을 수 있다. 계면도핑층(39)에 의해 콘택저항을 낮출 수 있다.
콘택플러그(40)는 '스토리지노드콘택플러그'라고 지칭될 수 있다. 플러그패드(29) 상에 콘택플러그(40)를 형성하면 10nm 이하의 DRAM 제조시, 콘택플러그(40), 즉 스토리지노드콘택플러그간의 연결페일(connection fail)을 최소화할 수 있다.
후속하여, 제2플러그(37) 상에 캐패시터를 포함하는 메모리요소(41)가 형성될 수 있다.
상술한 실시예에 따르면, SEG에 의한 플러그패드(29)를 통해 활성영역(13)과 콘택플러그(40)를 접속시키고 있다. 제2스페이서(30)가 형성되기 전에 콘택플러그가 접속될 영역을 라인형 오프닝(27L) 및 리세스(28)로 형성하고, 리세스(28)에 선택적으로 SEG를 이용하여 플러그패드(29)를 형성한다. SEG로 형성된 플러그패드(29)에 의해, 제2스페이서(30) 형성 이후의 제2콘택홀(35) 공정에서 콘택플러그(40)가 랜딩할 수 있는 충분한 마진을 확보할 수 있다. 이에 따라, 제2콘택홀(35)의 낫오픈(not open) 현상을 방지할 수 있다.
또한, 제2스페이서(30)가 두꺼워지기 전에 플러그패드(29)를 형성하므로, 제2스페이서(30)의 두께 마진을 확보할 수 있다. 이에 따라, 플러그분리층(34) 형성 공정과 제2콘택홀(35) 형성 공정시, 플러그분리마스크층(32)의 두께, 제2콘택홀(35)의 식각프로파일 및 식각선택비에 대해 마진을 확보할 수 있다.
또한, 플러그패드(29)를 적용하면, 활성영역(13)의 최소 두께에 대한 제약이 없으므로, 소자분리층(12) 및 핀영역 공정에 대해 마진을 확보할 수 있다. 이에 따라, 산화공정(oxidation) 등에 의한 활성영역 손실 등의 문제로부터 자유로워진다.
또한, 플러그패드(29)의 측면성장치수 내에서는 오버레이의 오정렬(misalign)에 관계없이 콘택플러그(40)의 랜딩이 이루어진다. 이에 따라, 포토리소그래피의 오버레이 마진도 확보된다.
또한, 플러그패드(29)로서, SEG SiP를 사용하게 되면, 활성영역(13)과의 콘택저항이 개선되어 반도체장치의 전기적특성을 개선시킬 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 소자분리층 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립워드라인
207 : 게이트캡핑층 208, 209 : 제1,2불순물영역
210 : 비트라인콘택플러그 211 : 비트라인콘택홀
212 : 하드마스크층 213 : 비트라인
214 : 비트라인하드마스크층 215 : 비트라인스페이서
216 : 제1스페이서 217 : 제2스페이서
218 : 콘택플러그 219 : 스토리지노드콘택홀
225 : 플러그패드 226 : 리세스
226L : 라인형 오프닝 230 : 메모리요소

Claims (27)

  1. 복수의 콘택노드 및 상기 콘택노드 사이의 분리층을 형성하는 단계;
    상기 기판 상부에 상기 소자분리층과 활성영역을 노출시키는 라인형 오프닝이 정의된 제1절연구조물을 형성하는 단계;
    상기 노출된 활성영역 상에 선택적에피택셜성장에 의해 플러그패드를 형성하는 단계;
    상기 플러그패드 상에 상기 플러그패드에 랜딩되는 콘택홀이 정의된 제2절연구조물을 형성하는 단계; 및
    상기 콘택홀에 콘택플러그를 채우는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 콘택홀의 저면은 상기 플러그패드의 상부 표면적보다 작게 형성되는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 상기 노출된 활성영역 상에 형성되는 중심부 및 상기 중심부로부터 측면성장된 측면확장부를 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 실리콘함유 에피택셜층을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 SEG Si, SEG SiP, SEG SiGe 또는 SEG SiC를 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 선택적에피택셜성장은, SiH4, DCS 및 HCl를 이용하여 550∼650℃의 저온에서 수행하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 플러그패드를 형성하는 단계는,
    상기 선택적에피택셜성장에 의해 실리콘에피택셜층을 형성하는 단계; 및
    상기 실리콘에피택셜층을 수소분위기의 어닐에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 라인형 오프닝이 정의된 제1절연구조물을 형성하는 단계는,
    상기 기판 상에 제1절연물질을 형성하는 단계;
    상기 제1절연물질을 식각하여 복수의 제1절연층을 형성하는 단계;
    상기 제1절연층의 양측벽에 제1스페이서를 형성하는 단계; 및
    상기 제1스페이서에 자기정렬되도록 상기 기판을 식각하여 리세스를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 콘택홀이 정의된 제2절연구조물을 형성하는 단계는,
    상기 플러그패드 및 제1절연구조물 상에 제2스페이서를 형성하는 단계;
    상기 제2스페이서 상에 상기 라인형 오프닝을 채우는 제2절연층을 형성하는 단계; 및
    상기 플러그패드가 노출되도록 상기 제2절연층 및 제2스페이서를 식각하여 상기 콘택홀을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 콘택플러그를 형성하는 단계에서,
    상기 콘택플러그는, 폴리실리콘, 금속, 금속질화물 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  11. 기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계;
    상기 기판 상부에 복수의 비트라인을 형성하는 단계;
    상기 비트라인들 사이에 상기 비트라인들과 평행하며 적어도 상기 활성영역을 노출시키는 라인형 오프닝을 형성하는 단계;
    상기 노출된 활성영역을 식각하여 리세스를 형성하는 단계;
    상기 리세스 내에 상기 활성영역과 접촉하는 플러그패드를 형성하기 위해, 선택적에피택셜성장을 수행하는 단계;
    상기 플러그패드 상에 상기 플러그패드에 랜딩되는 콘택홀이 정의된 플러그분리구조물을 형성하는 단계; 및
    상기 콘택홀에 콘택플러그를 채우는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 콘택홀의 저면은 상기 플러그패드의 상부 표면적보다 작게 형성되는 반도체장치 제조 방법.
  13. 제11항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 상기 활성영역 상에 형성되는 중심부 및 상기 중심부로부터 측면성장된 측면확장부를 포함하는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 실리콘함유 에피택셜층을 포함하는 반도체장치 제조 방법.
  15. 제11항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 플러그패드는 SEG Si, SEG SiP, SEG SiGe 또는 SEG SiC를 포함하는 반도체장치 제조 방법.
  16. 제11항에 있어서,
    상기 플러그패드를 형성하는 단계에서,
    상기 선택적에피택셜성장은, SiH4, DCS 및 HCl를 이용하여 550∼650℃의 저온에서 수행하는 반도체장치 제조 방법.
  17. 제11항에 있어서,
    상기 플러그패드를 형성하는 단계는,
    상기 선택적에피택셜성장에 의해 실리콘에피택셜층을 형성하는 단계; 및
    상기 실리콘에피택셜층을 수소분위기의 어닐에 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  18. 제11항에 있어서,
    상기 콘택홀이 정의된 플러그분리구조물을 형성하는 단계는,
    상기 플러그패드 및 라인형 오프닝 상에 스페이서를 형성하는 단계;
    상기 스페이서 상에 상기 라인형 오프닝을 채우는 희생층을 형성하는 단계;
    상기 희생층을 식각하여 플러그분리부를 형성하는 단계;
    상기 플러그분리부에 상기 플러그분리층을 채우는 단계;
    상기 희생층을 제거하여 상기 콘택홀을 형성하는 단계; 및
    상기 플러그패드가 노출되도록 상기 스페이서를 식각하여, 상기 콘택홀을 확장시키는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제11항에 있어서,
    상기 콘택플러그를 형성하는 단계 이후에,
    상기 콘택플러그 상에 메모리요소를 형성하는 단계를 더 포함하는
    반도체장치 제조 방법.
  20. 제11항에 있어서,
    상기 콘택플러그를 형성하는 단계에서,
    상기 콘택플러그는, 폴리실리콘, 금속, 금속질화물 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  21. 활성영역과 소자분리층을 포함하는 반도체기판;
    상기 반도체기판 상에 형성된 복수의 비트라인;
    상기 비트라인들 사이에 형성되며 상기 활성영역과 소자분리층을 노출시키는 리세스를 포함하는 라인형 오프닝;
    상기 리세스 내에 형성되며, 상기 활성영역과 접촉하는 플러그패드;
    상기 라인형 오프닝 내에 형성되어 상기 플러그패드를 노출시키되, 상기 플러그패드의 상부 표면적보다 작은 랜딩면적을 갖는 콘택홀을 정의하는 플러그분리구조물; 및
    상기 콘택홀 내에 형성된 콘택플러그
    를 포함하는 반도체장치.
  22. 제21항에 있어서,
    상기 플러그패드는,
    상기 활성영역 상에 형성되는 중심부 및 상기 중심부로부터 측면성장된 측면확장부를 포함하는 반도체장치.
  23. 제21항에 있어서,
    상기 플러그패드는 에피택셜층을 포함하는 반도체장치.
  24. 제21항에 있어서,
    상기 플러그패드는 SEG Si 또는 SEG SiP를 포함하는 반도체장치.
  25. 제21항에 있어서,
    상기 플러그분리구조물은,
    상기 라인형 오프닝의 양측벽에 형성된 스페이서; 및
    상기 스페이서가 형성된 라인형 오프닝 내에 형성된 플러그분리층을 포함하고,
    상기 플러그분리층 및 스페이서에 자기정렬되어 상기 콘택홀이 정의되는
    반도체장치.
  26. 제21항에 있어서,
    상기 반도체기판 내에 매립된 워드라인;
    상기 워드라인 양측의 반도체기판 내에 형성된 제1,2소스/드레인영역;
    상기 제1소스/드레인영역 상에 형성된 비트라인콘택플러그; 및
    상기 비트라인콘택플러그 상의 비트라인을 더 포함하고,
    상기 플러그패드는 상기 제2소스/드레인영역에 접속되는 반도체장치.
  27. 제21항에 있어서,
    상기 콘택플러그 상에 형성된 메모리요소
    를 더 포함하는 반도체장치.

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